ネイティブモードの高速 i/o インターフェイス …...xapp1274 (v1.0) 2016 年 6 月...

XAPP1274 (v1.0) 2016 年 6 月 1 日 1japan.xilinx.com

概要

このアプリケーションノートおよび関連するリファレンスデザインは、UltraScale™ および UltraScale+™ デバイスのネイティブモード I/O を使用して高速 I//O インターフェイスを構築する方法を示すことを目的としています。

ここでは、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] の第 2 章の内容を補足する、高速 I/O インターフェイスの構築方法について詳しく説明します。 2 つ目のセクションでは、 UltraScale アーキテクチャの説明と「High Speed SelectIO Wizard」を使用してインターフェイスを構築する方法について説明します。

このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。デザインファイルの詳細は、「リファレンスデザイン」を参照してください。

はじめに

「ネイティブ I/O の詳細」では、 I/O プリミティブのネイティブモードの使用方法および接続方法について詳しく説明しています。

「High Speed SelectIO Wizard」はクイックスタートガイドとして利用できます。ソース同期の 8 チャネル送信および受信インターフェイスの構築方法を説明しています。ループバックデザインでは、ループバック FMC ボードを備えた KCU105/VCU108 開発ボード向けのこれらのインターフェイスを使用します。

「リファレンスデザイン」では、高速 SelectIO インターフェイスのさまざまな使用法を示したデザインファイルを提供しています。

• 「High Speed SelectIO Wizard のクロッキング構造」

• 「High Speed SelectIO Wizard のリセットシーケンス」 : リセットシーケンスについて説明し、例を示しています。

• 「BitSlip」

アプリケーションノート : UltraScale および UltraScale+ デバイス

XAPP1274 (v1.0) 2016 年 6 月 1 日

ネイティブモードの高速 I/O インターフェイス

http://japan.xilinx.com

https://secure.xilinx.com/webreg/clickthrough.do?cid=423464

http://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1274&Title=%26%2312493%3B%26%2312452%3B%26%2312486%3B%26%2312451%3B%26%2312502%3B%20%26%2312514%3B%26%2312540%3B%26%2312489%3B%26%2312398%3B%26%2339640%3B%26%2336895%3B%20I%2FO%20%26%2312452%3B%26%2312531%3B%26%2312479%3B%26%2312540%3B%26%2312501%3B%26%2312455%3B%26%2312452%3B%26%2312473%3B%20%28XAPP1274%29&releaseVersion=1.0&docPage=1

機能


機能

このアプリケーションノートは、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] の補足として、 UltraScale デバイスのネイティブ高速 I/O プリミティブについて詳しく説明しています。広範な高速アプリケーションに対応できるリファレンスデザインも提供しています。これらのリファレンスデザインは、ザイリンクスの開発ボード向けに設計されているため、独自のシステムデザインを簡単に構築できます。

ネイティブ I/O の詳細

このセクションでは、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] の補足として、ネイティブモードの I/O プリミティブの使用および動作について詳しく説明し、基本的なデータ処理インターフェイスとそれらの設定値について説明しています。

ネイティブ I/O プリミティブ (RX_BITSLICE、 TX_BITSLICE、 RXTX_BITSLICE、 TX_BITSLICE_TRI、および BITSLICE_CONTROL) は、ニブルで提供されます ( 「付録 A」の図 31 参照)。 1 つのニブルには、最大 6 個 (下位ニブル) または最大 7 個 (上位ニブル) の BITSLICE があり、 BITSLICE_CONTROL プリミティブに接続されています。各ニブルの位置 0 の BITSLICE (BITSLICE0) は、データ、クロック、またはストローブ入力として使用できます ( 「付録 A」の図 32 参照)。各ニブルを使用して、 1 バイトの異なるレシーバーまたはトランスミッターインターフェイスを作成できます。

BITSLICE および BITSLICE_CONTROL の機能は属性で管理されます。

属性

FPFA に接続されるさまざまなインターフェイスのネイティブモード I/O プリミティブは、一連の属性を使用して定義/設定されます。表 1 に、多様なインターフェイスに共通する属性とそれらの有効な設定値を示します。

表 1 :データインターフェイス用の共通する属性

属性有効な設定値

TX_BITSLICE または RXTX_BITSLICE

TX_DATA_WIDTH 4 または 8 に設定可能

TBYTE_CTL TBYTE_IN、 T

TX_DELAY_TYPE FIXED、 VARIABLE、 VAR_LOAD

TX_DELAY_VALUE 出力遅延時間を定義 (0 または 0 以外の値)

TX_REFCLK_FREQUENCY DELAY_VALUE = 0 の場合、デフォルト値を使用。その他の場合は、 PLL の CLKOUTPHY クロックの周波数を参照。

TX_DELAY_FORMAT TIME

TX_UPDATE_MODE ASYNC

ENABLE_PRE_EMPHASIS FALSE

RX_BITSLICE または RXTX_BITSLICE

RX_DATA_WIDTH 4 または 8 に設定可能

RX_DATA_TYPE データのみを受信する BITSLICE の場合は DATA。

クロックを受信する BITSLICE_0 の場合は DATA_AND_CLOCK。

RX_DELAY_TYPE FIXED、 VARIABLE、 VAR_LOAD

RX_DELAY_VALUE 出力遅延時間を定義 (0 または 0 以外の値)

RX_DELAY_FORMAT TIME





次のセクションでは、データを生成/受信するためにネイティブ I/O プリミティブを用いて専用インターフェイスを構築する際に使用するインターフェイスのタイミング図 (図 1 ～図 4) と属性 (表 2 ～表 5) を示しています。ネイティブ I/O プリミティブを使用するクロックやデータの自動処理は、各 BITSLICE_CONTROL プリミティブに統合されている内蔵自動キャリブレーション (BISC) を使用します。詳細は、「内蔵自動キャリブレーション」を参照してください。

TX/RX SDR のエッジに揃えられたインターフェイス

TX/RX SDR の中央に揃えられたインターフェイス

RX_REFCLK_FREQUENCY DELAY_VALUE = 0 の場合、デフォルト値を使用。その他の場合は、 PLL の CLKOUTPHY クロックの周波数を参照。

RX_UPDATE_MODE ASYNC

FIFO_SYNC_MODE FALSE

BITSLICE_CONTROL

RX_GATING DISABLE

TX_GATING ENABLE

INV_RXCLK FALSE、 TRUE (受信するクロックとデータのタイミング関係に依存)

SERIAL_MODE FALSE、 TRUE

LOOPBACK FALSE

表 1 :データインターフェイス用の共通する属性 (続き)


X-Ref Target - Figure 1

図 1 : TX/RX SDR のエッジに揃えられたインターフェイス

X15799-010416

表 2 : SDR のエッジに揃えられたインターフェイスの属性設定



TX_OUTPUT_PHASE_90 FALSE (データとクロックの両方)

BITSLICE_CONTROL

INV_RXCLK TRUE

RX_CLK_PHASE_P SHIFT_0

RX_CLK_PHASE_N SHIFT_0


図 2 : TX/RX SDR の中央に揃えられたインターフェイス

X15798-010416





TX/RX DDR のエッジに揃えられたインターフェイス

TX/RX DDR の中央に揃えられたインターフェイス

表 3 : SDR の中央に揃えられたインターフェイスの属性設定




BITSLICE_CONTROL

INV_RXCLK FALSE




図 3 : TX/RX DDR のエッジに揃えられたインターフェイス

X15797-010416

表 4 : SDR のエッジに揃えられたインターフェイスの属性設定




BITSLICE_CONTROL

INV_RXCLK FALSE




図 4 : TX/RX DDR の中央に揃えられたインターフェイス

X15796-010416

表 5 : DDR の中央に揃えられたインターフェイスの属性設定



TX_OUTPUT_PHASE_90 データの場合は FALSE、インターフェイスクロックの場合は TRUE

BITSLICE_CONTROL

INV_RXCLK FALSE







クロッキング手法

「付録 A」で説明しているとおり、複数の BITSLICE と BITSLICE_CONTROL プリミティブを組み合わせて 1 つのニブルを形成しています。各ニブルの位置 0 にある BITSLICE は、データ、クロック、またはストローブ入力として使用できます。クロックまたはストローブクロックとして使用される場合、これらの入力はその I/O バンク全体に別々の機能をもたらします。

クロックとストローブの違いを次に示します。

• クロック : 位置 0 の BITSLICE に接続できる規則的な反復サイクルの入力信号で、同時に PLL/MMCM 入力としても使用されます。 PLL/MMCM に使用される場合は、 PLL が動作中にロック状態を維持できるように追加の制約事項が適用されます。

• ストローブ : 規則的な反復サイクルの信号として使用できますが、断続的に繰り返される入力信号としても使用できます。この信号は通常、位置 0 の BITSLICE にのみ接続されます。

さまざまなクロック入力機能を次に示します。

• 専用バイトクロック (DBC) : I/O バンクにある byte_0 と byte_3 の上位ニブルおよび下位ニブルの BITSLICE_0 ストローブ入力の機能です。これを使用する場合、ストローブ入力はバイト内の 2 つのニブル間のクロックリソースを使用できます。「ニブル間クロッキング」で詳しく説明されているとおり、 DBC 機能を実行する BITSLICE 内のクロックネットワークは、ニブル間クロックと呼ばれています。

• クワッドバイトクロック (QBC) : I/O バンクにある byte_1 と byte_2 の上位ニブルおよび下位ニブルの BITSLICE_0 クロック入力です。これを使用する場合、このクロック入力は 1 つの I/O バンク内のすべてのバイトのリソースにクロックを供給できます。「バイト間クロッキング」で詳しく説明されているとおり、 QBC 機能を実行する BITSLICE 内のクロックネットワークは、バイト間クロックと呼ばれています。

• QBC クロック入力は、 DBC クロックとしても機能できます。

• グローバルクロック (GC) : 一部の QBC クロック入力は、グローバルクロック入力として使用できます。これらの入力には、 I/O バンクの MMCM/PLL クロック入力へ接続される専用の配線パスがあります。グローバルクロック入力として使用する場合は、 QBC の機能も備えることができます。





ニブル間クロッキング

ニブル間クロッキングは、同じバイト内のニブル間の DBC または QBC ピンに供給するクロックを伝搬します。各ニブルには、 2 つの入力ピン (PCLK_NIBBLE_IN/NCLK_NIBBLE_IN) と 2 つの出力ピン (PCLK_NIBBLE_OUT/NCLK_NIBBLE_OUT) を備えた自身の BITSLICE_CONTROL があります。一方のニブルのクロック入力が、もう一方のニブルのデータ入力にクロックを供給します。図 5 に示すとおり、 1 バイトを形成する 2 つのニブルでは、一方のニブルの P/NCLK_NIBBLE_IN ピンがもう一方のニブルの P/NCLK_NIBBLE_OUT へ接続されます。

ニブル間クロッキングの推奨手順を次に示します。

• 1 バイト内の 2 つのニブルを使用する場合には、一方のニブルの PCLK_NIBBLE_OUT をもう一方のニブルの PCLK_NIBBLE_IN へ接続します。 NCLK_NIBBLE_OUT および NCLK_NIBBLE_IN も同様に接続します。

• EN_OTHER_nCLK 属性の使用は相互排他的です。一方を TRUE に設定した場合は、対応するもう一方のニブルを FALSE に設定する必要があります。一部の使用事例では、一方のニブルには EN_OTHER_nCLK を {TRUE, FALSE} に設定し、もう一方のニブルには {FALSE, TRUE} を設定できます。

• 上位ニブルの BITSLICE_0 が CLOCK または DATA_AND_CLOCK のいずれかに設定されている場合は、もう一方のニブルの EN_OTHER_PCLK および EN_OTHER_NCLK 属性を TRUE に設定してください。クロック入力を伝搬するニブルの EN_OTHER_PCLK および EN_OTHER_NCLK 属性は FALSE に設定します。この手順の例外については、前の使用事例を参照してください。両ニブルを使用する場合は、常に両ニブルの入力と出力を接続して、属性設定を使用して一方から他方へのクロッキングを有効にしてください。


図 5 : 1 バイト内のニブル間の接続

The clock carrying BITSLICE_0 must have DATA_TYPE: DATA_AND_CLOCK

BitSlice 0 DBC/QBC

BITSLICE_CONTROL

Upper Nibble

BitSlice 0 DBC/QBC

BITSLICE_CONTROL

Lower Nibble

PCLK_NIBBLE_INNCLK_NIBBLE_INNCLK_NIBBLE_OUTPCLK_NIBBLE_OUT


Byte 3, 2, 1, and/or 0

X15793-011016





次に例では、上位ニブル (BITSLICE_0) を CLOCK に設定した場合の属性を示します。

次に例では、下位ニブル (BITSLICE_0) を CLOCK に設定した場合の属性を示します。

上位ニブルの属性

EN_OTHER_P CLK : FALSEEN_OTHER_N CLK : FALSE

下位ニブルの属性

EN_OTHER_P CLK : TRUEEN_OTHER_N CLK : TRUE

上位ニブルの属性

EN_OTHER_P CLK : TRUEEN_OTHER_N CLK : TRUE

下位ニブルの属性

EN_OTHER_P CLK : FALSEEN_OTHER_N CLK : FALSE





バイト間クロッキング

バイト間クロッキングは、 QBC ピンに到達するクロックをバンク内のバイト間で伝搬します。バイト間クロッキングの推奨手順を次に示します。

• 2 つの中央バイトの 4 のクロックまたはストローブペアが 4 つすべてのバイトグループを駆動できます。これらのピンは、クワッドバイトクロック (QBC) と呼ばれています。

• QBC ピンは、常に 1 つのニブルのビット 0 を共有します。

• バイト間のクロック接続 (図 6 参照) は、 BITSLICE_CONTROL ピンを使用して制御され、機能は属性を使用して有効化されます。

• EN_CLK_TO_EXT_NORTH 属性および EN_CLK_TO_EXT_SOUTH 属性によって、一方の BITSLICE_CONTROL の CLK_TO_EXT_xxxxx 出力からもう一方の BITSLICE_CONTROL の CLK_FROM_EXT 入力へのクロック配線が有効になります。

ヒント : BITSLICE_CONTROL ピンの CLK_FROM_EXT を使用しない場合、 High に接続する必要があります。


図 6 : BITSLICE_CONTROL バイト間接続

CLK_FROM_EXT

CLK_TO_EXT_NORTHCLK_TO_EXT_SOUTH


Inter-byte clocking

Inter-nibble clocking

X15794-011316





• 図 7 に、 1 つの I/O バンク全体で有効なバイト間クロッキングを示します。


図 7 : 1 つの I/O バンクで有効なバイト間クロッキング

BitSlice 0

BITSLICE_CONTROL

CLK_FROM_EXTCLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Upper Nibble

BitSlice 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Lower Nibble

Page 1,

BitSlice 0 QBC

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Upper Nibble

BitSlice 0 QBC

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Lower Nibble

BitSlice 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Upper Nibble

BitSlice 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Lower Nibble

Byte 3

Byte 2

Byte 1

Byte 0

QBC Byte 2QBC Byte 1

BLUE = Lower nibble is clock origin.BLACK = Upper nibble is clock origin.

BitSlice 0 QBC

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Upper Nibble

BitSlice 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Lower Nibble

QBC/GC

X15795-011516





I/O またはグローバルクロック

各 BITSLICE_CONTROL には 2 つのクロック入力 (REFCLK および PLL_CLK) があります。これらのクロックは相互排他的であり、いずれか一方の使用は可能ですが、両方を使用することはできません。

• BITSLICE_CONTROL のクロックソースが MMCM から供給される場合は、 REFCLK を使用する必要があります。

• BITSLICE_CONTROL のクロックソースが PLL から供給される場合は、 PLL_CLK を使用する必要があります。これは、ネイティブ I/O モードを使用する場合に推奨されるクロッキングモードです。

MMCM からの REFCLK を使用する場合は、クロックバッファーを使用して、通常のクロックネット経由でクロックを供給します。たとえば、 MMCM の最大クロックレート ( 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2] 参照) は、 -3 スピードグレードデバイスの場合に 850MHz であり、つまりソース同期のレシーバーおよびトランシーバーの最大データレートは 850Mb/s となります。

PLL からの PLL_CLK を使用する場合は、 PLL と BITSLICE_CONTROL の PLL_CLK ピン間で専用のクロック配線を使用します。 PLL には、最大で 2670MHz に対応できる BITSLICE_CONTROL 専用クロック出力があります (『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2] 参照)。 PLL_CLK のクロックパスには、 MMCM のクロックパスより優れたコアジッター分離回路があります。





図 8 に、 RX_BITSLICE と TX_BITSLICE のクロッキング設定例を示します。

レシーバー

データソースがデータおよびクロック /ストローブを提供するとき、そのクロックを使用して、伝搬されたデータをキャプチャできます (SERIAL_MODE = FALSE)。 BITSLICE_CONTROL (BISC) によって、受信したクロックは対応するデータ信号のエッジまたは中央に位相が揃い、動作中はその状態が維持されます (VT トラッキング)。 BISC コントローラーは、この REFCLK または PLL_CLK を使用して、遅延ラインのキャリブレート、データに対するクロックの位相調整、さらに VT トラッキングを実行します。 REFCLK または PLL_CLK 入力に接続されている REFCLK または PLL_CLK クロックの周波数は、受信するデータレートと同じになる必要があります。

クロックが QBC/GC 入力ピンに接続されている場合、データと共に供給されるクロックを PLL に供給することも可能です。クロックが QBC または DBC ピン (GC 以外) に接続されている場合、 PLL はインターコネクトロジックのクロックソースから供給される必要があります。データがストローブと共に伝搬される場合、 PLL はインターコネクトロジッククロックソースから供給される必要があります。インターコネクトロジックからのクロックソースは、 MMCM または PLL の CLKIN 入力へ接続可能です。

例 1 : ソース同期インターフェイスのセットアップ

• データとクロックが UltraScale デバイスに供給されます。データ受信レートが 1250Mb/s で、受信 DDR クロックが 625MHz であることを前提としています。


図 8 : グローバルクロッキングの設定例

Clock Input CLKOUT1

CLKOUTPHYCLKOUTPHYEN

CLKOUT0PLL

TX = BlackRX = Blue

DBC QBC GCRXTX_BITSLICE_0

BITSLICE_C

ON

TRO

L RXTX_BITSLICE_1

RXTX_BITSLICE_4

RXTX_BITSLICE_5

RXTX_BITSLICE_2

RXTX_BITSLICE_3

RXTX_BITSLICE_0

BITSLICE_C

ON

TRO

L

RXTX_BITSLICE_1

RXTX_BITSLICE_4

RXTX_BITSLICE_5

RXTX_BITSLICE_2

RXTX_BITSLICE_3

RXTX_BITSLICE_6

II

BO

IBUFDS

II

BO

IBUFDS

PLL_CLK

PLL_CLK

I

OBUFDSO

OB

DBC QBC GC

2

2

3

3

DBC QBC

DBC QBC

4

4

5

5

6

6

1

1

I

OBUFDSO

OB

Clock path used to capture data/clock in

BITSLICEs 0 and 2

High-speed clock used as transmit clock and receive

calibration clock

OR

BITSLICEs 1, 3, 5 cannot be used because the IOB is used by the differential input/output buffer

X15886-040516





• クロックは QBC/GC ピンに接続され、 BITSLICE 入力として使用されて PLL に供給されます。

ヒント : すべての RX_BITSLICE を同期させるには、 RX VTC_RDY 信号がアサートされるまで RXCLK を停止する必要があります。 RX のリセットリリースをユーザーが TX で制御できる場合は、 RX VTC_RDY 信号がアサートされるまで RX 部への CLK の供給を停止してください。ユーザーが TX 側で制御できない場合は、すべてのチャネルが確実にアラインするように、 bitslip モジュールを RX 側にインプリメントする必要があります。

• RX_BITSLICE が 8 ビットモードで使用される場合、パラレルデータクロックまたは FIFO_RD_CLK は、入力クロックの 1/4 である必要があります (例 : 625MHz/4 = 156.25MHz)。このクロックは、 PLL_CLK に使用するものと同じ PLL で生成することも可能です。

• BITSLICE_CONTROL の属性を次に示します。

° DIV_MODE = DIV4

° SELF_CALIBRATE = ENABLE

° SERIAL_MODE = FALSE

° REFCLK_SRC = PLLCLK

• RX_BITSLICE の属性を次に示します。

° DATA_WIDTH = 8

° REFCLK_FREQUENCY = 1250

• CLKOUTPHY クロック (PLL で生成) は、 BITSLICE_CONTROL および BISC コントローラー用の PLL_CLK 入力です。 PLL_CLK を使用して、データビットに対してクロックを調整します。データが 1250Mb/s で到達する場合、ビット時間は 800ps です。データに対してクロックの位置を正しく調整するには、 BITSLICE_CONTROL で使用されるクロックを 1250MHz にする必要があります。

• 入力されるクロックが GC 入力ピンに接続されている場合、このクロックはデータサンプルクロックとして使用され、 PLL のソースとしても使用できます。入力されるクロックがデータサンプルクロックとして使用されている間、PLL 用には独立したクロックを使用することも可能です。

• この例では、受信クロックをデータサンプルクロックおよび PLL の入力クロックとして使用します。

• この例では、受信したクロックをデータサンプルクロックとして使用し、また PLL の入力クロックとしても使用して、必要な BITSLICE_CONTROL のクロックや場合によっては 1 つまたは 2 つのアプリケーションクロック (例 : FIFO_RD_CLK) を生成します。

° 入力クロックは 625MHz で、 CLOCK_PERIOD = 1.600 です。

° PLL は、 CLKOUTPHY または BITSLICE_CONTROL 用の PLL_CLK を生成する必要があります。このクロックは、 BITSLICE_CONTROL の BISC コントローラーがデータビットの中央にクロック位置を揃えるように調整し、それを維持できるように 1250MHz で動作する必要があります。

° 最良の (ジッターが最も少ない) 結果を達成するには、 PLL VCO ができるだけ高速動作する必要があります。最大の VCO 周波数については、 UltraScale デバイスデータシート [参照 2] を参照してください。

° PLL の属性を次に示します。

- DIVCLK_DIVIDE = 1

- CLKFBOUT_MULT = 2

- CLKOUTPHY_MODE = VCO

- CLKOUT0_DIVIDE または CLKOUT1_DIVIDE = 8

° VCO が 1250MHz で動作するように DIVCLK_DIVIDE と CLKFBOUT_MULT が設定されています。

° CLKOUTPHY_MODE = VCO によって、 VCO クロックが確実に BITSLICE_CONTROL の PLL_CLK クロックとして使用されます。

° CLKOUTn_DIVIDE を使用して、 PLL クロック出力のいずれか一方または両方をアプリケーション (FIFO_RD_CLK) クロックとして使用可能なクロックレート (156.25MHz) に設定します。

• その他にも、 UltraScale デバイスで設定が必要な属性がありますが、このアプリケーションノートに関連する内容ではないため、この例では省略しています。





トランスミッター

パラレル側からシリアル出力ストリームへデータを渡すためのクロックとして、 PLL REFCLK または PLL_CLK を使用します。生成される REFCLK または PLL_CLK の周波数は、必要なトランスミッターのシリアルデータストリームと同じになる必要があります。 REFCLK または PLL_CLK は BITSLICE_CONTROL で使用され、インターコネクトロジックから提供されるパラレルの 4 または 8 ビットデータをキャプチャしてシリアライズするために必要なすべてのクロックが生成されます。

TX_BITSLICE.D[7:0] 入力が一定のパターンに接続されている場合、トランスミッターの TX_BITSLICE をクロックジェネレーターとして使用できます。 PLL_CLK が 1250MHz の場合、パターン 01010101 は、 625MHz のクロック信号を生成します。このセットアップで、完全に同期化されたクロック /データインターフェイスが生成されます。 TX_BITSLICE の属性 OUTPUT_PHASE_90 を使用した場合、対応するデータに 90° (つまりその周期の 1/4 分) 位相がシフトされたクロックを自動生成できます。

ヒント : 受信側での不要なビットスリップを回避するために、正しいクロックパターン 01010101 (10101010 ではない) を適用する必要があります。

例 2 : データエンドクロックを提供するトランスミッター

• TX_BITSLICE は 8 ビットモードで動作することを前提とします。 TX_BITSLICE の D 入力にデータを提供する場合のクロック周波数を計算できます。

(PLL_CLK/2)/DIVn、 8 ビットの場合は DIVn = 4、 4 ビットの場合は DIVn = 2

(1250MHz/2)/4 = 156.25MHz

• BITSLICE_CONTROL の属性を次に示します。

° DIV_MODE = DIV4

° REFCLK_SRC = PLLCLK

• TX_BITSLICE の属性を次に示します。

° DATA_WIDTH = 8

° REFCLK_FREQUENCY = 1250

• PLL は、 CLKOUTPHY または BITSLICE_CONTROL 用の PLL_CLK を生成する必要があります。このクロックは、1250Mb/s のシリアルデータ /クロックストリームを生成するために 1250MHz で動作する必要があります。

• 最良の (ジッターが最も少ない) 結果を達成するには、 PLL VCO ができるだけ高速動作する必要があります。最大の VCO 周波数については、『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2] を参照してください。

• PLL の属性を次に示します。

° 入力クロックは 625MHz で、 CLOCK_PERIOD = 1.600 となります。

° DIVCLK_DIVIDE = 1

° CLKFBOUT_MULT = 2

° CLKOUTPHY_MODE = VCO

° CLKOUT0_DIVIDE または CLKOUT1_DIVIDE = 8

• DIVCLK_DIVIDE と CLKFBOUT_MULT を設定して、 VCO を 1250MHz で動作させます。

• CLKOUTPHY_MODE = VCO によって、 VCO クロックは確実に BITSLICE_CONTROL の PLL_CLK クロックとして使用されます。

• CLKOUTn_DIVIDE は、 PLL クロック出力のいずれか一方または両方をアプリケーションクロック (156.25MHz) として使用可能なクロックレートに設定します。

• ほかにも、 UltraScale デバイスで設定が必要な属性がありますが、このアプリケーションノートに関連する内容ではないため、この例では省略しています。





内蔵自動キャリブレーション

I/O プリミティブには内蔵自動キャリブレーション (BISC) コントローラーが実装されているため、データに対してクロックを調整および維持するためのインターコネクトロジックを追加する必要がありません。 BITSLICE_CONTROL プリミティブの BISC コントローラーは、 SELF_CALIBRATE 属性 (デフォルト値 = TRUE) で調整可能です。この属性は、使用する I/O インターフェイスで必要となるすべての属性と共に設定される必要があります。

BISC コントローラーは、 TIME モードの遅延ラインを使用するデザインでのみ使用されます。 TIME モードの場合、いかなるシステムプロセス、電圧、温度 (PVT) の変動を受けても、クロックの設定ポイントは変動しません。

BISC コントローラーによって、次のことが確実になります。

• トランスミッターインターフェイスの出力位相

• レシーバーインターフェイスの入力位相シフト (SHIFT_0、 SHIFT_90)

• すべてのレシーバーデータパスとクロックパスのスキュー調整

• BITSLICE 内のすべてのクロックの関係を維持

BISC コントローラーは、 BITSLICE_CONTROL の DLY_RDY をアサートして、インターコネクトロジックのキャリブレーションが完了したことを示します。キャリブレーション完了後、 BITSLICE_CONTROL の EN_VTC 入力が High にアサートされる必要があります。これによって、 BISC コントローラーは電圧や温度に対する内部キャリブレーションポイントを維持し、また内部サンプリングレジスタで見られるようなデータとクロックの相対的な位置を維持します。 BISC コントローラー信号は、 BITSLICE_CONTROL の VTC_RDY をアサートして、この手順が完了したことをインターコネクトロジックに通知します。 DLY_RDY および VTC_RDY 信号が High に遷移すると、インターコネクトロジックはファンクションモードになります。

RX_BITSLICE に統合されている FIFO

RX_BITSLICE に統合されている FIFO の FIFO_SYNC_MODE 属性の値は FALSE に設定されている必要があります。その他の値はサポートされていません。

この FIFO により、インターフェイスクロックドメインからキャプチャしたデータをインターコネクトロジックのクロックドメインへクロスオーバーできます。 FIFO はデザイン内のクロックドメインクロッシング (CDC) エレメントとして機能します。 FIFO のクロック信号と制御入力信号を次に示します。

• FIFO_WRCLK_OUT : すべてのキャプチャクロックは、 BITSLICE_CONTROL プリミティブ内で生成されて、接続されているすべての RX_BITSLICE へ割り当てられます。内部生成されるクロックの 1 つは、 RX_BITSLICE 内の FIFO にデータを書き込むために使用されるパラレルデータクロックです (FIFO_WRCLK)。このクロックの複製が、ニブル内の位置 0 の BITSLICE 出力として提供されます。FIFO_WR_CLK_OUT の周波数は、DIV2 (4 ビット ) または DIV4 (8 ビット ) で分周された入力クロックと同じになります。

• FIFO_RD_EN : このピンは、 FIFO の読み出しを有効にするために High に接続される必要があります。この入力ピンが Low に接続されている場合、 8 ビットモードでは FIFO 出力が FIFO_WRCLK_OUT の 8 サイクルごとに新しいデータを示し、 4 ビットモードでは FIFO_WRCLK_OUT の 4 サイクルごとに新しいデータを示します。これは、書き込みポインターは RX_BITSLICE 内の書き込み動作のたびに前進しますが、 FIFO_RD_EN によって FIFO の読み出しポインターはロックされるためです。書き込みポインターが 8 番目のポインター位置に到達すると、 0 にループバックして継続します。読み出しポインターはロックされるため、 EMPTY パルス (FIFO_EMPTY 出力) が生成されて、新しいデータが出力ピンに到達します。 8 つまたは 4 つのパラレルデータバイトの 1 つが、 RX_BITSLICE の Q 出力に現われます (図 9)。

• FIFO_EMPTY : FIFO が空になると、この出力が High になります。 FIFO にデータが書き込まれるとすぐに Low になり、書き込み FIFO ポインターと読み出し FIFO ポインターが同じにならない限り Low を維持します。データが書き込まれると、内部の FIFO の書き込みポインターがインクリメントします。読み出しポインターから書き込みポインターが離れたことを検知するとすぐに、 FIFO_EMPTY ピンはディアサートされます。同期に必要な時間は、最初の書き込みから FIFO_RD_CLK の 1 サイクルまたは 2 サイクル分となります。書き込みポインターと読み出しポインターが同じ場合は、 FIFO が空であることを意味します。

• FIFO_RD_CLK : FIFO の読み出しクロックは、 BITSLICE_0 の FIFO_WRCLK_OUT で供給、または BITSLICE の内部 FIFO_WRCLK と同じ周波数を使用して PLL で生成されたクロックで供給されます。





キャプチャしたデータは、シリアル入力チャネルと位相が揃う必要がありません。各 FIFO には、ニブルの位置 0 にある RX_BITSLICE の FIFO_WRCLK_OUT でクロック供給できます。 PLL で生成されたクロックを使用して、各 FIFO にクロックを供給することも可能です。各 FIFO では、 FIFO_EMPTY (反転) を FIFO_RD_EN に接続します。空の FIFO に書き込みが実行されるとすぐに FIFO が有効になり、ニブル FIFO_WRCLK_OUT または PLL で生成されたパラレルデータクロックを使用してデータの読み出しが可能になります。

インターフェイスの各 RX_BITSLICE の FIFO から出力されるデータの位相が揃う必要がある場合は、次のいずれかの方法を使用します。

• シングルクロックのソース同期インターフェイス

° FIFO_WRCLK クロックの PLL で生成されたクロック、または FIFO_RD_CLK クロックを受信する BITSLICE の FIFO_WRCLK_OUT です。

° (フリップフロップ経由で) クロック入力を受信する BITSLICE から最も離れた BITSLICE の反転された FIFO_EMPTY 信号をすべての FIFO_RD_EN 入力へ接続します (図 10)。

° 高クロックレートを使用しているとタイミングを満たすことが難しい場合があり、このパスにパイプライン段数を追加するとレイテンシが増加します。注意点として、インターコネクトロジックは VTC_RDY が High に遷移した後にのみ動作可能です。

° FIFO_WRCLK_OUT または PLL で生成されたクロックは、 BUFG クロックバッファーが必要です。 HDL では、FIFO_WRCLK_OUT クロックを FIFO_RD_CLK へそのまま接続できますが、 Vivado ツールでは BUFG クロックバッファーを自動的に挿入します。


図 9 : RX_BITSLICE FIFO の回路図

DATA

WRCLK

Q[7:0]

Write Pointer

Read Pointer

0 7

0 7

FIFO_RD_CLK

FIFO_RD_EN

Write Pointer = Read Pointer FIFO_EMPTYX15779-010416





• マルチクロックのソース同期インターフェイス

° マルチクロックのソース同期インターフェイスは複数の I/O バンクに広がり、各 I/O バンクでは独自のクロックを受信します。

° 基本的には、シングルクロックのソース同期インターフェイスと同じセットアップを使用しますが、次の点が異なります。

- 使用されている各 RX_BITSLICE の FIFO_EMPTY 信号を結合するフリップフロップ用の入力として NOR ゲートを使用します。 NOR ゲートは、最後の FIFO_EMPTY 信号が到達するまで待機してから Low に遷移し、その後フリップフロップを介して FIFO_RD_EN をトリガーします。

- FIFO_RD_CLK は、入力クロックの 1 つを使用した PLL 生成クロック、またはいずれかのインターフェイスの FIFO_WRCLK_OUT が可能です。また、 FIFO_WRCLK からのクロックと同じクロック (メソ同期または同じクロック ) である限り、任意のソースを使用した PLL 生成クロックが可能です。

° FIFO_WRCLK_OUT を使用する場合または PLL で生成されたクロックを使用する場合は、 BUFG クロックバッファーが必要です。 FIFO_WRCLK_OUT クロックは、 FIFO_RD_CLK へ直接接続可能です (HDL を使用)。 Vivado ツールを使用した場合は、 BUFG クロックバッファーが自動的に挿入されます。

詳細は、「High Speed SelectIO Wizard — 既知の問題リスト」 [参照 7] を参照してください。


図 10 : シングルクロックインターフェイスの FIFO 処理

FIFO_WRCLK_OUT

Q[7:0]

FIFO_RD_CLKFIFO_RD_EN

FIFO_EMPTY

RXTX_BITSLICE_0

Q[7:0]


FIFO_EMPTY

RXTX_BITSLICE

Q[7:0]


FIFO_EMPTY

RXTX_BITSLICE

I/O Bank

Clock Input

Clock to PLL

Q[7:0]


FIFO_EMPTY

RXTX_BITSLICE

DQ

CLR

CEC

INIT = 0

FDCE

Clock from PLL orFIFO_WRCLK_OUT

Black = Output

Blue = Input

X15780-011516



I/O の開始シーケンス


I/O の開始シーケンス

ネイティブ SelectIO プリミティブを使用する UltraScale デバイスのデザインを開始するには、決められた手順でリセットをリリースする必要があります。このセクションでは、リセットを適用またはリリースする前に必要な手順について説明します (図 11)。

リセットの適用

1. 使用するすべての RX_BITSLICES、TX_BITSLICES、および RXTX_BITSLICES に対して EN_VTC が High になっています。

2. SELF_CALIBRATE 属性は ENABLE に設定されています。

3. PLL に対してリセットをアサートします。

4. RXTX_BITSLICE.TX_RST_DLY、 RXTX_BITSLICE.RX_RST_DLY、 TX_BITSLICE_TRI.RST_DLY、RXTX_BITSLICE.TX_RST、 RXTX_BITSLICE.RX_RST、 TX_BITSLICE_TRI.RST、および BITSLICE_CONTROL.RST にリセットを適用します。

5. 最小限の PLL リセットアサート時間が経過するまで待機し、その後リセットをリリースします。このタイミングの詳細は、『UltraScale デバイスデータシート』 [参照 2] の「PLL」を参照してください。

リセットのリリース

1. 使用するすべての RX_BITSLICES、TX_BITSLICES、および RXTX_BITSLICES に対してすべての EN_VTC を High に維持す。

2. SELF_CALIBRATE 属性が ENABLE に設定されていることを確認します。

3. 次の順序に従って I/O をリセットからリリースします。

a. インターフェイスのクロックを生成する PLL のリセットをリリースする。

b. PLL が LOCKED ステートに到達するまで待機する。

c. 次のプリミティブ (RXTX_BITSLICE.TX_RST_DLY、 RXTX_BITSLICE.RX_RST_DLY、TX_BITSLICE_TRI.RST_DLY、 RXTX_BITSLICE.TX_RST、 RXTX_BITSLICE.RX_RST、 TX_BITSLICE_TRI.RST、および BITSLICE_CONTROL.RST) のリセットをリリースする。

d. 少なくともアプリケーションクロックの 64 サイクル以上 (PLL の仕様に基づく）待機する。

e. CLKOUTPHYEN 信号を High にアサートして、高速 PLL 出力の CLKOUTPHY を有効にする。

4. 次に示すリセット後のシーケンスがこれに続きます。


図 11 : PLL およびリセットブリングアップシーケンス

PLL.CLKOUTPHY = BITSLICE_CONTROL.PLL_CLK

PLL.CLKOUTPHYEN

PLL.LOCKED

BITSLICE_CONTROL.RST,RXTX_BITSLICE.TX_RST, TX_RST_DLY, RX_RST, and/or RX_RST_DLY

PLL.RST

PLL.CLKOUT0(interconnect DIV_CLK)

PLL.CLKIN

PLL Lock Time

X15912-032116



High Speed SelectIO Wizard


a. 使用するすべての BITSLICE_CONTROL プリミティブの DLY_RDY が High にアサートされるまで待機する。

b. すべての DLY_RDY が High にアサートされた後、使用するすべての BITSLICE_CONTROL の EN_VTC を High にアサートする。この機能を実行するには、 2 つのフリップフロップを同期させる回路でレジスタインターフェイスユニット (RIU) の RIU_CLK を使用する必要がある。

c. 使用するすべての BITSLICE_CONTROL の BITSLICE_CONTROL VTC_RDY ステータス出力が High にアサートされるまで待機する。

d. これで、インターコネクトロジックのアプリケーションがリセットからリリースされる。

5. トランスミッターのファンクションモードガイドラインでは、 BITSLICE_CONTROL の TBYTE_IN[3:0] 入力を High にアサートすることが要求されています。この場合、 VTC_RDY 信号とアプリケーションクロックで動作する 2 つのレジスタ同期化回路を使用します。

6. レシーバーのファンクションモードガイドラインでは、 BITSLICE_CONTROL の PHY_RDEN[3:0] 入力を High にアサートすることが要求されています。この場合、 VTC_RDY 信号とアプリケーションクロックで動作する 2 つのレジスタ同期化回路を使用します。 FIFO のデータ読み出しについては、「RX_BITSLICE に統合されている FIFO」で説明する手順に従ってください。

注記 :送信専用インターフェイスでは、 PHY_RDEN[3:0] が Low にディアサートされている必要があります。


『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] の第 2 章および「ネイティブ I/O の詳細」で説明したとおり、ネイティブ I/O プリミティブを使用して高速 I/O インターフェイス (PHY) を構築できます。ザイリンクスでは、 UltraScale や UltraScale+ デバイスを使用する高速システムデザインにこれらの SelectIO プリミティブを統合する作業を簡潔にするため、 High Speed SelectIO Wizard の使用を推奨しています。このウィザードは、 CORE Generator で提供されています [参照 6]。

GUI のコンフィギュレーションツールによって、 High Speed SelectIO Wizard は最上位の Verilog ファイルを作成し、この中にはインスタンシエートおよび設定された I/O、および UltraScale アーキテクチャの物理インターフェイスにあるネイティブプリミティブ (RX_BITSLICE、 TX_BITSLICE、 RXTX_BITSLICE、 BITSLICE_CONTROL など) や PLL に関するピンの固定情報 (XDC) が含まれます。

このセクションでは、 High Speed SelectIO Wizard を使用してトランスミッターおよびレシーバーインターフェイスを生成する方法を説明し、またインターフェイスの制約をカスタマイズ、生成、セットアップする方法とガイドラインを示します。インターフェイスのシミュレーション、合成、およびインプリメンテーションに関わるさまざまな手順について説明します。

High Speed SelectIO Wizard を使用する場合、インターフェイス要件 (インターフェイススピード、クロックとデータの関係、システムクロックの構造) や I/O プリミティブを I/O バンクへどのように割り当てるべきかを把握している必要があります。インターフェイス要件はデザインによって異なり、プリミティブに関する情報は「付録 A」で詳しく説明しています。

インターフェイスの設定および生成

High Speed SelectIO Wizard を使用してインターフェイスを設定および生成する場合は、次の手順に従います。

コア生成前のセットアップ

1. デザインを格納するフォルダーを参照して、リファレンスデザインとして ZIP ファイルで提供されている ProjectGen.bat を実行します。 BAT ファイルは、このリファレンスデザインの作成に使用する IDE ツールのようなディレクトリ構造を作成します (図 12)。

2. エクスプローラー (Windows)、 Nautilus、またはその他の機能 (Linux) を使用して、デザインプロジェクトが生成されるディレクトリの /Libraries フォルダーを参照します。同様に、コマンドウィンドウ (Windows またはターミナルウィンドウ (Linux)) を開いて、このフォルダーを参照します。





ヒント : Windows の場合、エクスプローラーで必要なフォルダーを検索し、アドレスバーで右クリックして [コピー ] をクリックします。コマンドウィンドウをクリックして「cd」と入力し、右クリックで [貼り付け] をクリックします。その後、 Enter キーを押します。

3. 新しいオリジナルデザインを生成する場合、コマンドウィンドウ /ターミナルは空の /Libraries フォルダーを示します。リファレンスデザインを使用する場合、 /Libraries フォルダーにはサブフォルダーが含まれており、その中にデザインライブラリエレメントがすでに作成されています。

このアプリケーションノートで説明するプロセス例では、新しいオリジナルデザインの使用を前提としています。

4. /Libraries フォルダーに、 /RxTx_Intrfce_Lib という名前のフォルダーを作成します。リファレンスデザインでは、すでにこのフォルダー名を使用しています。オリジナルのトランスミッター /レシーバーを作成するため、別のサブディレクトリ名を選択します。このフォルダーに、 High Speed SelectIO Wizard で作成されたトランスミッターやレシーバーのデザインを格納します。

5. コマンドウィンドウ /ターミナルで、ディレクトリを /RxTx_Intrfce_Lib フォルダーに移動します。

6. コマンドウィンドウ /ターミナルから Vivado ツールを起動 (Vivado と入力して Enter キーを押す) します。

7. [Manage IP] アイコンをクリックしてメニューから [New IP Location] をクリックします。

8. [Create a New Customized IP Location] ウィンドウが表示されます。 [Next] をクリックします。

9. このウィンドウで、例として次の情報を入力します。

° Part : xcvu095-ffva2104-2-e (active)

° Target Language : VHDL (High Speed SelectIO Wizard は Verilog コアしか生成しないが、このオプションを使用する)

° Target Simulator :

° Simulator Language : Mixed

° IP Location : <Path_To_Core>/IoWizard_RxTxInterface/Libraries/RxTx_Intrfce_Lib/<sub-folder>。<sub-folder> の場所は次のとおりです。

- Rx_8Ch8b_Ssync_Intrfce : 8 チャネル、 8 ビットレシーバーの場合

- Tx_8Ch8b_Ssync_Intrfce : 8 チャネル、 8 ビットトランスミッターの場合

図 12 に、 /Libraries に作成したフォルダーを示します。

10. [Finish] をクリックします。フォルダーがない場合は、ダイアログメッセージが表示されて作成するかどうか質問されます。 [OK] をクリックします。

11. これで、 IP カタログが起動して、作成されたすべてのファイルとフォルダーが Vivado ツールのサブフォルダー (開始した場所) に生成されます。

12. [Cores] タブの下で、次を選択してダブルクリックします。

[FPGA Features and Design] [IO Clocking] [High Speed SelectIO Wizard]

13. CORE Generator が開始します。


図 12 : /Libraries フォルダーに生成されたコア

X15782-010416





14. コアを設定する場合は、「High Speed SelectIO Wizard コアの設定と生成」へ進みます。

15. 設定完了後、 Vivado ツールウィンドウのタスクバーで次をクリックします。

[File] [Close Project]

16. 新しいコアは同じライブラリフォルダーの下に生成できます。最初のコアがトランスミッターの場合、次はレシーバーコアを生成します。

17. 手順 7 から再び開始して、手順 15 まで完了します。

最初のプロジェクトフォルダーは図 13 のようになります。

同じライブラリフォルダーに別のコアを作成する場合は、生成するコアに対して手順 7 ～手順 15 を繰り返します。異なるライブラリにコアを生成する場合 (たとえば、このデザインの VIO コア) は、 Vivado ツールを終了して、手順 2 から開始します。すでに生成されているコアには一連のフォルダーとファイルがありますが、コアを生成する方法は複数あります。

このリファレンスデザインで使用する VIO コアを生成/再生成する場合は、 Vivado ツールを終了して、手順 2 から開始します。独自のライブラリフォルダー (Vio_Lib) に VIO コアを保存して、 VioCore というコア名を使用します。 VIO コアの詳しいガイドラインは、次の資料を参照してください。

• 『Virtual Input/Output (VIO) v3.0 製品ガイド』 (PG159) [参照 3]

• 『ChipScope Pro 仮想 I/O (1.04a)』 (DS284) [参照 4]

• 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 5]


図 13 :最初のプロジェクトフォルダー

X16315-030616





既存コアの変更

1. Vivado ツールのメインウィンドウで [Manage IP] をクリックしてメニューから [Open IP Location] をクリックします。

2. 変更が必要な IP コアがあるフォルダーを参照します。このリファレンスデザインの場合は、次のパスを使用します。

° <Path>\IoWizard_RxTxInterface\Libraries\RxTx_Intrfce_Lib\Rx_8Ch8b_Ssync_Intrfce\Rx_8Ch8b_Ssync_Intrfce

° <Path>\IoWizard_RxTxInterface\Libraries\RxTx_Intrfce_Lib\Tx_8Ch8b_Ssync_Intrfce\Tx_8Ch8b_Ssync_Intrfce

3. [Select] をクリックします。

4. 変更するコアが左側の [Sources] ウィンドウに表示されます。

5. コア名をダブルクリックして、 High Speed SelectIO Wizard を開いて変更を開始します。

6. すべての変更が完了したら [OK] をクリックして、ツールによるコア生成を許可します。この手順では、 [OK] を複数回クリックする必要があります。

High Speed SelectIO Wizard コアの設定と生成

「コア生成前のセットアップ」の手順 14 が完了した後、 High Speed SelectIO Wizard を使用して、トランスミッターまたはレシーバーを設定します。

High Speed SelectIO Wizard が画面に表示されていることを前提に説明します。

1. コアに有効な名前を与えます。 [Component Name] をクリックして、名前を入力します。たとえば、 Component Name : Rx_8Ch8b_Ssync_Intrfce

2. High Speed SelectIO Wizard の最初のタブシートで有効な選択項目については、次のセクション (図 14 および図 15 を含む) を参照してください。有効なオプションおよびそれらの機能について簡潔に説明しています。これらの詳細は、前のセクションまたは『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

3. [Configuration] タブでコアに関するすべての項目を選択した後、 [Pin Selection] タブへ移動します。

4. [Pin Selection] (タブシート ) では、設定されたインターフェイスチャネルが選択した I/O バンクに配置/固定され、「付録 A」の図 30 のように構造化されます。背景情報およびデザインの最適なピン配置を実現するためのガイドラインとして、「付録 A」を参照してください。





ウィザードにあるほかの GUI オプションを使用して生成できるクロッキング構造については、「High Speed SelectIO Wizard のクロッキング構造」で説明しています。


図 14 : High Speed SelectIO Wizard の設定画面 : 最初のタブの左側のパラメーター

X15783-040516





表 6 :図 14 のプルダウンおよびクリックボックスの説明

選択項目説明

クロッキング

Bus Direction

TX ONLY デザインには TX ピンのみ含まれます。

RX ONLY デザインには RX ピンのみ含まれます。

BIDIR、 TX + RX、TX + RX + BIDIR デザインには、 TX、 RX、および双方向ピンが含まれます。

RX External Clock and Data

Edge DDR フリーランニングクロックとデータの位相が揃い、クロックは GC/QBC ピンにのみ接続可能です。到達するクロックは、 PLL 用のクロックとして使用されます。

Center DDR Edge DDR と同じですが、クロックはデータに対して 90°シフトされます。

ASYNC、 NONE、Fractional

データと共に供給されるクロックはありません。現在サポートされているモードの詳細は、『High Speed SelectIO Wizard 製品ガイド』 (PG188) [参照 6] を参照してください。

Edge DDR Strobe/Clock

供給されるデータとクロックの位相が揃い、そのクロックはデータキャプチャに使用されますが、 PLL には使用されません。クロックは、 I/O バンク内の任意の QBC/DBC ピンに適用されます。

Center DDR Strobe/Clock Edge DDR strobe と同じですが、データに対してクロックの位相が 90°シフトされます。

PLL Clock Source

GC pinクロックは GC ピンに到達し、 PLL 用の入力クロックとして使用されます。レシーバーで、 Edge DDR または Center DDR が外部クロックとして選択されている場合、このオプションはグレイアウト表示されます。

Fabric (BUFG で駆動)インターコネクトロジック内の PLL 用クロックを生成し、 BUFG を介して PLL クロック入力に供給されます。

Interface Speed インターフェイスのデータレート (Mb/s) を指定します。

PLL CLK Input Frequency (MHz)リストの中から PLL 入力クロックを選択します。通常は自動的に適切な値が入力されます。 Edge DDR または Center DDR が選択されている場合、選択されるクロックはデータレートの 1/2 になります。

PLL0 CLKOUT0 (MHz) PLL0 の CLKOUT0 の周波数を選択します。このクロックの周波数は、 data_rate/シリアライズ係数となります。

PLL がコア内またはサンプルデザイン内のいずれに含まれるかを選択します。

Generate RIU Clock for PLL

RIU クロックは異なるソースから供給可能です。RIU クロック入力の有効なソースの 1 つに、 BITSLICE.CONTROL.PLL_CLK クロックを生成する PLL を使用する方法があります。このオプションをオンにすると、 PLL がコアまたはサンプルデザインのいずれに含まれるかを選択するオプションが有効になります。

Enable PLL0 CLKOUT1 (MHz)インターコネクトロジックで利用できる PLL の 2 つ目のクロック出力を有効にします。ドロップダウンリストからクロック周波数を選択、または自動的に計算された周波数 (データレートの 1/4) を使用します。

Enable FIFO WRITE CLKOUT インターコネクトロジックへの出力として、内部の RX_BITSLICE の FIFO 書き込みクロックを提供します。

その他

FIFO Read Enable User Control

このオプションは、各チャネルで使用される BITSLICE に対してユーザーが制御できる FIFO イネーブルピンを 1 つ提供します。

このオプションがオフの場合、コアは FIFO_EMPTY が解除されるとすぐに、使用されている FIFO を有効にします。

オンの場合、生成されたインターフェイスの 1 つまたは複数の FIFO の有効または無効をユーザーが判断します。





Append Pin Numbers to I/Os オンの場合、生成されたコアのピン名にニブル内の BITSLICE 位置の値が追加されます。

RIU Interfaceレジスタインターフェイスユニット (RIU) を有効にします。マイクロコントローラー /ステートマシンのアクセスポートの詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

Enable BitSlip レシーバーでのみ有効です。ロジックに実装されたビット単位スリップとして動作するビットスリップステートマシンを有効にします。

Bitslip Mode [Enable BitSip] がオンの場合のみ有効です。

Bitslip Training Pattern

[Enable BitSip] がオンの場合のみ有効です。

受信した BITSLICE 出力内で、ビットストリームステートマシンが検出すべき値を入力します。パターンが検出されると、ビットスリップの出力がパターンにロックされ、新しく受信するデータが確実にニブルまたはバイトアラインされます。

Data 3-State

双方向データピン用のトライステート制御を設定します。

Combinatorialトランスミッターコアでのみ有効です。

BITSLICE の T ピンを使用します。このピンは、 IOBUF の T ピンをデバイスロジックに直接接続して、トライステートブロックとして機能します。

Serialized

トランスミッターコアでのみ有効です。

TBYTE_IN[3:0] バスを使用して、シリアル出力ストリームでビット単位のトライステート制御を実行します。この機能の詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

Strobe 3-State

ストローブピンのトライステート制御を設定します。

Combinatorialトランスミッターコアでのみ有効です。

BITSLICE の T ピンを使用します。このピンは、 IOBUF の T ピンをインターコネクトロジックに直接接続して、トライステートブロックとして機能します。

Serialized

トランスミッターコアでのみ有効です。

TBYTE_IN[3:0] バスを使用して、シリアル出力ストリームでビット単位のトライステート制御を実行します。この機能の詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

表 6 :図 14 のプルダウンおよびクリックボックスの説明 (続き)

選択項目説明






図 15 : High Speed SelectIO Wizard の設定画面 : 最初のタブの右側のパラメーター

X15784-040516





表 7 :図 15 のプルダウンおよびクリックボックスの説明

選択項目説明

データおよび遅延

BITSLICE Serialization Factor

汎用インターコネクトへのパラレルデータ入力、または汎用インターコネクトからのパラレルデータ出力です。有効な値は 4 および 8 です。インターコネクトロジックのクロック周波数を指定します。

4 ビットレシーバー = キャプチャクロックの 1/28 ビットレシーバー = キャプチャクロックの 1/4

4 ビットトランスミッター = CLKOUTPHY の 1/48 ビットトランスミッター = CLKOUTPHY の 1/8

RX Delay CascadeIDELAY 遅延ラインのカスケード接続を有効にします。双方向インターフェイスの場合はサポートされていません。遅延カスケード接続は、 500Mb/s またはそれ以上で動作するインターフェイスには推奨していません。

RX Delay Type

FIXED 固定の遅延値が RX データに適用されます。

VARIABLE 与えられた遅延値は、遅延制御入力 CE、 CLK、 LD、および INC を使用してインクリメント /デクリメント可能です。

VAR_LOAD 与えられた遅延値は、 CNTVALUEIN に指定した値および制御入力 CE、 CLK、 LD、および INC を使用してインクリメント /デクリメント可能です。

RX Delay Value (ps)

入力遅延ラインに適用される固定値です。 1.250ns まではカスケード接続されず、最大 2.5ns までカスケード接続されます。

双方向インターフェイスの場合は、入力遅延ラインの種類と出力遅延ラインの種類が同じになる必要があります。

TX Delay Type

FIXED TX データに適用される固定値です。

VARIABLE 与えられた遅延値は、遅延制御入力 CE、 CLK、および INC を使用してインクリメント/デクリメント可能です。

VAR_LOAD 与えられた遅延値は、 CNTVALUEIN に指定した値および制御入力 CE、 CLK、 LD、および INC を使用してインクリメント /デクリメント可能です。

TX Delay Value (ps)入力遅延ライン (最大 1.250ns) に適用される固定値です。この値は、デフォルトで 1 に設定されています。 1 に設定されている場合、すべての出力の同期トグルが揃えられます。

Clock Forward Phase TX ピンでのみ有効です (有効値 : 0、 90)。クロックフォワードと TX データ間の位相を設定します。

I/O Standard

Bank 選択したデバイスで有効なすべての HP (High Performance) バンクと HR (High Range) バンクのリストから I/O バンクを 1 つ選択します。

Differential I/O Std XDC ファイルに I/O 規格の制約を設定します。

Differential Termination

リストから値を選択します。選択した I/O 規格の有効な値は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

Differential TX Pre-Emphasis

Differential RX Equalization

Single IO Std XDC ファイルに I/O 規格の制約を設定します。

Single Ended Termination

リストから値を選択します。選択した I/O 規格の有効な値は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

Single Ended TX Pre-Emphasis

Single Ended RX Equalization





このセクションでは、 High Speed SelectIO Wizard の GUI を使用して、トランスミッターコアとレシーバーコアのインターフェイスを設定するオプションについて説明します。図 16 に、次の要件を満たすレシーバー / トランスミッターインターフェイスの構築に必要な情報を示しています。

• 8 ビットのデータチャネルが 8 本と 90°位相シフトしたフリーランニングクロックを使用する 1250Mb/s ソース同期レシーバー。

• 8 ビットのデータチャネルが 8 本と 90°位相シフトしたフリーランニングクロックを使用する 1250Mb/s トランスミッター。

• RIU インターフェイスと CLKOUT1 がある。

• レシーバーとトランスミッターは同じ I/O バンクに配置される必要がある。

• トランスミッターは、インターコネクトロジック内から供給されるクロックで駆動される。

• レシーバー (表 8) とトランスミッター (表 9) が異なるデータレートで動作できる。この最後の要件は、生成された HDL コードを使用して、 1 つの I/O バンクにある両方の PLL を使用するように変更する必要がある。

• 生成されたリファレンスデザインでは、リストされているすべてのオプションが使用されるわけではない。


図 16 : レシーバーおよびトランスミッターインターフェイスの要件

表 8 : レシーバーの要件

Component Name Wix_8ch8b_Rx_Intrfce

Bus Direction RX_ONLY

Serialization Factor 8

RX External Clock and Data Center DDR Strobe です。入力されるクロックを使用してデータをキャプチャします。

PLL Clock Source GC ピン (PLL 用のクロック入力)

Interface Speed 1250Mb/s

PLL Clock Input 625MHz (自動選択のため、グレイアウトされている )

PLL0 CLKOUT0 156.25MHz (自動計算)

Enable PLL0 CLKOUT1 オンにして、クロックスピード (312.5MHz) を入力します。

RIU Interface オンにします。

RX Delay Type FIXED

RX Delay Value 0

Bank 68

Data[7:0]

Clock

Data[7:0]

Clock

Receiver

RxClkIn

DO[63:0]

RIU port

ClkOut

Transmitter

TxClkOut

DI[63:0]

RIU port

ClkIn

ClkOut

Logic Implemented in

Interconnect Logic

ClkOut = CLKOUT of PLL

QO(7)QO(6)QO(5)QO(4)QO(3)QO(2)QO(1)QO(0)

DI(7)DI(6)DI(5)DI(4)DI(3)DI(2)DI(1)DI(0)

X15785-012516





すべてのデータを入力後、 [OK] をクリックして、 Vivado ツールによるインターフェイスの HDL 生成を許可しますｓ。新しいポップアップメニューで [Generate] をクリックします。

すべてのデータを入力後、 [OK] をクリックして、 Vivado、 Vivado ツールによるインターフェイスの HDL 生成を許可します。新しいポップアップメニューで [Generate] をクリックします。

トラスミッターとレシーバーの両方に対して、このプロセスを行ってください。必要な場合には、 VIO コアに対してもこのプロセスを行ってください。この段階ですべての IP コアが生成されますが、ここでは上記のコアを使用するデザインが必要です。すべてのコアを使用する最上位デザインについては、次のセクションで説明します。

High Speed SelectIO Wizard コアを使用する最上位デザイン

1. エクスプローラー (Windows)、 Nautilus、またはその他の機能 (Linux) を使用して、デザインプロジェクトが生成されるディレクトリの /Vivado フォルダーを参照します。同様に、コマンドウィンドウ (Windows またはターミナルウィンドウ (Linux)) を開いて、同じディレクトリを参照します。

2. 新しいオリジナルデザインを生成する場合、コマンドウィンドウ /ターミナルは空の /Vivado フォルダーを示します。リファレンスデザインを使用する場合は、 /Vivado フォルダーにサブフォルダーがあり、その中にデザインが含まれています。

3. ここでは、新しいデザインを使用することを前提とします。

4. /Vivado フォルダーを指しているコマンドウインドウ /ターミナルで、「vivado」と入力して Vivado ツールを起動します。

Differential I/O Std [Pin Selection] タブ (2 つ目のタブ) で提供されます。XDC または HDL では、差動 I/O 規格であることを示す必要があります。

Pin Selection 2 つ目のタブの Byte_2 と byte_3。

[Center DDR/GC] が選択されている場合、クロック入力は byte_2 の QBC/GC 入力に固定されるため、選択できません。

データ入力 : byte_2 に 4 チャネル、 byte_3 に 4 チャネル

表 9 : トランスミッターの要件

Component Name Wix_8ch8b_Tx_Intrfce

Bus Direction TX ONLY

Serialization Factor 8

PLL Clock Source インターコネクトロジック

Interface Speed 1250Mb/s

PLL Clock Input 125MHz

PLL0 CLKOUT0 156.25MHz

Enable PLL0 CLKOUT1 オンにして、クロックスピード (312.5MHz) を入力します。

RIU Interface オンにします。

TX Delay Type FIXED

TX Delay Value 1

Clock Forward Phase 90

Bank 68

Differential I/O standards 2 つ目のタブ ([Pin Selection]) に提供されています。 XDC または HDL では、差動 I/O 規格であることを示す必要があります。

Pin selection 2 つ目のタブの Byte_0 と Byte_1。

DBC 差動ピンが選択されて、クロック出力 (フォワードクロック ) として機能します。byte_0 に 4 つのデータチャネル、 byte_1 に 4 つのデータチャネルがあります。

表 8 : レシーバーの要件 (続き)





5. Vivado ツールが起動した後、 1 つまたは複数の SelectIO インターフェイスを追加するには、新規プロジェクトを作成するか、または既存プロジェクトを開きます。この例は、新規プロジェクトが作成されることを前提としています。

6. すでに Vivado プロジェクトがある場合は、次の手順にしたがってプロジェクトを開いてください。

a. メインページで [Open Project] を選択します。

b. <file_name>.xpr ファイルが表示されるまでスクロールダウンします。

c. ファイルを選択して [OK] をクリックします。

7. 既存プロジェクトがない場合、つまり新規プロジェクトを作成する場合は、 Vivado ツールのスタート画面で [Create New Project] をクリックします。

a. [Next] をクリックします。

b. プロジェクト名を入力します。

c. プロジェクトの場所を確認します。場所が正しくない場合は、変更します。

ヒント : 新規プロジェクトを作成する際は、作成したプロジェクトを管理するサブフォルダーを作成するために、ボックス (Vivado ツール) にチェックを入れてください。サブフォルダーを利用すると、同じプロジェクト /デザインの異なるバージョンをテストする場合に非常に有効です。

d. [Next] をクリックします。

e. 次のページで、 [RTL Project] をオンにします。

f. [Add Sources] ウィンドウが表示されます。

- + をクリックして [Add Files] をクリックします。

- 図 17 のような画面になるまで、ウィンドウにファイルを追加します。

- 図 17 に示す各ファイルにライブラリを設定することを忘れないでください。

g. [Next] をクリックします。

h. [Add Existing IP (optional)] ウィンドウが表示されます。

- すでに生成済みのコア ( トランスミッター、レシーバー、 VIO) を追加します。


- 図 18 のような画面になるまで、ウィンドウにファイルを追加します。


図 17 : [Add Sources] ウィンドウのフォルダー例

X16325-030816





i. [Next] をクリックします。

j. [Add Constraints (optional)] ウィンドウが表示されます。

- リファレンスデザインの制約ファイルは /Constraints フォルダーにあります。使用する場合は、ここに追加してください。


- ファイルが追加されると、図 19 のような画面になります。

k. [Next] をクリックします。

l. UltraScale デバイスを選択します。この例では、 XCVU095-FFVA2104 (-2 speed grade) が選択されています。このデバイスは、開発ボードにも適用できます。

m. [Finish] をクリックします。

8. Vivado ツールによって必要なファイルとフォルダーが生成され、デザイン入力モードになります。

9. [Run Synthesis]、 [Run Implementation]、および [Generate Bitstream] をクリックします。


図 18 : [Add Existing IP] ウィンドウのフォルダー例

X16326-030816


図 19 : [Add Constraints] ウィンドウのフォルダー例

X16327-030816





図 20 に、 Vivado IDE ツールの [Sources] ウィンドウの例を示します。図 21 には、作成したフォルダーの例を示します。


図 20 : Vivado ツールの [Sources] ウィンドウ

X15786-030816





この段階で、High Speed SelectIO Wizard で生成されたレシーバーとトランスミッターの両インターフェイス (と VIO コア) およびその他のデザインファイルが合成されて、 UltraScale デバイスに実装されました。

図 22 に、リファレンスデザインのブロック図を示します。図 22 は、生成済みのサンプルインターフェイスとその他の要件 (図 16) に基づいて、High Speed SelectIO Wizard を使用してハードウェアに構築した 2 つのインターフェイスのブロック図を示しています。


図 21 : コア生成後の IP および Vivado ツールのフォルダー

In the Vivado project a .runs and .srcs folder are added.

Prbs_Lib contains a PRBS generator and checker design that will be instantiated in the VHDL top level source code.

RxTx_Intrfce_Lib contains the SelectIO Wizard generated transmitter and receiver IP cores.

Vio_Lib contains a, copied from a previous project, debug IP core generated from the IP Catalog.

X15787-012516





インターフェイスの実装

生成された IP コアは、 VHDL で記述されたこのデザインの最上位 HDL ファイルにインスタンシエートされます。このセクションでは、合成と実装を行う前に最上位 VHDL ファイルと最上位 XDC ファイルの生成方法について説明します。

1. テキストエディターを使用して、新しい HDL ファイルを開きます。

° 最上位 VHDL ソースコードは、プロジェクトのルートフォルダーの下にある /Vhdl フォルダーに格納されています

° High Speed SelectIO Wizard で生成されたファイルおよび最上位デザイン (.xdc、 .vho) の完成に必要なファイルは、 /Libraries サブフォルダーの下の IP コアフォルダーにあります。

2. このアプリケーションノートで使用するリファレンスデザインの最上位 HDL ファイルには、 IP コアがどのようにインスタンシエートされているか、またコア間に追加されているソースコードの詳細、その他デザインに必要な項目の詳細が記述されています。

3. HDL ファイル以外にも、デザインには制約 (ピン配置、タイミング) ファイルが必要です。 High Speed SelectIO Wizard は、生成する各コアの制約ファイルを生成します。生成された XDC ファイルには、トランスミッターチャネルとレシーバーチャネルに入力した情報に基づくピン配置が含まれています。

4. 生成された XDC ファイルをテキストエディターで開いて、その内容をデザインの最上位 XDC ファイルにコピーします。リファレンスデザインの場合、 IP コアの XDC ファイルは次のライブラリの場所にあります。

../Libraries/RxTx_Intrfce_Lib/Rx_8Ch8b_Ssync_Intrfce/Rx_8Ch8b_Ssync_Intrfce.xdc

../Libraries/RxTx_Intrfce_Lib/Tx_8Ch8b_Ssync_Intrfce/ Tx_8Ch8b_Ssync_Intrfce.xdc

5. Vivado プロジェクトに、タイミングなどその他の制約を含む最上位デザイン XDC ファイルを追加します。タイミングやその他の制約と共に、 High Speed SelectIO Wizard コアと生成された XDC ファイルの両方の内容をコピーします。

a. ポート表示を、最上位デザインで使用されているポート表示に変更します。たとえば、生成されたコアのクロック入力の名称は clkin_p ですが、最上位 HDL デザインでは ClkIn_p_pin というピン名を使用しています。コピーした構文の表示を変更してください。

a. IOSTANDARD、オンチップ終端、さらに必要に応じて BIAS/イコライゼーションを定義します。


図 22 : High Speed SelectIO Wizard で生成されたレシーバーおよびトランスミッターインターフェイス

RegReg

/8

Data Data Data Data Data Data Data

Clock

/8/8/8

/8/8

/8

/8

01010101

Transmitter Receiver

PLL

/8/8/8

/8/8

/8/8

PLLClock

RegRegRegRegReg

TX_Chan_0 transmits PRBSTX_Chan_0 → RX_Chan_0TX_Chan_1 → RX_Chan_1…………….…………….TX_Chan_7 → RX_Chan_7RX_Chan_7 → checks PRBS

PRBS Generator

PRBS Checker

Register pipeline for the receiver and for the transmitter.

RegReg

/8/8RegReg /8RegReg

RegRegReg

/8/8

/8/8

N-deep pipeline N-deep pipeline

Data /8/8/8

X15946-050816



リファレンスデザイン


ヒント : [pin names] 列 (2 つ目のタブ) の表示は、生成されたコアファイルに変換されません。生成されたファイルのピン表示と最上位デザインで使用されている表示を必ず確認してください。

6. デザインを合成して実装します。


このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。

表 10 に、リファレンスデザインの詳細を示します。

表 10 : リファレンスデザインの詳細

パラメーター説明

全般

開発者 Jim Tatsukawa、 Marc Defossez

ターゲットデバイス UltraScale FPGA

ソースコードの提供あり

ソースコードの形式 VHDL および Verilog

既存のザイリンクスアプリケーションノート / リファレンスデザイン、またはサードパーティからデザインへのコード /IP の使用

あり

シミュレーション

論理シミュレーションの実施あり

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

あり

テストベンチの形式 VHDL および Verilog

使用したシミュレータ /バージョン QuestaSim_10.3d

SPICE/IBIS シミュレーションの実施なし

インプリメンテーション

使用した合成ツール/バージョン Vivado 2015.4 またはそれ以降

使用したインプリメンテーションツール/バージョン Vivado 2015.4 またはそれ以降

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム KCU105 および VCU108

https://secure.xilinx.com/webreg/clickthrough.do?cid=423464





リファレンスデザインのディレクトリ構造

図 23 に、リファレンスデザインのディレクトリ構造を示します。


図 23 :ディレクトリ構造

Global design constraints files (XCD files)

Extra design documentation

Source code, VHDL, libraries.Libraries are defining instantiable components.Components generated as source code or as IP through a wizard (SelectIO Wizard in this case)

Generated through a wizard.

Scripts to run simulation with Questa-Sim (.do files)

Results of a running simulation are stored here

Top level source code and VHDL files used for simulation

Xilinx device implementation.

X15887-011516





High Speed SelectIO Wizard のクロッキング構造

図 25 ～図 28 に、 High Speed SelectIO Wizard で使用されるクロッキング構造をいくつか紹介します。


図 24 :ディレクトリ構造

Prbs_Lib contains a PRBS generator and checker design that is instantiated in the VHDL top level source code.

RxTx_Intrfce_Lib contains the high-speed SelectIO Wizard generated transmitter and receiver IP cores.

Vio_Lib contains a debug IP core generated from the IP catalog.

Vivado project for the top-level design implementation.

X16328-052516





黒色のクロックラインは、 PLL の CLKIN 入力へ接続する FPGA 内のクロックパスを示しています。オレンジ色のクロックラインは、データキャプチャ用のクロックパスを示しています。クロック入力ピン GC/QBC はデュアルファンクションとして使用され、 PLL 用のグローバルクロック (GC) 入力として、また 1 つの I/O バンクの 4 バイト (QBC) にあるデータをキャプチャするためのデータキャプチャクロック入力として機能します。


図 25 : RX Only—Center/Edge DDR インターフェイス

ASSP or other XILINX FPGA

Data

Data

Data

Clock

RX_BITSLICE

RX_BITSLICE

RX_BITSLICE

RX_BITSLICE

BITSLICE_C

ON

TRO

LBITSLIC

E_CO

NTR

OL

PLL

By design fixed GC/QBC pin of lower nibble in Byte_2 is used. PLL is always included in the IP core

RX ONLYCenter/Edge DDRGC Pin (grayed out)Include PLL in core (grayed out)

X16803-041516


図 26 : RX Only—Center/Edge DDR Clock/Strobe (グローバルクロックオプション付き)

RX ONLYCenter/Edge DDR Clock/StrobeGC PinInclude PLL in core (grayed out)


Data

Data

Clock/Strobe

Clock

RX_BITSLICE

RX_BITSLICE

RX_BITSLICE

RX_BITSLICE

BITSLICE_C

ON

TRO

LBITSLIC

E_CO

NTR

OL

PLL

Must be connected to a QBC or DBC pin PLL is always included in the IP core

By design fixed GC/QBC pin of lower nibble in Byte_2 is used.

X16804-041516





図 25 で示す黒色とオレンジ色のラインは、図 27 では異なるクロックを示しています。

グローバルクロックピンはシングルファンクションとして使用され、データキャプチャクロックまたはストローブは I/O バンクのもう一方のクワッドまたはバイトクロック入力のいずれか 1 つに接続される必要があります。

クワッドバイトクロック (QBC) 入力に供給されるクロックは、1 つの I/O バンクの 4 バイトすべてのデータをキャプチャするために使用されます。

専用バイトクロック (DBC) 入力に供給されるクロックまたはストローブは、ピンが配置されているバイトのデータをキャプチャする場合のみ使用されます。


図 27 : RX Only—Center/Edge DDR Clock / Strobe (ファブリッククロックオプション付き)


Data

Data

Data

Clock/Strobe

RX_BITSLICE

RX_BITSLICE

RX_BITSLICE

RX_BITSLICE

BITSLICE_C

ON

TRO

LBITSLIC

E_CO

NTR

OL

PLL

PLL can be included in the IP core (or not)Connect clock or strobe toQBC/DBC pins

Fabric driven by BUFGoption is selected.

Clock

RX onlyCenter/Edge DDR Clock/StrobeInterconnect Logic Clock SourceInclude PLL in core selected

X16805-041516





トランスミッターインターフェイスの各出力は、クロックまたはストローブを生成するために使用されます。クロックを最も簡単に生成するには、つまり 50/50 クロックを生成するには、 TX_BITSLICE の入力を固定パターンに接続します。

ヒント : TX_BITSLICE の D0 入力は、最初のシリアルビットとして出力されます。

High Speed SelectIO Wizard のリセットシーケンス

リセットシーケンス (図 29) については、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。このシーケンスは、 High Speed SelectIO Wizard に適用されます。


図 28 : TX Only インターフェイス


Data

Data

Data

Clock

TX_BITSLICE

TX_BITSLICE

TX_BITSLICE

TX_BITSLICE

BITSLICE_C

ON

TRO

LBITSLIC

E_CO

NTR

OL

Clock

PLL

When fabric clock is selected, PLLcan be included in the IP core (or not)

“GC pin” option is selected.The GC/QBC pin of the lower nibble in Byte_2 is used(No other option possible).

TX only GC Pin / Fabric Clock Source

“Include PLL in core” or not

X16806-041516






図 29 : リセットシーケンス

For all used BITSLICEsRXTX_BITSLICE.EN_VTC = High

For all used BITSLICE_CONTROL set the attribute SELF_CALIBRATE = ENABLE

Assert PLL.RESETPull PLL.CLKOUTPHYEN = Low

Assert RXTX_BITSLICE.TX_RST_DLY, RXTX_BITSLICE.RX_RST_DLY,TX_BITSLICE_TRI.RST_DLY, RXTX_BITSLICE.TX_RST,

RXTX_BITSLICE.RX_RST,TX_BITSLICE_TRI.RST, and/or BITSLICE_CONTROL.RST

Wait for PLL.LOCKED to go High

Release PLL.RESET

Release RXTX_BITSLICE.TX_RST_DLY, RXTX_BITSLICE.RX_RST_DLY,TX_BITSLICE_TRI.RST_DLY, RXTX_BITSLICE.TX_RST,

RXTX_BITSLICE.RX_RST,TX_BITSLICE_TRI.RST, and/or BITSLICE_CONTROL.RST

Wait for minimum 64 application, RIU or FIFO_RD_CLK clock cycles

Pull PLL.CLKOUTPHYEN = High

For all used BITSLICE_CONTROL wait until BITSLICE_CONTROL,DLY_RDY = High

For all used BITSLICE_CONTROLBITSLICE_CONTROL.EN_VTC = Low

Pull BITSLICE_CONTROL.EN_VTC = High for all used BITSLICE_CONTROL

To do this, use a two stage, RIU clock clocked flip-flop synchronizer.

If multiple PLL or PLL and MMCM are used, wait until LOCKED of all are High

Wait for all BITSLICE_CONTROL.VTC_RDY to go High

Release RESET of the application

Start

Settings

RESET

Bring-up

PostBring-up

Monitor and when not High after time out, apply reset

A

A

Monitor and when not High after time out, apply reset A

X16807-041516



まとめ


BitSlip

ザイリンクスのアプリケーションノート『ロジックでの Bitslip 機能』 (XAPP1208) [参照 8] で、ネイティブ I/O プリミティブでのビットスリップ機能について詳しく説明しています。

まとめ

このアプリケーションノートおよび『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] では、 UltraScale アーキテクチャの SelectIO リソースをネイティブモード使用する場合の機能について理解を深めることができます。 High Speed SelectIO Wizard について説明し、また高速ネイティブ UltraScale デバイス I/O インターフェイスの生成に役立つサンプルデザインを提供しています。これらのサンプルデザインを実際のアプリケーションに適用し、High Speed SelectIO Wizard を使用して I/O インターフェイスを生成する方法を示しています。



付録 A


付録 A

ネイティブモードで使用する場合、 RX_BITSLICE、 TX_BITSLICE、または RXTX_BITSLICE は、 UltraScale デバイス I/O の最も小さなエレメントです。これらの BITSLICE が結合して、ニブルと呼ばれる大きなエレメントになります。 2 つのニブルが結合すると 1 バイトになります。 1 バイトは下位ニブルと上位ニブルに分かれています。下位ニブルには 6 個の BITSLICE があり、上位ニブルには 7 個の BITSLICE があります。

各ニブル (6 個または 7 個の BITSLICE) には BITSLICE_CONTROL プリミティブが必要です。この BITSLICE_CONTROL プリミティブには、クロックをモニターして調整するためのすべてのロジックが含まれており、電圧や温度の補正 (VTC) を実行したり、接続されている BITSLICE のその他のタスクを実行します。

すべての UltraScale デバイスには、全く同じニブル、バイト、および I/O バンクの構造があります (図 30 参照)。すべての世代の一般的なインターフェイスを、 1 つまたは複数の UltraScale デバイスで使用可能です。

図 31 に、一般的なニブルを示します。ニブルには 2 つのサイズがあり、 BITSLICE を 6 個含む下位ニブルと、 BITSLICE を 7 個含む上位ニブルがあります。図 32 に、 2 つのニブルを結合した 1 バイトを示します。これらのニブルとバイトには RXTX_BITSLICE があります。これが基本の BITSLICE 構造であり、 RXTX_BITSLICE から 2 つの派生物 (RX_BITSLICE、TX_BITSLICE) が生成されます。シリアル転送されたビットストリームで TX_BITSLICE_TRI BITSLICE が使用されて、ビットごとのトライステート機能を実行します。


図 30 : UltraScale デバイスの I/O バンクのレイアウト

Upper Nibble

Lower Nibble

I/O Bank

Byte

X15790-010416



付録 A



図 31 : ニブルのレイアウト


図 32 : I/O バンクのバイトのレイアウト

RXTX_BITSLICE_2

RXTX_BITSLICE_3

RXTX_BITSLICE_6

RXTX_BITSLICE_0

RXTX_BITSLICE_1

BITSLICE_C

ON

TRO

L

RXTX_BITSLICE_4

RXTX_BITSLICE_5

DBC

DBC

GC

GC

GC

GC

TX_BITSLICE_TRI

QBC

QBC

X15791-011316

UPP_N

IBBLE

BYTE_n

LOW

_NIBBLE

RXTX_BITSLICE_2

RXTX_BITSLICE_3

RXTX_BITSLICE_6

RXTX_BITSLICE_0

RXTX_BITSLICE_1

BITSLICE_C

ON

TRO

L

RXTX_BITSLICE_4

RXTX_BITSLICE_5

DBC

DBC

TX_BITSLICE_TRI

QBC

QBC

RXTX_BITSLICE_2

RXTX_BITSLICE_3

RXTX_BITSLICE_0

RXTX_BITSLICE_1

BITSLICE_C

ON

TRO

L

RXTX_BITSLICE_4

RXTX_BITSLICE_5

DBC

DBC

GC

GC

GC

GC

TX_BITSLICE_TRI

QBC

QBC

X15792-011316



付録 B


付録 B

図 33 に、 1 バイト内にある上位ニブルのブロック図を示します。

図 34 に、すべての設定が完了したレシーバーの上位ニブルの詳細を示します。

図 35 に、トライステート入力を使用する場合、すべての設定が完了したトランスミッターの上位ニブル (T 入力が使用される場所) の詳細を示します

図 36 に、シリアルトライステートオプションからトライステート入力を使用する場合、すべての設定が完了したトランスミッターの上位ニブル (BITSLICE_CONROL の TBYTE_IN 入力が使用される場所) の詳細を示します。


図 33 : 1 バイト内の上位ニブル

T

RXTX_B

ITSLICE

RST

TX_RST_DLY

TX_CNTVALUEIN[8:0]

TX_EN_VTC

DATAINQ[7:0]

TX_CNTVALUEOUT[8:0]

FIFO_RD_CLK

FIFO_RD_ENFIFO_EMPTY

FIFO_WRCLK_OUT

O

RX_BIT_CTRL_OUT[39:0]RX_BIT_CTRL_IN[39:0]

TX_BIT_CTRL_OUT39:0]TX_BIT_CTRL_IN[39:0]

TX_CE

TX_LOAD

TX_INC

TX_CLK

TBYTE_INT_OUT

D[7:0]

RX_RST_DLY

RX_CNTVALUEIN[8:0]

RX_EN_VTC

RX_CNTVALUEOUT[8:0]

RX_CE

RX_LOADRX_INCRX_CLK

T

RXTX_B

ITSLICE

RST

TX_RST_DLY

TX_CNTVALUEIN[8:0]

TX_EN_VTC

DATAINQ[7:0]

TX_CNTVALUEOUT[8:0]

FIFO_RD_CLK


FIFO_WRCLK_OUT

O



TX_CE

TX_LOAD

TX_INC

TX_CLK

TBYTE_INT_OUT

D[7:0]

RX_RST_DLY

RX_CNTVALUEIN[8:0]

RX_EN_VTC

RX_CNTVALUEOUT[8:0]

RX_CE

RX_LOADRX_INCRX_CLK

T

RXTX_B

ITSLICE

RST

TX_RST_DLY

TX_CNTVALUEIN[8:0]

TX_EN_VTC

DATAINQ[7:0]

TX_CNTVALUEOUT[8:0]

FIFO_RD_CLK


FIFO_WRCLK_OUT

O



TX_CE

TX_LOAD

TX_INC

TX_CLK

TBYTE_INT_OUT

D[7:0]

RX_RST_DLY

RX_CNTVALUEIN[8:0]

RX_EN_VTC

RX_CNTVALUEOUT[8:0]

RX_CE

RX_LOADRX_INCRX_CLK

T

RXTX_B

ITSLICE

RST

TX_RST_DLY

TX_CNTVALUEIN[8:0]

TX_EN_VTC

DATAINQ[7:0]

TX_CNTVALUEOUT[8:0]

FIFO_RD_CLK


FIFO_WRCLK_OUT

O



TX_CE

TX_LOAD

TX_INC

TX_CLK

TBYTE_INT_OUT

D[7:0]

RX_RST_DLY

RX_CNTVALUEIN[8:0]

RX_EN_VTC

RX_CNTVALUEOUT[8:0]

RX_CE

RX_LOADRX_INCRX_CLK

T

RXTX_B

ITSLICE

RST

TX_RST_DLY

TX_CNTVALUEIN[8:0]

TX_EN_VTC

DATAINQ[7:0]

TX_CNTVALUEOUT[8:0]

FIFO_RD_CLK


FIFO_WRCLK_OUT

O



TX_CE

TX_LOAD

TX_INC

TX_CLK

TBYTE_INT_OUT

D[7:0]

RX_RST_DLY

RX_CNTVALUEIN[8:0]

RX_EN_VTC

RX_CNTVALUEOUT[8:0]

RX_CE

RX_LOADRX_INCRX_CLK

T

RXTX_B

ITSLICE

RST

TX_RST_DLY

TX_CNTVALUEIN[8:0]

TX_EN_VTC

DATAINQ[7:0]

TX_CNTVALUEOUT[8:0]

FIFO_RD_CLK


FIFO_WRCLK_OUT

O



TX_CE

TX_LOAD

TX_INC

TX_CLK

TBYTE_INT_OUT

D[7:0]

RX_RST_DLY

RX_CNTVALUEIN[8:0]

RX_EN_VTC

RX_CNTVALUEOUT[8:0]

RX_CE

RX_LOADRX_INCRX_CLK

Fabric Connections IOI Connections

RX_BIT_CTRL_OUT6[39:0]

RX_BIT_CTRL_IN6[39:0]RX_BIT_CTRL_OUT0[39:0]RX_BIT_CTRL_OUT1[39:0]RX_BIT_CTRL_OUT2[39:0]RX_BIT_CTRL_OUT3[39:0]RX_BIT_CTRL_OUT4[39:0]RX_BIT_CTRL_OUT5[39:0]

RX_BIT_CTRL_IN1[39:0]RX_BIT_CTRL_IN0[39:0]

RX_BIT_CTRL_IN2[39:0]RX_BIT_CTRL_IN3[39:0]RX_BIT_CTRL_IN4[39:0]RX_BIT_CTRL_IN5[39:0]

TX_BIT_CTRL_OUT6[39:0]

TX_BIT_CTRL_IN6[39:0]TX_BIT_CTRL_OUT0[39:0]TX_BIT_CTRL_OUT1[39:0]TX_BIT_CTRL_OUT2[39:0]TX_BIT_CTRL_OUT3[39:0]TX_BIT_CTRL_OUT4[39:0]TX_BIT_CTRL_OUT5[39:0]

TX_BIT_CTRL_IN1[39:0]TX_BIT_CTRL_IN0[39:0]

TX_BIT_CTRL_IN2[39:0]TX_BIT_CTRL_IN3[39:0]TX_BIT_CTRL_IN4[39:0]TX_BIT_CTRL_IN5[39:0]

TX_BIT_CTRL_IN_TRI[39:0]TX_BIT_CTRL_OUT_TRI[39:0]

PLL_CLKREFCLKRSTEN_VTCDLY_RDYVTC_RDY

RIU_CLKRIU_ADDR[5:0]RIU_WR_DATA[15:0]RIU_RD_DATA[15:0]RIU_RD_VALIDRIU_WR_ENRIU_NIBBLE_SEL

PHY_RDCS0[3:0]

TBYTE_IN[3:0]PHY_RDEN[3:0]

DYN_DCI[6:0]

CLK_FROM_EXT

PHY_WRCS1[3:0]PHY_WRCS0[3:0]PHY_RDCS1[3:0]



RXTX_B

ITSLICE

RST

TX_RST_DLY

TX_CNTVALUEIN[8:0]

TX_EN_VTC

DATAINQ[7:0]

TX_CNTVALUEOUT[8:0]

FIFO_RD_CLK


FIFO_WRCLK_OUT

O



TX_CE

TX_LOADTX_INCTX_CLK

TTBYTE_IN

T_OUT

D[7:0]

RX_RST_DLY

RX_CNTVALUEIN[8:0]

RX_EN_VTC

RX_CNTVALUEOUT[8:0]

RX_CE

RX_LOADRX_INCRX_CLK

IOIBUF

I O

OBUFT

T

IO[0]

IO[1]

IO[2]

IO[3]

IO[4]

IO[5]

IO[6]

TRI_OUT

CNTVALUEOUT[8:0]

TX_BITSLIC

E_TRI

RST

BIT_CTRL_OUT[39:0]

CE

RST_DLY

CNTVALUEIN[8:0]LOADINCCLK

EN_VTC

BIT_CTRL_IN[39:0]

UPPER NIBBLE

LOWER NIBBLE

Inte

r-Byt

e C

lock

s

Inte

r-Nib

ble

Clo

cks

TX and RX DATA to / from Fabric

FIFO Control

TX and RX Delay Line Control

X16411-041416



付録 B



図 34 :すべての設定が完了したレシーバーの上位ニブル

[22:0]

Upper Nibble [6:0]UNIDIR_RX_NIBBLE

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[279:0]

[279:0]

[39:0][39:0]

22

10:219:112021

10

[22:0]

22

10:219:112021

10

[160:0]

[22:0]

[279:0]

[279:0]

[39:0][39:0]

Q[7:0]

(0)(0)

GNDOPEN

[79:40][79:40]

22

10:219:112021

10

22

10:219:112021

10

79:40][79:40]

Q[15:8]

(1)(1)

119:80]119:80]

22

10:219:112021

10

22

10:219:112021

10

119:80]119:80]

Q[23:16]

(2)(2)

[159:120][159:120]

22

10:219:112021

10

22

10:219:112021

10

[159:120][159:120]

Q[31:24]

(3)(3)

[199:160][199:160]

22

10:219:112021

10

22

10:219:112021

10

[199:160][199:160]

Q[39:32]

(4)(4)

[239:200][239:200]

22

10:219:112021

10

22

10:219:112021

10

[239:200][239:200]

Q[47:40]

(5)(5)

[45:23]

[22:0][45:23]

[68:46]

[22:0]

[91:69]

[22:0]

[114:92]

[22:0]

[137:115]

0

1

2

3

4

5DATA

DATACLOCK

DATA

DATA

DATA

DATA

Rx_Data_in(5)

Rx_Data_In(4)

Rx_Data_In(3)

Rx_Data_In(2)

Rx_Data_In(1)

Rx_Data_In(0)

Tx_Data_Out(5)

Tx_Tri_Out(5)

Tx_Data_Out(4)

Tx_Tri_Out(4)

Tx_Data_Out(3)

Tx_Tri_Out(3)

Tx_Data_Out(2)

Tx_Tri_Out(2)

Tx_Data_Out(1)

Tx_Tri_Out(1)

Tx_Data_Out(0)

Tx_Tri_Out(0)

[279:240][279:240]

[279:240][279:240]

22

10:2

19:112021

1

0

[160:138]

22

10:2

19:11

21

1

0

20[160:138]

(6)

Q[55:48]

6

DATA

Rx_Data_In(6)

Tx_Data_Out(6)

Tx_Tri_Out(6)

(6)

Q_Out[55:0]

Fifo_Rd_Clk

Idelay_Ctrl_Clk

RST

Fifo_Wrclk_Out

Fifo_Emtpy[6:0]

Idelay_Ctrl[160:0]

The IDELAY_CTRL bus is assembled from busses formed from the IDELAY control signals of every RX_BITSLICE. The control of every bitslice is stacked in the total bus.

Idelay_Ctrl [160:138] = is the IDELAY control bus of RX_BITSLICE(6)Idelay_Ctrl [22:0] = is the IDELAY control bus of RX_BITSLICE(0)

22

10:219:112021

10

CNTVALUEOUT[8:0]

CE

RST_DLY


EN_VTC

22

10:219:112021

10

CNTVALUEOUT[8:0]

CE

RST_DLY


EN_VTC

[22:0]

[160:138]

0

6

Fifo_Rd_En[6:0]

open

openopen

open

open

open

Fifo_WrClk_Out is coming from the RX_BITSLICE_0, who is the clock capable bitslice.It is the only bitslice with routable WrClk_Out.

All RX_BITSLICEs get the same FIFO read clock.The FIFOs are selectable by a 7-bit enable bus.Each FIFO has it’s own empty signal in an output bus.

PLL_CLK

REFCLK

RST

EN_VTC

DLY_RDY

VTC_RDY

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_RD_DATA[15:0]

RIU_RD_VALID

RIU_WR_EN

RIU_NIBBLE_SEL

GND

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN

NCLK_NIBBLE_OUT

PCLK_NIBBLE_OUT

DYN_DCI












PHY_RDCS0[3:0]


DYN_DCI[6:0]

CLK_FROM_EXT




[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

RX_BITSLICE

RST

CE_EXT

RST_DLY_EXT

CNTVALUEIN_EXT[8:0]LOAD_EXTINC_EXTCLK_EXT

EN_VTC_EXT

DATAINQ[7:0]

CNTVALUEOUT[8:0]

CNTVALUEOUT_EXT[8:0]

CE

RST_DLY


EN_VTC


FIFO_RD_CLK


FIFO_WRCLK_OUT


RX_BITSLICE

RST

CE_EXT

RST_DLY_EXT


EN_VTC_EXT

DATAINQ[7:0]

CNTVALUEOUT[8:0]


CE

RST_DLY


EN_VTC


FIFO_RD_CLK


FIFO_WRCLK_OUT


RX_BITSLICE

RST

CE_EXT

RST_DLY_EXT


EN_VTC_EXT

DATAINQ[7:0]

CNTVALUEOUT[8:0]


CE

RST_DLY


EN_VTC


FIFO_RD_CLK


FIFO_WRCLK_OUT


RX_BITSLICE

RST

CE_EXT

RST_DLY_EXT


EN_VTC_EXT

DATAINQ[7:0]

CNTVALUEOUT[8:0]


CE

RST_DLY


EN_VTC


FIFO_RD_CLK


FIFO_WRCLK_OUT


RX_BITSLICE

RST

CE_EXT

RST_DLY_EXT


EN_VTC_EXT

DATAINQ[7:0]

CNTVALUEOUT[8:0]


CE

RST_DLY


EN_VTC


FIFO_RD_CLK


FIFO_WRCLK_OUT


EN_VTC_EXTRST_DLY_EXTCNTVALUEOUT_EXT[8:0]CNTVALUEIN_EXT[8:0]LOAD_EXTINC_EXTCLK_EXTCE_EXT

EN_VTCRST_DLYCNTVALUEOUT[8:0]

INC

CNTVALUEIN[8:0]LOAD

RX_BITSLICECLKCE



FIFO_EMPTYFIFO_RD_ENFIFO_WRCLK_OUTFIFO_RD_CLK

RST

Q[7:0] DATAIN

RX_BITSLICE

RST

CE_EXT

RST_DLY_EXT

CNTVALUEIN_EXT[8:0]LOAD_EXT

INC_EXTCLK_EXT

EN_VTC_EXT

DATAIN Q[7:0]

CNTVALUEOUT[8:0]


CE

RST_DLY

CNTVALUEIN[8:0]LOAD

INCCLK

EN_VTC


FIFO_RD_CLK


FIFO_WRCLK_OUT

TX_BIT_CTRL_OUT[39:0]TX_BIT_CTRL_IN[39:0]

7 times

22

19:112021

10

GND

OPEN 10:2

For every control set in the IDELAY_CTRL_EXT bus the signals are tied.

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[160:0]

EXAMPLE

[137:115]

22

X16412-041416



付録 B



図 35 :すべての設定が完了したトランスミッターの上位ニブル (トライステート入力を使用)

Upper Nibble [6:0]UNIDIR_TX_NIBBLE

With interconnect logic input

0

1

2

3

4

5DATA

DATA

DATA

DATA

DATA

DATA

6DATA

Tx_Tri_Out(0)

Tx_Data_Out(0)

22

10:219:112021

10

[137:115]

22

10:219:112021

10

[114:92]

22

10:219:112021

10

[91:69]

22

10:219:112021

10

[68:46]

22

10:219:112021

10

[45:23]

22

10:219:112021

10

[22:0]

22

10:219:11

2021

10

[160:138]Odelay_Ctrl[160:0]

Odelay_Ctrl_Clk

[7:0]

[15:8]

[23:16]

[31:24]

[39:32]

[47:40]

[55:48]D[55:0]

(6)

(5)

(4)

(3)

(2)

(1)

(0)

T[6:0]

RST

[39:0][39:0]

[119:80]

[159:120][159:120]

[199:160][199:160]

[239:200][239:200]

279:240]

[79:40][79:40]

279:240]

Tx_Tri_Out(1)

Tx_Data_Out(1)

Tx_Tri_Out(2)

Tx_Data_Out(2)

Tx_Tri_Out(3)

Tx_Data_Out(3)

Tx_Tri_Out(4)

Tx_Data_Out(4)

Tx_Tri_Out(5)

Tx_Data_Out(5)

Tx_Tri_Out(6)

Tx_Data_Out(6)

The ODELAY_CTRL bus is assembled from bussses formed from the ODELAY control signals of every TX_BITSLICE. The control of every bitslice is stacked in the total bus.

Idelay_Ctrl {160:138] = is the ODELAY control bus of TX_BITSLICE(6)Idelay_Ctrl {22:0] = is the ODELAY control bus of TX_BITSLICE(0)

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

GNDOPEN

PLL_CLK

REFCLK

RST

EN_VTC

DLY_RDY

VTC_RDY

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_RD_DATA[15:0]

RIU_RD_VALID

RIU_WR_EN

RIU_NIBBLE_SEL

GND

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN

NCLK_NIBBLE_OUT

PCLK_NIBBLE_OUT

DYN_DCI



PHY_RDCS0[3:0]


DYN_DCI[6:0]

CLK_FROM_EXT













[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[279:0]

[279:0]

[279:0]

[279:0]

TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST

RX_BIT_CTRL_OUT[39:0]

D[7:0]

CE

RST_DLY


EN_VTC

RX_BIT_CTRL_IN[39:0]


TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



[39:0][39:0]

[119:80][119:80]

[159:120][159:120]

[199:160][199:160]

[239:200][239:200]

279:240]

[79:40][79:40]

279:240]

[119:80]

EXAMPLE

X16413-041516



付録 B



図 36 :すべての設定が完了したトランスミッターの上位ニブル (BITSLICE_CONTROL の TBYTE_IN 接続を使用)

Upper Nibble [6:0]UNIDIR_TX_NIBBLE

With use of TX_BITSLICE_TRI

Odelay_Tri_Ctrl[22:0]

0

1

2

3

4

5DATA

DATA

DATA

DATA

DATA

DATA

6DATA

Tx_Tri_Out(0)

Tx_Data_Out(0)

22

10:219:112021

10

[137:115]

22

10:219:112021

10

[114:92]

22

10:219:112021

10

[91:69]

22

10:219:112021

10

[68:46]

22

10:219:112021

10

[45:23]

22

10:219:112021

10

[22:0]

22

10:219:112021

10

[160:138]Odelay_Ctrl[160:0]

Odelay_Ctrl_Clk

[7:0]

[15:8]

[23:16]

[31:24]

[39:32]

[47:40]

[55:48]D[55:0]

(6)

(5)

(4)

(3)

(2)

(1)

(0)

T[6:0]

RST

[39:0][39:0]

[119:80]

[159:120][159:120]

[199:160][199:160]

[239:200][239:200]

279:240]

[79:40][79:40]

279:240]

Tx_Tri_Out(1)

Tx_Data_Out(1)

Tx_Tri_Out(2)

Tx_Data_Out(2)

Tx_Tri_Out(3)

Tx_Data_Out(3)

Tx_Tri_Out(4)

Tx_Data_Out(4)

Tx_Tri_Out(5)

Tx_Data_Out(5)

Tx_Tri_Out(6)

Tx_Data_Out(6)

The ODELAY_CTRL bus is assembled from bussses formed from the ODELAY control signals of every TX_BITSLICE. The control of every bitslice is stacked in the total bus.

Idelay_Ctrl {160:138] = is the ODELAY control bus of TX_BITSLICE(6)Idelay_Ctrl {22:0] = is the ODELAY control bus of TX_BITSLICE(0)

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

PLL_CLK

REFCLK

RST

EN_VTC

DLY_RDY

VTC_RDY

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_RD_DATA[15:0]

RIU_RD_VALID

RIU_WR_EN

RIU_NIBBLE_SEL

GND

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN

NCLK_NIBBLE_OUT

PCLK_NIBBLE_OUT

DYN_DCI



PHY_RDCS0[3:0]


DYN_DCI[6:0]

CLK_FROM_EXT













[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[79:40][119:80][159:120][199:160][239:200]279:240]

[39:0]

[279:0]

[279:0]

[279:0]

[279:0]

TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



TTBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY


EN_VTC



[39:0][39:0]

[119:80][119:80]

[159:120][159:120]

[199:160][199:160]

[239:200][239:200]

279:240]

[79:40][79:40]

279:240]

[119:80]

TRI_OUT

CNTVALUEOUT[8:0]

TX_BITSLIC

E_TRI

RST

BIT_CTRL_OUT[39:0]

CE

RST_DLY


EN_VTC

BIT_CTRL_IN[39:0]

22

10:219:112021

10

[22:0]

[39:0][39:0]

[39:0]

[39:0]

[39:0]

EXAMPLE

TBYTE[3:0]

X16414-041516



付録 B


図 37 ～図 39 の波形は、さまざまなモードの RXTX_BITSLICE を示しています。図 37 では、すべてを表示するため、レシーバーのレイテンシやレイテンシの値を表示していません。レシーバーのレイテンシの詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。


図 37 : RXTX_BITSLICE レシーバー (8 ビットモード )


図 38 : RXTX_BITSLICE トランスミッター (4 ビットモード )


図 39 : RXTX_BITSLICE トランスミッター (8 ビットモード )

X16422-060116

X16423-052516

X16424-052516


参考資料


参考資料

注記 :日本語版のバージョンは、英語版より古い場合があります。

1. 『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571 : 英語版、日本語版)

2. UltraScale デバイスデータシート :

° 『UltraScale アーキテクチャおよび製品概要』 (DS890 : 英語版、日本語版)

° 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892 : 英語版、日本語版)

° 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893 : 英語版、日本語版)

3. 『Virtual Input/Output (VIO) v3.0 製品ガイド』 (PG159)

4. 『ChipScope Pro 仮想 I/O (1.04a)』 (DS284)

5. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908 : 英語版、日本語版)

6. 『High Speed SelectIO Wizard 製品ガイド』 (PG188)

7. High Speed SelectIO Wizard — 既知の問題リスト (AR64126)

8. 『ロジックでの Bitslip 機能』 (XAPP1208 : 英語版、日本語版)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2016 年 6 月 1 日 1.0 初版

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds893-virtex-ultrascale-data-sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug571-ultrascale-selectio.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds890-ultrascale-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds890-ultrascale-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=chipscope_vio;v=v1_04_a;d=chipscope_vio.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=vio;v=latest;d=pg159-vio.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1208-bitslip-logic.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1208-bitslip-logic.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=high_speed_selectio_wiz;v=latest;d=pg188-high-speed-selectio-wiz.pdf

http://japan.xilinx.com/support/answers/64216.html



お読みください : 重要な法的通知


お読みください : 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開

示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される

法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリ

ンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用

を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の

場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結

果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を

含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性につい

て助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情

報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社

は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うことと

なるので、 japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照して下さい。 IP コアは、ザイリンクスが貴殿または貴

社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、

フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような重大なア

プリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照して下さい。

自動車用のアプリケーションの免責条項

ザイリンクスの製品は、フェイルセーフとして設計されたり意図されてはおらず、また、フェイルセーフの動作を要求するアプリケー

ション (具体的には、 (I) エアバッグの展開、 (II) 車のコントロール (フェイルセーフまたは余剰性の機能 (余剰性を実行するためのザイリ

ンクスの装置にソフトウェアを使用することは含まれません) および操作者がミスをした際の警告信号がある場合を除きます)、 (III) 死亡

や身体傷害を導く使用、に関するアプリケーション) を使用するために設計されたり意図されたりもしていません。顧客は、そのような

アプリケーションにザイリンクスの製品を使用する場合のリスクと責任を単独で負います。

© Copyright 2016 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれるその

他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有者に帰属

します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの右下

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です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けており

ません。あらかじめご了承ください。

mailto:[email protected]

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