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インテル® Stratix® 10 デバイス・データシート

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S10-DATASHEET | 2017.08.04

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目次

Stratix® 10 デバイス・データシート..................................................................................................................................................... 3電気的特性.......................................................................................................................................................................... 3

動作条件....................................................................................................................................................................4スイッチング特性..................................................................................................................................................................20

L タイル・トランシーバー性能の仕様...................................................................................................................................20H タイル・トランシーバー性能の仕様.................................................................................................................................. 27E タイル・トランシーバー性能の仕様.................................................................................................................................. 35コア性能の仕様.......................................................................................................................................................... 37ペリフェラル性能の仕様.................................................................................................................................................44HPS 性能の仕様– 暫定版 ............................................................................................................................................. 52

コンフィグレーションの仕様..................................................................................................................................................... 82POR の仕様...............................................................................................................................................................82外部コンフィグレーション・クロック・ソースの要件...................................................................................................................82JTAG コンフィグレーション・タイミング............................................................................................................................... 83AS コンフィグレーション・タイミング.................................................................................................................................. 84Avalon–ST のコンフィグレーション・タイミング.....................................................................................................................85NAND コンフィグレーション・タイミング..............................................................................................................................87SD/MMC コンフィグレーション・タイミング.......................................................................................................................... 93初期化.....................................................................................................................................................................94コンフィグレーション・ビット・ストリームのサイズ.................................................................................................................... 94

小コンフィグレーション時間の見積もり............................................................................................................................ 95I/O タイミング.................................................................................................................................................................... 97用語集.............................................................................................................................................................................. 97改訂履歴..........................................................................................................................................................................102

目次

インテル® Stratix® 10 デバイス・データシート2

Stratix® 10 デバイス・データシート

このデータシートでは、 Stratix® 10 デバイスの電気的特性、スイッチング特性、コンフィグレーション仕様、およびタイミングを説明します。

表 1. サポートされている Stratix 10 デバイスのグレードとスピードグレード

デバイスのグレードサポートされるスピードグレード

拡張 • –E1V ( 速)• –E2V• –E2L• –E3V• –E3X

インダストリアル • –I1V• –I2V• –I2L• –I3V• –I3X

スピードグレードの接尾は、 Stratix 10 デバイスで利用可能なパワーオプションを表しています。

• V—SmartVID、標準スタティック電力

• L—0.85 V 固定電圧、低スタティック電力

• X—0.80 V 固定電圧、も低いスタティック電力

電気的特性

以下の項では、 Stratix 10 デバイスの動作条件および電力消費について解説します。

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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporation の商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2008登録済

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



動作条件

Stratix 10 デバイスは、定義されたパラメーターのセットに従って評価されます。 Stratix 10 デバイスで実行可能な高の性能と信頼性を維持するには、この項で説明する動作要件を考慮する必要があります。

遷移時に許容される大オーバーシュートの仕様は、 Stratix 10 デバイス・データシートの今後のリリースで利用可能となります。

絶対最大定格

この項では、 Stratix 10 デバイスの絶対大定格を定義します。この値は、デバイスを使用した試験結果、破損に至るまでの理論的なモデル、破損のメカニズムに基づいています。デバイスの機能的動作は、これらの条件を示唆するものではありません。

注意: 絶対大定格表に記載されている範囲外の条件下では、デバイスに恒久的な損傷を与える可能性があります。また、絶対大定格で長期間デバイスを動作させる場合、デバイスに望ましくない影響を与える場合があります。

表 2. Stratix 10 デバイスの絶対最大定格 — 暫定版

シンボル説明条件最小値最大値単位

VCC コア電源です。 — –0.50 1.26 V

VCCP ペリフェラル回路およびトランシーバー・ファブリック・インターフェイスの電源です。 — –0.50 1.26 V

VCCERAM エンベデッド・メモリーおよびデジタル・トランシーバーの電源です。 — –0.50 1.24 V

VCCPT プログラマブル・パワーテクノロジーと I/O プリドライバー用の電源です。 — –0.50 2.46 V

VCCBAT デザイン・セキュリティ揮発性キーレジスター用のバッテリー・バックアップ電源です。 — –0.50 2.46 V

VCCIO_SDM コンフィグレーション・ピンの電源です。 — –0.50 2.46 V

VCCIO I/O バッファーの電源です。 3 V I/O –0.50 4.10 V

LVDS I/O (1) –0.50 2.46 V

VCCA_PLL PLL (Phase–locked loop) のアナログ電源です。 — –0.50 2.46 V

VCCT_GXB トランスミッターのアナログ電源です。 — –0.50 1.47 V

VCCR_GXB レシーバーのアナログ電源です。 — –0.50 1.47 V

continued...

(1) LVDS I/O の値は、専用 I/O とデュアル・コンフィグレーション I/O のすべてに適用可能です。

Stratix® 10 デバイス・データシートS10-DATASHEET | 2017.08.04



VCCH_GXB トランスミッター出力バッファーの電源です。 — –0.50 2.46 V

VCCL_HPS HPS のコア電圧およびペリフェラル回路の電源です。 — –0.50 1.30 V

VCCIO_HPS HPS I/O バッファーの電源です。 LVDS I/O (1) –0.50 2.46 V

VCCPLL_HPS HPS PLL の電源です。 — –0.50 2.46 V

IOUT ピンあたりの DC 出力電流です。 — –25 40 mA

TJ 動作ジャンクション温度 — –55 125 °C

TSTG 保存温度 (バイアスなし) — –65 150 °C

最大許容オーバーシュート/アンダーシュート電圧

遷移中は、入力信号が次の表に示す電圧までオーバーシュートする場合があり、また、100 mA 未満かつ周期が 20 ns 未満の入力電流に対しては、–2.0 V までアンダーシュートする場合があります。

許容されるオーバーシュートの長さは、デバイス寿命における High タイムのパーセンテージとして指定されています。DC 信号は、100%のデューティーサイクルに相当します。

たとえば、LVDS I/O で 2.70V にオーバシュートする信号であれば、デバイスの寿命期間中は、~4%に対して 2.70V となります。

表 3. Stratix 10 デバイスで遷移中に許容される最大オーバーシュート — 暫定版この表には、許容される入力オーバーシュート電圧の大値とデバイスの寿命に対するパーセンテージでオーバーシュート電圧の持続時間が記載されています。LVDS の I/O 値は、VREFP_ADC および VREFN_ADC I/O ピンに適用可能です。

シンボル説明条件 (V) TJ における%としてのオーバーシュートの期間 = 100°C 単位

LVDS I/O (2) 3 V I/O

Vi (AC) AC 入力電圧 2.50 3.80 100 %

2.55 3.85 42 %

2.60 3.90 18 %

continued...




シンボル説明条件 (V) TJ における%としてのオーバーシュートの期間 = 100°C 単位

LVDS I/O (2) 3 V I/O

2.65 3.95 9 %

2.70 4.00 4 %

> 2.70 > 4.00 オーバーシュートは許容されません。 %

推奨動作条件

この項では、 Stratix 10 デバイスの正常な機能動作を保証するための AC および DC パラメーター範囲について説明します。

推奨動作条件

表 4. Stratix 10 デバイスの推奨動作条件 — 暫定版次の表は、 Stratix 10 デバイで予期される定常電圧値をリストします。すべての電源ランプは水平状態にならず厳密に単調でなければなりません。

シンボル説明条件最小値 (3) 通常値最大値 (3) 単位

VCC コア電源です。 –E1V、–I1V、–E2V、–I2V、–E3V、–I3V (4)

0.77~0.91 0.8~0.94 0.83~0.97 V

–E2L、–I2L 0.82 0.85 0.88 V

–E3X、–I3X 0.77 0.8 0.83 V

VCCP ペリフェラル回路およびトランシーバー・ファブリック・インターフェイスの電源です。

–E1V、–I1V、–E2V、–I2V、–E3V、–I3V (4)

0.77~0.91 0.8~0.94 0.83~0.97 V

–E2L、–I2L 0.82 0.85 0.88 V

–E3X、–I3X 0.77 0.8 0.83 V

continued...


(3) この値は、DC (静的) 電源の許容値のバジェットを表しており、動的許容値の要件は含まれません。動的許容値の要件の追加バジェットについては、電源分配ネットワーク (PDN) ツールを参照してください。

(4) SmartVID グレードのデバイスが適切なパフォーマンスを達成するには、電源管理バス (PMBus™) またはパルス変調 (PWM) インターフェイスを介してデバイスの設定を受信するためにコンフィグレーション可能な電圧レギュレーターあるいはシステムコントローラーの使用が必要となります。




VCCIO_SDM コンフィグレーション・ピンの電源です。 1.8 V 1.71 1.8 1.89 V

VCCPLLDIG_SDM セキュアー・デバイス・マネージャー (SDM) ブロックのPLL デジタル電源です。

— 0.87 0.9 0.93 V

VCCPLL_SDM SDM ブロックの PLL アナログ電源です。 — 1.71 1.8 1.89 V

VCCFUSEWR_SDM ヒューズブロック書き込み電源です。 — 2.35 2.4 2.45 V

VCCADC ADC 電圧センサー電源です。 — 1.71 1.8 1.89 V

VCCERAM エンベデッド・メモリーおよびデジタル・トランシーバーの電源です。

0.9 V 0.87 0.9 0.93 V

VCCBAT (5) バッテリー・バックアップ電源電圧 (デザイン・セキュリティー揮発性キーレジスター用) です。

— 1.14 — 1.89 V

VCCPT プログラマブル・パワーテクノロジーと I/O プリドライバー用の電源です。

1.8 V 1.71 1.8 1.89 V

VCCIO I/O バッファーの電源です。 3.0 V (3 V I/O のみ) 2.85 3 3.15 V

2.5 V (3 V I/O のみ) 2.375 2.5 2.625 V

1.8 V 1.7 1.8 1.9 V

1.5 V 1.4 1.5 1.6 V

1.2 V 1.14 1.2 1.26 V

VCCIO_UIB コアとエンベデッド HBM2 メモリーの間のユニバーサル・インターフェイス・バスの電源です。

1.2 V 0.9 1.2 1.5 V

VCCM エンベデッド HBM2 メモリーの電源です。 — 2.375 2.5 2.625 V

VCCA_PLL PLL アナログ電圧レギュレーターの電源です。 — 1.71 1.8 1.89 V

VREFP_ADC 電圧センサーの高精度電圧リファレンスです。 — 1.2475 1.25 1.2525 V

continued...


(5) Stratix 10 デバイスのデザイン・セキュリティー機能を使用しない場合、VCCBAT を 1.8 V 電源に接続します。 Stratix 10 のパワー・オン・リセット (POR) 回路は、VCCBAT をモニターします。




VI (6) DC 入力電圧です。 3 V I/O –0.3 — 3.6 V

LVDS I/O –0.3 — 2.46 V

VO 出力電圧です。 — 0 — VCCIO V

TJ 動作ジャンクション温度です。拡張 0 — 100 °C

インダストリアル –40 — 100 °C

tRAMP (7) (8) (9) (10) 電源ランプ時間です。標準 POR 200 μs — 100 ms —

トランシーバー電源の動作条件

表 5. Stratix 10 GX/SX L、H–Tile デバイスのトランシーバー電源動作条件 — 暫定版

シンボル説明条件 (11) 最小値 (12) 通常値最大値単位

VCCT_GXB[L,R] トランスミッターの電源です。チップ間 (13) ≤ 17.4 Gbps 1.0 1.03 1.06 V

continued...



(7) これは HPS 電源に対しても適用可能です。HPS 電源に対しては、HPS_PORSEL = 0 の場合、tRAMP の仕様を参照し、HPS_PORSEL = 1 の場合、高速 PORの RAMP の仕様を参照してください。

(8) tRAMP は、個々の電源供給のランプタイムであり、電源供給の合計のランプタイムではありません。

(9) AS 高速モードをサポートするには、 Stratix 10 デバイスへのすべての電源供給が推奨動作条件の 10 ms 以内に完全にランプアップする必要があります。

(10) AS ノーマルモードをサポートするには、 Stratix 10 デバイスの VCCIO_SDM が推奨動作条件の 10 ms 以内に完全にランプアップする必要があります。

(11) これらのデータレートの範囲は、トランシーバーのスピードグレードによって異なります。それぞれのデータシートの範囲を確認するには、 Stratix 10 GX/SX デバイスのトランシーバー・パフォーマンスを参照してください。

(12) この値は、DC (静的) 電源の許容値のバジェットを表しており、動的許容値の要件は含まれません。動的許容値の要件の追加バジェットについては、PDN ツールを参照してください。



シンボル説明条件 (11) 最小値 (12) 通常値最大値単位

またはバックプレーン (14) ≤ 12.5 Gbps

VCCR_GXB[L,R] レシーバーの電源です。チップ間 (13) ≤ 17.4 Gbpsまたは

バックプレーン (14) ≤ 12.5 Gbps

1.0 1.03 1.06 V

VCCH_GXB[L,R] トランシーバーの高圧電力です。 — 1.710 1.8 1.890 V

表 6. Stratix 10 GX/SX/TX/MX デバイス E タイルのトランシーバー電源の動作条件 — 暫定版

シンボル説明最小値 (15) 通常値最大値 (15) 単位

VCCERT トランシーバーの電源です。 0.87 0.9 0.93 V

VCCERT_PLL トランシーバー PLL の電源です。

0.87 0.9 0.93 V

VCCEHT アナログ電源 (15) 1.067 1.1 1.133 V

VCCL ペリフェラル回路の電源です。 0.725 0.75 0.775 V

VCCN2P5V_IO LVPECL REFCLK の電源です。 2.375 2.5 2.625 V

VCCR トランシーバーの高圧電力です。

1.71 1.8 1.89 V

(11) これらのデータレートの範囲は、トランシーバーのスピードグレードによって異なります。それぞれのデータシートの範囲を確認するには、 Stratix 10 GX/SX デバイスのトランシーバー・パフォーマンスを参照してください。


(13) 16 Gbps を超えるデータレートで動作しているボンディングされたチャネルは、ピンで 1.12 V ± 20 mV が必要です。デバイスの同じサイドに配置されたチャネルは、1.12 V ± 20 mV、VCCR_GXB、および VCCT_GXB = 1.12 V ± 20 mV を必要とします。

(14) バックプレーン・アプリケーションでは、DFE (デシジョン・フィードバック・イコライゼーション) などの高度イコライゼーション回路を有効にして信号障害を補うことが前提とされています。チップ間リンクは、DFE を必要としない短いリーチチャネルを持つアプリケーションのことを指します。




注意: 未使用のトランシーバー・チャネルと関連するほとんどの VCCR_GXB ピンと VCCT_GXB ピンは、消費電力を低減するためにタイルごとに接続します。特定のデザインに対して消費電力を抑えるには、 Stratix 10 GX、GT、および SX デバイスファミリーのピン接続ガイドラインあるいはインテルQuartus Prime ピンレポートに記載されたパッケージのピンアウトについての情報を参照してください。

関連情報Stratix 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン

HPS 電源の動作条件

表 7. Stratix 10 デバイスの HPS 電源の動作条件 — 暫定版次の表には、ARM®ベースのハード・プロセッサー・システム (HPS) が搭載された Stratix 10 SoC で予期される定常状態の電圧および電流の値が記載されています。電源ランプは水平状態にならず厳密に単調でなければなりません。 Stratix 10 SoC デバイスの FPGA 部分で予期される定常状態の電圧については、 Stratix 10 デバイスの推奨動作条件の表を参照してください。

シンボル説明条件最小値通常値最大値単位

VCCL_HPS HPS のコア電圧およびペリフェラル回路の電源です。 –E2L、–I2L、–E3X、–I3X 0.91 0.94 0.97 V

–E1V、–I1V、–E2V、–I2V、–E3V、–I3V (16)

0.77~0.91 0.8~0.94 0.83~0.97 V

VCCPLLDIG_HPS HPS PLL のデジタル電源です。 –E2L、–I2L、–E3X、–I3X 0.91 0.94 0.97 V

–E1V、–I1V、–E2V、–I2V、–E3V、–I3V (16)

0.77~0.91 0.8~0.94 0.83~0.97 V

VCCPLL_HPS HPS PLL のアナログ電源です。 1.8 V 1.71 1.8 1.89 V

VCCIO_HPS HPS I/O バッファーの電源です。 1.8 V 1.71 1.8 1.89 V

関連情報• 推奨動作条件 (6 ページ)

デバイスの FPGA 部分の定常電圧値を提供します。

• HPS クロックの性能– 暫定版 (52 ページ)

(16) SmartVID グレードのデバイスが適切なパフォーマンスを達成するには、PMBUS または PWM を介してデバイスの設定を受信するためにコンフィグレーション可能な電圧レギュレーターあるいはシステムコントローラーの使用が必要となります。



https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/dp/stratix-10/pcg-01020.pdf

DC 特性

ピン・キャパシタンスの仕様は、 Stratix 10 デバイス・データシートの今後のリリースで利用可能となります。

供給電流と消費電力

インテルは、デザインの消費電力を計算する方法として、Excel ベースの Early Power Estimator (EPE) とインテル®® Quartus®® PrimePower Analyzer 機能の方法を提供しています。

設計を開始する前に、Excel ベースの Early Power Estimator (EPE) を使用してデザインの供給電流の見積もりを取得してください。供給電流はリソースの使用状況によって大きく変化します。EPE はデバイス電力の大きさの推定値を提供します。

インテル® Quartus® Prime Power Analyzer は、配置配線後のデザインの詳細に基づいてより精確な見積もりを提供します。Power Analyzerは、詳細な回路モデルと組み合わされる場合、ユーザ入力、シミュレーション派生、および推定信号アクティビティーを組み合わせを適用することができるため、非常に正確な電力の見積もりを生成します。

I/O ピンのリーク電流

表 8. Stratix 10 デバイスの I/O ピンのリーク電流 — 暫定版


II 入力ピン VI = 0 V～VCCIOMAX –80 80 µA

IOZ トライステート I/O ピン VO = 0 V～VCCIOMAX –80 80 µA

バスホールド特性

バスホールドのトリップポイントは、JEDEC 規格から算出した入力電圧に基づきます。



表 9. Stratix 10 デバイスのバス・ホールド・パラメーター — 暫定版

パラメーターシンボル条件 VCCIO (V) 単位

1.2 1.5 1.8 3.0

最小値 Max 最小値最大値最小値最大値最小値最大値

バスホールド Low、保持電流

ISUSL VIN > VIL (大)

8 — 12 — 30 — 70 — µA

バスホールド High、保持電流

ISUSH VIN < VIH (小)

–8 — –12 — –30 — –70 — µA

バスホールド Low、オーバドライブ電流

IODL 0 V < VIN <VCCIO

— 125 — 175 — 200 — 500 µA

バスホールド High、オーバドライブ電流

IODH 0 V < VIN <VCCIO

— –125 — –175 — –200 — –500 µA

バスホールドのトリップポイント

VTRIP — 0.3 0.9 0.38 1.13 0.68 1.07 0.8 2 V

OCT キャリブレーション精度の仕様

オンチップ終端 (OCT) キャリブレーションをイネーブルすると、キャリブレーションはキャリブレーション・ブロックに接続された I/O のパワーアップ時に自動的に実行されます。

表 10. Stratix 10 デバイスの OCT キャリブレーション精度の仕様 — 暫定版調整済みのオンチップ直列終端 (RS OCT) およびオンチップ並列終端 (RT OCT) のキャリブレーション精度は、キャリブレーション時に適用可能です。キャリブレーション後にプロセス、電圧、および温度 (PVT) 条件が変化する場合、許容値も変動することがあります。

シンボル説明条件 (V) キャリブレーション精度単位

–E1、–I1 –E2、–I2 –E3、–I3

48–Ω、60–Ω、80–Ω、および240–Ω RS

キャリブレーション付き内部直列終端 (48–Ω、60–Ω、80–Ω、および 240–Ω 設定)

VCCIO = 1.2 ±15 ±15 ±15 %

34–Ω および 40–Ω RS キャリブレーション付き内部直列終端 (34–Ω および 40–Ω 設定)

VCCIO = 1.5、1.35、1.25、1.2 ±15 ±15 ±15 %

25–Ω および 50–Ω RS キャリブレーション付き内部直列終端 (25–Ω および 50–Ω 設定)

VCCIO = 3.0、1.8、1.5、1.2 ±15 ±15 ±15 %

continued...



シンボル説明条件 (V) キャリブレーション精度単位

–E1、–I1 –E2、–I2 –E3、–I3

34–Ω、40–Ω、48–Ω、60–Ω、80–Ω、120–Ω、および 240–ΩRT

キャリブレーション付き内部並列終端 (34–Ω、40–Ω、48–Ω、60–Ω、80–Ω、120–Ω、および240–Ω 設定)

POD12 I/O 規格、VCCIO = 1.2

±15 ±15 ±15 %

34–Ω、48–Ω、80–Ω、および240–Ω RT

キャリブレーション付き内部並列終端 (34–Ω、48–Ω、80–Ω、および 240–Ω 設定)

VCCIO = 1.2 –10～+40 –10～+40 –10～+40 %

40–Ω、60–Ω、および 120–ΩRT

キャリブレーション付き内部並列終端 (40–Ω、60–Ω、および 120–Ω 設定)

VCCIO = 1.5、1.35、1.25、1.2 –10～+40 –10～+40 –10～+40 %

25–Ω RT キャリブレーション付き内部並列終端 (25–Ω 設定)

VCCIO = 1.5 –10～+40 –10～+40 –10～+40 %

50–Ω RT キャリブレーション付き内部並列終端 (50–Ω 設定)

VCCIO = 1.8、1.5、1.2 –10～+40 –10～+40 –10～+40 %

キャリブレーションなし OCT の抵抗許容差の仕様

表 11. Stratix 10 デバイス向けキャリブレーションなしの抵抗許容差の仕様 — 暫定版この表は、PVT の変更に対する Stratix 10 のキャリブレーションなし OCT 抵抗許容差を示しています。

シンボル説明条件 (V) 抵抗許容差単位

–E1、–I1 –E2、–I2 –E3、–I3

25–Ω RS キャリブレーションなし内部直列終端 (25–Ω 設定)

VCCIO = 1.8、1.5 TBD TBD TBD %

VCCIO = 1.2 TBD TBD TBD %

50–Ω RS キャリブレーションなし内部直列終端 (50–Ω 設定)

VCCIO = 1.8、1.5 TBD TBD TBD %

VCCIO = 1.2 TBD TBD TBD %

100–Ω RD 内部差動終端 (100–Ω 設定) VCCIO = 1.8 ±25 ±35 ±40 %

図 -1: リキャリブレーションなし OCT バリエーションの式 — 暫定版



等式の定義は以下の通りです。

• 計算された ROCT 値は、温度と VCCIO による OCT 抵抗の範囲を示します。

• RSCAL は、起動時の OCT 抵抗値です。

• ΔT は、起動時の温度に関連する温度の範囲です。

• ΔV は、起動時の VCCIO に関連する電圧の範囲です。

• dR/dT は、温度に伴う RSCAL の変化率です。

• dR/dV は、電圧に伴う RSCAL の変化率です。

内部ウィークプルアップ抵抗

コンフィグレーション、テスト、および JTAG ピンを除くすべての I/O ピンには、ウィークプルアップをイネーブルするオプションがあります。SDM および HPS の場合、コンフィグレーション I/O およびペリフェラル I/O は、ウィークプルアップおよびウィークプルダウン・オプションでサポートされています。

表 12. Stratix 10 デバイスの内部ウィークプルアップ抵抗 I — 暫定版

シンボル説明条件 (V) 公称値単位

RPU Programmable pull–up resistor オプションをイネーブルしている場合のユーザー・モードおよびコンフィグレーション前とコンフィグレーション中の I/O ピン・プルアップ抵抗の値です。

VCCIO = 3.0 ±5% 25 kΩ

VCCIO = 1.8 ±5% 25 kΩ

VCCIO = 1.5 ±5% 25 kΩ

VCCIO = 1.35 ±5% 25 kΩ

VCCIO = 1.25 ±5% 25 kΩ

VCCIO = 1.2 ±5% 25 kΩ

関連情報Stratix® 10 GX、MX、および SX デバイスファミリーのピン接続ガイドライン

内部のウィークプルアップおよび内部のウィークプルダウン機能をサポートするピンに関する詳細情報を提供します。

I/O 規格の仕様

以下の表に、 Stratix 10 デバイスがサポートする様々な I/O 規格の入力電圧 (VIH と VIL)、出力電圧 (VOH と VOL)、および電流ドライブ特性 (IOH とIOL) を示します。



https://www.altera.co.jp/documentation/lod1484643014646.html#mgd1484643128654

小電圧値には、小の VCCIO 値を使用します。大電圧値については、大の VCCIO 値を使用します。

汎用 I/O 規格で達成可能な大周波数を決定するには、タイミング収束解析を実行する必要があります。

関連情報推奨動作条件 (6 ページ)

シングルエンド I/O 規格の仕様

表 13. Stratix 10 デバイスのシングルエンド I/O 規格の仕様 — 暫定版

I/O 規格 VCCIO (V) VIL(V) VIH(V) VOL (V) VOH (V) IOL (17)

(mA)IOH (17)

(mA)最小値通常値最大値最小値最大値最小値最大値最大値最小値

3.0–V LVTTL 2.85 3 3.15 –0.3 0.8 1.7 3.6 0.4 2.4 2 –2

3.0–V LVCMOS 2.85 3 3.15 –0.3 0.8 1.7 3.6 0.2 VCCIO – 0.2 0.1 –0.1

1.8 V 1.71 1.8 1.89 –0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.45 VCCIO – 0.45 2 –2

1.5 V 1.425 1.5 1.575 –0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.25 × VCCIO 0.75 × VCCIO 2 –2

1.2 V 1.14 1.2 1.26 –0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.25 × VCCIO 0.75 × VCCIO 2 –2

シングルエンド SSTL および HSTL I/O リファレンス電圧の仕様

表 14. Stratix 10 デバイス向けシングルエンド SSTL、HSTL、および HSUL I/O リファレンス電圧の仕様 — 暫定版

I/O 規格 VCCIO (V) VREF (V) VTT (V)

最小値通常値最大値最小値通常値最大値最小値通常値最大値

SSTL–18 Class I、II

1.71 1.8 1.89 0.833 0.9 0.969 VREF –0.04 VREF VREF + 0.04


1.425 1.5 1.575 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO

continued...

(17) IOL と IOH の仕様を満たすには、それらに応じた電流強度を設定する必要があります。たとえば、1.8– V LVCMOS 規格 (4 mA) を満たすには、電流強度を4mA に設定する必要があります。これより低い電流強度で設定すると、データシートの IOL と IOH の仕様を満たさない場合があります。



I/O 規格 VCCIO (V) VREF (V) VTT (V)






HSTL–18 Class I、II

1.71 1.8 1.89 0.85 0.9 0.95 — VCCIO /2 —


1.425 1.5 1.575 0.68 0.75 0.9 — VCCIO /2 —


1.14 1.2 1.26 0.47 × VCCIO 0.5 × VCCIO 0.53 × VCCIO — VCCIO /2 —

HSUL–12 1.14 1.2 1.3 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO — — —

POD12 1.16 1.2 1.24 — 内部キャリブレーション済み

— — VCCIO —

シングルエンド SSTL、HSTL、および HSUL I/O 規格の信号の仕様

表 15. Stratix 10 デバイス向けシングルエンド SSTL、 HSTL、および HSUL I/O 規格の信号の仕様 — 暫定版

I/O 規格 VIL(DC)(V) VIH(DC) (V) VIL(AC) (V) VIH(AC) (V) VOL (V) VOH (V) IOL (18)

(mA)IOH (18)

(mA)最小値最大値最小値最大値最大値最小値最大値最小値

SSTL–18 Class I –0.3 VREF – 0.125 VREF + 0.125 VCCIO + 0.3 VREF – 0.25 VREF + 0.25 VTT – 0.603 VTT + 0.603 6.7 –6.7

SSTL–18 ClassII

–0.3 VREF – 0.125 VREF + 0.125 VCCIO + 0.3 VREF – 0.25 VREF + 0.25 0.28 VCCIO – 0.28 13.4 –13.4

SSTL–15 Class I — VREF – 0.1 VREF + 0.1 — VREF – 0.175 VREF + 0.175 0.2 × VCCIO 0.8 × VCCIO 8 –8

SSTL–15 ClassII

— VREF – 0.1 VREF + 0.1 — VREF – 0.175 VREF + 0.175 0.2 × VCCIO 0.8 × VCCIO 16 –16

continued...

(18) IOL と IOH の仕様を満たすには、それらに応じた電流強度を設定する必要があります。たとえば、SSTL15CI 規格 (8 mA) を満たすには、電流強度を 8 mA に設定する必要があります。これより低い電流強度で設定すると、データシートの IOL と IOH の仕様を満たさない場合があります。



I/O 規格 VIL(DC)(V) VIH(DC) (V) VIL(AC) (V) VIH(AC) (V) VOL (V) VOH (V) IOL (18)

(mA)IOH (18)

(mA)最小値最大値最小値最大値最大値最小値最大値最小値

SSTL–135 — VREF – 0.09 VREF + 0.09 — VREF – 0.16 VREF + 0.16 0.2 × VCCIO 0.8 × VCCIO — —

SSTL–125 — VREF – 0.09 VREF + 0.09 — VREF – 0.15 VREF + 0.15 0.2 × VCCIO 0.8 × VCCIO — —

HSTL–18 ClassI

— VREF – 0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO – 0.4 8 –8

HSTL–18 ClassII


HSTL–15 ClassI


HSTL–15 ClassII


HSTL–12 ClassI

–0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF + 0.15 0.25 × VCCIO 0.75 × VCCIO 8 –8

HSTL–12 ClassII

–0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF + 0.15 0.25 × VCCIO 0.75 × VCCIO 16 –16

HSUL–12 — VREF – 0.13 VREF + 0.13 — VREF – 0.22 VREF + 0.22 0.1 × VCCIO 0.9 × VCCIO — —

POD12 –0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF + 0.15 (0.7 – 0.15) ×VCCIO

(0.7 + 0.15) ×VCCIO

— —

(18) IOL と IOH の仕様を満たすには、それらに応じた電流強度を設定する必要があります。たとえば、SSTL15CI 規格 (8 mA) を満たすには、電流強度を 8 mA に設定する必要があります。これより低い電流強度で設定すると、データシートの IOL と IOH の仕様を満たさない場合があります。



SSTL 差動 I/O 規格の仕様

表 16. Stratix 10 デバイスの差動 SSTL I/O 規格の仕様 — 暫定版

I/O 規格 VCCIO (V) VSWING(DC) (V) VSWING(AC) (V) VX(AC) (V)

最小値通常値最大値最小値最大値最小値最大値最小値最大値


1.71 1.8 1.89 0.25 VCCIO + 0.6 0.5 VCCIO + 0.6 VCCIO/2 – 0.175 VCCIO/2 + 0.175


1.425 1.5 1.575 0.2 (19) 2(VIH(AC) – VREF) 2(VREF – VIL(AC)) VCCIO/2 – 0.15 VCCIO/2 + 0.15

SSTL–135 1.283 1.35 1.45 0.18 (19) 2(VIH(AC) – VREF) 2(VIL(AC) – VREF) VCCIO/2 – 0.15 VCCIO/2 + 0.15

SSTL–125 1.19 1.25 1.31 0.18 (19) 2(VIH(AC) – VREF) 2(VIL(AC) – VREF) VCCIO/2 – 0.15 VCCIO/2 + 0.15

差動 HSTL I/O および差動 HSUL I/O 規格の仕様

表 17. Stratix 10 デバイスの差動 HSTL および HSUL I/O 規格の仕様 — 暫定版

I/O 規格 VCCIO (V) VDIF(DC) (V) VDIF(AC) (V) VX(AC) (V) VCM(DC) (V)

最小値通常値最大値最小値最大値最小値最大値最小値通常値最大値最小値通常値最大値

HSTL–18 ClassI、II

1.71 1.8 1.89 0.2 — 0.4 — 0.78 — 1.12 0.78 — 1.12

HSTL-15 ClassI、II

1.425 1.5 1.575 0.2 — 0.4 — 0.68 — 0.9 0.68 — 0.9

HSTL-12 ClassI、II

1.14 1.2 1.26 0.16 VCCIO+ 0.3

0.3 VCCIO+ 0.48

— 0.5 × VCCIO

— 0.4 × VCCIO

0.5 × VCCIO

0.6 × VCCIO

HSUL–12 1.14 1.2 1.3 2(VIH(DC) –VREF)

2(VREF –VIH(DC))

2(VIH(AC) –VREF)

2(VREF –VIH(AC))

0.5 ×VCCIO –0.12

0.5 × VCCIO

0.5 × VCCIO +0.12

0.4 × VCCIO

0.5 × VCCIO

0.6 × VCCIO

(19) VSWING(DC)の大値は定義されていません。ただし、各シングルエンド信号は、シングルエンド限界値 (VIH(DC)と VIL(DC)) 内である必要があります。



差動 I/O 規格の仕様

表 18. Stratix 10 デバイスの差動 I/O 規格の仕様 — 暫定版

I/O 規格 VCCIO (V) VID (mV) (20) VICM(DC) (V) VOD (V) (21) (22) VOCM (V) (21)

最小値通常値最大値最小値最大値最小値条件最大値最小値通常値最大値最小値通常値最大値

LVDS (23) 1.71 1.8 1.89 100 — 0.05 データレート≤700 Mbps

1.65 0.247 — 0.6 1.125 1.25 1.375

1 データレート>700 Mbps

1.6

RSDS (24) 1.71 1.8 1.89 100 — 0.3 — 1.4 0.1 0.2 0.6 0.5 1.2 1.4

Mini-LVDS (25) 1.71 1.8 1.89 200 600 0.4 — 1.325 0.25 — 0.6 1 1.2 1.4

LVPECL (26) 1.71 1.8 1.89 300 — 0.6 データレート≤700 Mbps

1.7 — — — — — —

1 データレート>700 Mbps

1.6

(20) 小 VID 値は、コモンモード範囲である VCM 全体に適用可能です。

(21) RL の範囲: 90 ≤ RL ≤ 110 Ω です。

(22) この仕様は、デフォルトの VOD 設定にのみ適用可能です。

(23) LVDS レシーバーの適なパフォーマンスを得るには、700 Mbps を超えるデータレートの場合、レシーバー電圧入力範囲は 1.0 V~1.6 V、データレートが700 Mbps 未満の場合は 0.05 V~1.65 V でなければなりません。

(24) RSDS レシーバーの適なパフォーマンスを得るには、レシーバーの電圧入力範囲が 0.3 V~1.4 V の範囲内である必要があります。

(25) Mini-LVDS レシーバーの適なパフォーマンスを得るには、レシーバーの電圧入力範囲が 0.4 V~1.325 V の範囲内である必要があります。

(26) LVPECL レシーバーの適なパフォーマンスを得るには、700 Mbps を超えるデータレートの場合、レシーバー電圧入力範囲は 0.85 V~1.75 V、データレートが 700 Mbps 未満の場合は 0.45 V~1.95 V でなければなりません。



スイッチング特性

この項では、 Stratix 10 コアおよびペリフェラルブロックの性能特性について説明します。

L タイル・トランシーバー性能の仕様

Stratix 10 GX/SX デバイス L タイルのトランシーバー性能

表 19. L タイルのトランスミッターとレシーバーのデータレート性能、VCCR_GXB、および VCCT_GXB の仕様 — 暫定版

シンボル/説明条件最小値通常値最大値単位

チップ間 (27) (28) 1 Gbps~17.4 Gbps (29) 1.0 1.03 1.06 V

バックプレーン (27) (30) 1 Gbps~12.5 Gbps (29) 1.0 1.03 1.06 V

表 20. L タイル ATX PLL の性能 — 暫定版

シンボル/説明条件トランシーバー・スピードグレード 3 単位

サポートされる出力周波数大周波数 8.7 GHz

小周波数 500 MHz

(27) 16 Gbps を超えるデータレートで動作しているボンディングされたチャネルは、ピンで 1.12 V ± 20 mV が必要です。デバイスの同じサイドに配置されたチャネルは、1.12 V ± 20 mV、VCCR_GXB、および VCCT_GXB = 1.12 V ± 20 mV を必要とします。

(28) チップ間とは、短いリーチを持ち、ディシジョン・フィードバック・イコライゼーション (DFE) などの高度なイコライゼーションを必要としないトランシーバーのリンクを意味します。

(29) Stratix® 10 トランシーバーはオーバーサンプリングにより 1 Gbps 未満のデータレートをサポートすることが可能です。

(30) バックプレーン・アプリケーションとは、チャネルの損失を補償するための DFE といった高度なイコライゼーションを必要とするアプリケーションのことを意味します。



表 21. L タイル fPLL の性能 — 暫定版

シンボル/説明条件シンボル/説明単位



表 22. L タイル CMU PLL の性能 — 暫定版



小周波数 2.450 GHz

Stratix 10 GX/SX デバイス L タイルのトランシーバーの仕様

表 23. L タイルのリファレンスクロックの仕様 — 暫定版


最小値通常値最大値

サポートされる I/O 規格専用リファレンス・クロック・ピン CML、差動 LVPECL、LVDS、および HCSL

RX リファレンス・クロック・ピン CML、差動 LVPECL、LVDS、および LVDS

入力リファレンスクロックの周波数(CMU PLL)

61 — 800 MHz

入力リファレンスクロックの周波数(ATX PLL)

100 — 800 MHz

入力リファレンスクロックの周波数(fPLL PLL)

50 (31) — 800 MHz

立ち上がり時間 20%~80% — — 400 ps

立ち下がり時間 80%~20% — — 400 ps

デューティーサイクル — 45 — 55 %

continued...

(31) f PLL をコア PLL として使用する場合、fMIN は 29 MHz です。





スペクトラム拡散変調クロック周波数 PCIe 30 — 33 kHz

スペクトラム拡散のダウン拡散 PCIe — 0～–0.5 — %

オンチップ終端抵抗 — — 100 — Ω

絶対 VMAX 専用リファレンス・クロック・ピン — — 1.6 V

RX リファレンス・クロック・ピン — — 1.2 V

絶対 VMIN — -0.4 — — V

ピーク・ツー・ピーク差動入力電圧 — 200 — 1600 mV

VICM (AC カップリング) VCCR_GXB =1.03 V — 1.03 — V

VICM (DC カップリング) PCI Express リファレンスクロックの HCSL I/O 規格

250 — 550 mV

トランスミッター REFCLK 位相ノイズ (622 MHz) (32) 100 Hz — — –70 dBc/Hz

1 kHz — — –90 dBc/Hz

10 kHz — — –100 dBc/Hz

100 kHz — — –110 dBc/Hz

≥ 1 MHz — — –120 dBc/Hz

トランスミッター REFCLK 位相ジッター (100 MHz) 1.5 MHz~100 MHz (PCIe) — — 4.2 ps (rms)

RREF — — 2.0 k ±1% — Ω

TSSC–MAX–PERIOD–SLEW 大スペクトル拡散クロッキング(SSC) df/dt

0.75

(32) 622 MHz 以外の周波数における REFCLK の位相ノイズを計算するには、次の式を使用してください。f (MHz) における REFCLK 位相ノイズ = 622 MHz での REFCLK 位相ノイズ + 20*log(f/622)



表 24. L タイル・トランシーバー・クロック・ネットワークの最大データレートの仕様 — 暫定版

クロック・ネットワーク最大パフォーマンス (33) チャネルスパン単位

ATX fPLL CMU

x1 17.4 12.5 10.3125 6 チャネル Gbps

x6 17.4 12.5 N/A 6 チャネル Gbps

x24 16 12.5 N/A 上のバンクからの 2 チャネル、または下のバンクからの 2 チャ

ネル

Gbps

表 25. L タイルのレシーバーの仕様 — 暫定版

シンボル/説明条件

トランシーバー・スピードグレード 3単位


サポートされる I/O 規格 — 高速差動 I/O、CML、差動 LVPECL、および LVDS

レシーバーピンの絶対 VMAX (34) — — — 1.2 V

レシーバーピンの絶対 VMIN(34) — –0.4 — — V

デバイスのコンフィグレーション前の大ピーク・トゥ・ピーク差動入力電圧 VID (diff p–p) (35)

— — — 1.6 V

continued...

(33) 大データレートはスピードグレードによって異なります。

(34) デバイスは、この絶対大定格での長時間の動作に耐えることはできません。

(35) DC カップリングの仕様については、シリコンの特性の評価待ちです。






デバイスのコンフィグレーション後の大ピーク・トゥ・ピーク差動入力電圧 VID (diff p–p) (35)

VCCR_GXB = 1.03 V (36) — — 2.0 V

レシーバーのシリアル入力ピンにおける小差動アイ開口 (37) — 50 — — mV

差動チップ内終端抵抗85–Ω 設定 — 85 ± 20% — Ω

100–Ω 設定 — 100 ± 20% — Ω

VICM (AC および DC カップリング)PCIe 以外のチャネル

VCCR_GXB = 1.03 V — 700 — mV

VCCR_GXB = 1.12 V — 750 — mV

VICM (AC および DC カップリング)PCIe チャネル

VCCR_GXB = 1.03 V — 650 — mV

VCCR_GXB = 1.12 V — 650 — mV

tLTR (38) — — — 1 ms

tLTD (39) — 4 — — µs

tLTD_manual (40) — 4 — — µs

continued...

(36) 16 Gbps を超えるデータレートで動作するボンディングチャネルでは、ピンで 1.12 V±20 mV が必要です。デバイスの同じサイドに配置されたチャネルは、1.12 V ± 20 mV、VCCR_GXB、および VCCT_GXB = 1.12 V ± 20 mV を必要とします。

(37) レシーバーの入力ピンの作動アイ開口の仕様は、レシーバー・イコライゼーションがディスエーブルされていることを前提としています。レシーバー・イコライゼーションをイネーブルすると、レシーバー回路はイコライゼーション・レベルに応じてより小さいアイ開口を許容することが可能となります。

(38) tLTR は、リセットから出た後にレシーバー CDR が入力リファレンスクロックの周波数にロックするために必要となる時間です。

(39) tLTD は、rx_is_lockedtodata 信号が High となった後にレシーバー CDR が有効なデータを回復するために必要となる時間です。

(40) tLTD_manual は、CDR がマニュアルモードで動作している場合に、rx_is_lockedtodata 信号が High となった後にレシーバー CDR が有効なデータを回復するために必要となる時間です。






tLTR_LTD_manual (41) — 15 — — µs

ランレングス — — — 200 UI

CDR ppm の許容値PCIe –300 — 300 ppm

それ以外のプロトコル –1000 — 1000 ppm

表 26. L タイルのトランスミッターの仕様 — 暫定版




サポートされる I/O 規格 — 高速差動 I/O (42) —


100–Ω 設定 — 100 ± 20% — Ω

VOCM (AC カップリング) VCCT_GXB = 1.03 V — 515 — mV

VOCM (DC カップリング) VCCT_GXB = 1.03 V — 515 — mV

立ち上がり時間 (43) 20%~80% 20 — 130 ps

立ち下がり時間 (43) 80%~20% 20 — 130 ps

差動ペア内スキュー (44) TX VCM = 0.5 V、スルーレート 15 ps

— — 15 ps

(41) tLTR_LTD_manual は、CDR がマニュアルモードで動作している場合に、rx_is_lockedtoref 信号が High となった後にレシーバー CDR が Lock toReference (LTR) モードで保持される必要のある時間です。

(42) 高速差動 I/O は、 Stratix 10 トランシーバーのトランスミッター専用の I/O 規格です。

(43) インテル® Quartus® Prime 開発ソフトウェアは、設定されたデータレートあるいは機能モードに応じて適切なスルーレートを自動で選択します。

(44) QPI モードでは、VCM < 0.17 V の場合、入力 Vid は 100 mV より大きくなければいけません。VCM > 0.17 V の場合、入力 Vid は 70 mV より大きくなければいけません。



表 27. L タイルのトランスミッター VOD の標準的な設定 — 暫定版

シンボル VOD 設定 VOD/VCCT_GXB 比

VOD 差動値 = VOD/VCCT_GXB 比 x VCCT_GXB

31 1.00

30 0.97

29 0.93

28 0.90

27 0.87

26 0.83

25 0.80

24 0.77

23 0.73

22 0.70

21 0.67

20 0.63

19 0.60

18 0.57

17 0.53

16 0.50

15 0.47

14 0.43

13 0.40

12 0.37

表 28. L タイル・トランスミッター・チャネル間スキューの仕様 — 暫定版

モードチャネルスパン最大スキュー単位

x6 クロック 1 つのバンクで大 6 チャネル 61 ps



表 29. Stratix 10 GX/SX デバイス L タイルのトランシーバー・クロックの仕様 — 暫定版

クロック値単位

reconfig_clk ≤ 125 MHz

RX 検出回路の fixed_clk 250 ± 20% MHz

OSC_CLK_1 仕様については、外部コンフィグレーション・クロック・ソース要件のセクションを参照してください。

関連情報• 外部コンフィグレーション・クロック・ソースの要件 (82 ページ)

• PLL およびクロック・ネットワーク

H タイル・トランシーバー性能の仕様

Stratix 10 GX/SX デバイス H タイルのトランシーバー性能

表 30. H タイルのトランスミッターとレシーバーのデータレート性能、VCCR_GXB、および VCCT_GXB の仕様 — 暫定版

チャネルシンボル/説明トランシーバー・スピードグレード最小値通常値最大値

–1 –2 –3 単位

GX (45) (46)チップ間 1 Gbps～17.4

Gbps1 Gbps~17.4Gbps (47)

1 Gbps~17.4Gbps (47)

1.0 1.03 1.06 V

continued...

(45) GX チャネルは、17.4 Gbps 以下のデータレートで動作するトランシーバー・チャネルです。

(46) 16 Gbps を超えるデータレートで動作するボンディングチャネルでは、ピンで 1.12 V±20 mV が必要です。デバイスの同じサイドに配置されたチャネルは、1.12 V ± 20 mV、VCCR_GXB、および VCCT_GXB = 1.12 V ± 20 mV を必要とします。



https://documentation.altera.com/#/link/joc1445446725697/mta1446242722224

チャネルシンボル/説明トランシーバー・スピードグレード最小値通常値最大値

–1 –2 –3 単位

(47)

バックプレーン1 Gbps~17.4Gbps (47)



1.0 1.03 1.06 V

GXT (48)チップ間


1 Gbps~26Gbps (47)


1.10 1.12 1.14 V

バックプレーン1 Gbps~28.3Gbps (47)

1 Gbps~26Gbps (47)


1.10 1.12 1.14 V

表 31. H タイル ATX PLL の性能 — 暫定版

シンボル/説明条件トランシーバー・スピードグレード 1

トランシーバー・スピードグレード 2

トランシーバー・スピードグレード 3 単位

サポートされる出力周波数大周波数 14.15 13 8.7 GHz


表 32. H タイル fPLL の性能 — 暫定版

シンボル/説明条件すべてのトランシーバー・スピードグレード単位



表 33. H タイル CMU PLL の性能 — 暫定版

シンボル/説明条件すべてのトランシーバー・スピードグレード単位


小周波数 2.450 GHz

(47) Stratix 10 トランシーバーはオーバーサンプリングにより 1 Gbps 未満のデータレートをサポートすることが可能です。

(48) GXT チャネルは、28.3 Gbps 以下のデータレートで動作するトランシーバー・チャネルです。



Stratix® 10 GX/SX デバイス H タイルのトランシーバーの仕様

表 34. H タイルのリファレンスクロックの仕様 — 暫定版


サポートされる I/O 規格専用リファレンス・クロック・ピン CML、差動 LVPECL、LVDS、および HCSL

RX リファレンス・クロック・ピン CML、差動 LVPECL、LVDS、および LVDS

入力リファレンス・クロック周波数 (CMU PLL) 61 — 800 MHz

入力リファレンス・クロック周波数 (ATX PLL) 100 — 800 MHz

入力リファレンス・クロック周波数 (fPLL PLL) 50 (49) — 800 MHz

立ち上がり時間 20%~80% — — 400 ps

立ち下がり時間 80%~20% — — 400 ps

デューティーサイクル — 45 — 55 %

スペクトラム拡散変調クロック周波数 PCIe 30 — 33 kHz

スペクトラム拡散のダウン拡散 PCIe — 0～–0.5 — %

オンチップ終端抵抗 — — 100 — Ω

絶対 VMAX 専用リファレンス・クロック・ピン — — 1.6 V

RX リファレンス・クロック・ピン — — 1.2 V

絶対 VMIN — –0.4 — — V

ピーク・ツー・ピーク差動入力電圧 — 200 — 1600 mV

VICM (AC カップリング) VCCR_GXB =1.03 V — 1.03 — V

VCCR_GXB = 1.12 V — 1.12 — V

VICM (DC カップリング) PCI Express リファレンスクロックの HCSL I/O 規格

250 — 550 mV

トランスミッター REFCLK 位相ノイズ (622 MHz) (50) 100 Hz — — –70 dBc/Hz

continued...

(49) f PLL をコア PLL として使用する場合、fMIN は 29 MHz です。




1 kHz — — –90 dBc/Hz

10 kHz — — –100 dBc/Hz

100 kHz — — –110 dBc/Hz

≥ 1 MHz — — –120 dBc/Hz

トランスミッター REFCLK 位相ジッター (100 MHz) 1.5 MHz~100 MHz (PCIe) — — 4.2 ps (rms)

RREF — — 2.0 k ±1% — Ω

TSSC–MAX–PERIOD–SLEW Max SSC df/dt 0.75

表 35. H タイル・トランシーバー・クロック・ネットワークの最大データレートの仕様 — 暫定版

クロック・ネットワーク最大パフォーマンス (51) チャネルスパン単位

ATX fPLL CMU

x1 17.4 12.5 10.3125 6 チャネル Gbps

x6 17.4 12.5 なし 6 チャネル Gbps

x24 16 12.5 なし上のバンクからの 2 チャネル、または下のバンクからの 2 チャ

ネル

Gbps

GXT クロックライン 28.3 なしなし同じトランシーバー・バンクの 4つの GXT チャネル、上のバンクからの 2 チャネル、または下のバンクからの 2 チャネル (52)

Gbps

(50) 622 MHz 以外の周波数における REFCLK の位相ノイズを計算するには、次の式を使用してください。f (MHz) における REFCLK 位相ノイズ = 622 MHz での REFCLK 位相ノイズ + 20*log(f/622).

(51) 大データレートはスピードグレードによって異なります。

(52) バンク内の上部の ATX PLL が使用されている場合、チャネルスパンにはその上のバンクからの 2 つの GXT チャネルが含まれます。バンクの下部の ATX PLL が使用されている場合、チャネルスパンにはその下のバンクからの 2 つのチャネルが含まれます。



表 36. H タイルのレシーバーの仕様 — 暫定版




サポートされる I/O 規格 — 高速差動 I/O、CML、差動 LVPECL、および LVDS

レシーバーピンの絶対 VMAX (53) — — — 1.2 V

レシーバーピンの絶対 VMIN(53) — –0.4 — — V

デバイスのコンフィグレーション前の大ピーク・トゥ・ピーク差動入力電圧 VID (diff p–p)(54)

— — — 1.6 V

デバイスのコンフィグレーション後の大ピーク・トゥ・ピーク差動入力電圧 VID (diff p–p) (54)

VCCR_GXB = 1.03 V、1.12 V (55)、(58)を必要とします。

— — 2.0 V

レシーバーのシリアル入力ピンにおける小差動アイ開口 (56) — 50 — — mV


100–Ω 設定 — 100 ± 20% — Ω

VICM (AC および DC カップリング) (57)

VCCR_GXB = 1.03 V (58) — 700 — mV

VCCR_GXB = 1.12 V (58) — 750 — mV

continued...

(53) デバイスは、この絶対大定格での長時間の動作に耐えることはできません。

(54) DC カップリングの仕様については、シリコンの特性の評価待ちです。

(55) 16 Gbps を超えるデータレートで動作するボンディング・チャネルでは、ピンで 1.12 V±20 mV が必要です。デバイスの同じサイドに配置されたチャネルは、1.12 V ± 20 mV、VCCR_GXB = 1.12 V ± 20 mV

(56) レシーバーの入力ピンの作動アイ開口の仕様は、レシーバー・イコライゼーションがディスエーブルされていることを前提としています。レシーバー・イコライゼーションをイネーブルすると、レシーバー回路はイコライゼーション・レベルに応じてより小さいアイ開口を許容することが可能となります。






tLTR (59) — — — 1 ms

tLTD (60) — 4 — — µs

tLTD_manual (61) — 4 — — µs

tLTR_LTD_manual (62) — 15 — — µs

ランレングス — — — 200 UI

CDR ppm の許容値PCIe –300 — 300 ppm

それ以外のプロトコル –1000 — 1000 ppm

(57) Stratix 10 デバイスは Stratix 10 デバイスおよび Hybrid Memory Cube (HMC) 仕様で動作するデバイスとの DC カップリングをサポートします。

(58) GXT チャネルの場合、VCCR_GXB は、1.12 V でなければなりません。GX チャネルの場合、VCCR_GXB は 1.03 V でなければなりません。GX と GXT チャネルを同時に使用する際は、デバイス側のトランシーバーに対する VCCR_GXB は、1.12 V でなければいけません。

(59) tLTR は、リセットから出た後にレシーバー CDR が入力リファレンスクロックの周波数にロックするために必要となる時間です。

(60) tLTD は、rx_is_lockedtodata 信号が High となった後にレシーバー CDR が有効なデータを回復するために必要となる時間です。

(61) tLTD_manual は、CDR がマニュアルモードで動作している場合に、rx_is_lockedtodata 信号が High となった後にレシーバー CDR が有効なデータを回復するために必要となる時間です。

(62) tLTR_LTD_manual は、CDR がマニュアルモードで動作している場合に、rx_is_lockedtoref 信号が High となった後にレシーバー CDR が Lock toReference (LTR) モードで保持される必要のある時間です。



表 37. H タイルのトランスミッターの仕様 — 暫定版




サポートされる I/O 規格 — 高速差動 I/O (63) —


100–Ω 設定 — 100 ± 20% — Ω

VOCM (AC カップリング) VCCT_GXB = 1.03 V (64) — 515 — mV

VOCM (AC カップリング) VCCT_GXB = 1.12 V (64) — 560 mV

VOCM (DC カップリング) VCCT_GXB = 1.03 V (64) — 515 — mV

VOCM (DC カップリング) VCCT_GXB = 1.12 V (64) — 560 — mV

立ち上がり時間 (65) 20%~80% 20 — 130 ps

立ち下がり時間(65) 80%~20% 20 — 130 ps

差動ペア内スキューTX VCM = 0.5 V、スルーレート 15 ps

— — 15 ps

表 38. H タイルのトランスミッター VOD の標準的な設定 — 暫定版


VOD 差動値 = VOD/VCCT_GXB 比 x VCCT_GXB

31 1.00

30 0.97

29 0.93

28 0.90

continued...

(63) 高速差動 I/O は、 Stratix 10 トランシーバーのトランスミッター専用の I/O 規格です。

(64) GXT チャネルの場合、VCCT_GXB は、1.12 V でなければなりません。GX チャネルの場合、VCCT_GXB は 1.03 V でなければなりません。GX と GXT チャネルを同一バンク内で同時に使用する際は、トランシーバーに対する VCCT_GXB は、1.12 V でなければいけません。

(65) インテル® Quartus® Prime 開発ソフトウェアは、設定されたデータレートあるいは機能モードに応じて適切なスルーレートを自動で選択します。




27 0.87

26 0.83

25 0.80

24 0.77

23 0.73

22 0.70

21 0.67

20 0.63

19 0.60

18 0.57

17 0.53

16 0.50

15 0.47

14 0.43

13 0.40

12 0.37

表 39. H タイル・トランスミッター・チャネル間スキューの仕様 — 暫定版

モードチャネルスパン最大スキュー単位

x6 クロック 1 つのバンクで大 6 チャネル 61 ps

表 40. Stratix 10GX/SX デバイス H タイルのトランシーバー・クロックの仕様 — 暫定版

クロック値単位

reconfig_clk ≤ 125 MHz

RX 検出回路の fixed_clk 250 ± 20% MHz



OSC_CLK_1 仕様については、外部コンフィグレーション・クロック・ソース要件のセクションを参照してください。

関連情報外部コンフィグレーション・クロック・ソースの要件 (82 ページ)

E タイル・トランシーバー性能の仕様

Stratix 10 GX/SX デバイス E タイルのトランシーバー性能

表 41. E タイルのトランスミッターとレシーバーのデータレート性能の仕様 — 暫定版


サポートされているデータレート(66)

NRZ 1 30 Gbps

PAM–4 2 56(67) Gbps

トランシーバー・リファレンス・クロックの仕様

表 42. E タイルのリファレンス・クロックの仕様 — 暫定版


I/O 規格 LVPECL

終端電圧 (Vtt) 2.5 V 準拠 0.4 0.5 0.6 V

3.3 V トレラント 1.04 1.3 1.56 V

終端抵抗 (Rtt) 40 50 60 ohm

差動電圧 (Vdiff) 0.4 0.8 1.2 V

入力コモンモード電圧 (Vcm) 2.5 V 準拠、内部終端抵抗なし Vdiff/2 VCCN2P5V_IO–Vdiff/2 V

continued...

(66) チップ間およびバックプレーンのリンクに向けたデータレートがサポートされています。

(67) 2 つのチャネルを組み合わせることで、大 56 Gbps をサポートします。




2.5 V 準拠、内部終端抵抗あり VCCN2P5V_IO-1.6 VCCN2P5V_IO-1.3 VCCN2P5V_IO-1 V

3.3 V トレラント、内部終端抵抗なし

Vdiff/2 VCCN2P5V_IO-Vdiff/2 V

3.3 V トレラント、内部終端抵抗あり

1.4 2 2.6 V

絶対電圧 –0.5 2.8 V

Stratix 10 デバイス E タイルのトランスミッターの仕様

表 43. E タイルのトランスミッターの仕様 — 暫定版


トランスミッター差動出力電圧のピークツーピーク

プレカーソル/ポストカーソル・ディエンファシスはありません

0.965 V

トランスミッター・コモン・モード電圧

VCCERT/2 V

Stratix 10 デバイス E タイルのレシーバーの仕様

表 44. E タイルのレシーバーの仕様 — 暫定版


レシーバーのランレングス(68) 100(69) シンボル

DC 入力インピーダンス 40 60 ohm

DC 差動入力インピーダンス 80 100 120 ohm

continued...

(68) 追加の遷移密度要件が適用されることはありません。

(69) 入力データは、統計的な DC バランスが取られている必要があります。




パワーダウンされた DC 入力インピーダンス

レシーバー終端がパワーダウンされている場合のレシーバーピンのインピーダンス

100k ohm

電気的アイドル検出電圧 – 65 175 mV

差動終端 DC から 100 MHz まで 80 100 120 ohm

PPM 許容値 REFCLK と RX データ間での周波数の不一致が可能です

750 ppm

コア性能の仕様

クロックツリーの仕様

表 45. Stratix 10 デバイスのクロックツリーの仕様 — 暫定版

パラメーター性能単位

–E1V、–I1V –E2V、–E2L、–I2V、–I2L –E3V、–E3X、–I3V、–I3X

Programmable clock routing 1,100 900 780 MHz



PLL の仕様

fPLL の仕様

表 46. Stratix 10 デバイスの fPLL の仕様 — 暫定版これらの仕様は、fPLL がコアモードで使用されるている場合に適用可能です。

シンボルパラメーター条件最小値通常値最大値単位

fIN 入力クロック周波数 — 29 — 800 (70) MHz

fINPFD 位相周波数検出器 (PFD) への入力クロック周波数 — 29 — 700 MHz

fVCO トランシーバー・アプリケーション用の PLL 電圧制御発振器 (VCO) の動作範囲

— 6 — 12.5 GHz

コア・アプリケーション用の PLL 電圧制御発振器(VCO) の動作範囲

— 4.3 — 12.5 GHz

tEINDUTY 入力クロックのデューティーサイクル — 40 — 60 %

fOUT 内部クロックの出力周波数 — — — 1 GHz

fDYCONFIGCLK reconfig_clk の動的コンフィグレーション・クロック

— — — 125 MHz

tLOCK end–of–device コンフィグレーションからのロックあるいは pll_powerdown のディアサートに必要な時間

— — — 1 ms

tDLOCK 動的にロックするために必要な時間 (任意の非ポストスケール・カウンター/遅延の切り替えまたはリコンフィグレーション後)

— — — 1 ms

fCLBW PLL のクローズドループ帯域幅 — 0.3 — 4 MHz

tPLL_PSERR PLL 位相シフトの精度 SmartVID 以外 — — ±50 ps

SmartVID — — ±75 ps

continued...

(70) この仕様は、I/O の大周波数の制限を受けます。達成可能な大 I/O 周波数は、各 I/O 規格ごとに異なり、またデザインおよびシステム固有の要因に依存します。デザインでタイミング収束が適切に実行されることを確認し、システムで達成可能な大周波数を決定するために特定のデザインで HSPICE/IBIS シミュレーションを実行します。




tARESET pll_powerdown 信号の小パルス幅 — 10 — — ns

tINCCJ (71), (72) 入力クロックのサイクル間ジッター FREF ≥ 100 MHz — — 0.13 UI (p–p)

FREF < 100 MHz — — ±650 ps (p–p)

tOUTPJ (73) クロック出力の周期ジッター FOUT ≥ 100 MHz — — 600 ps (p-p)

FOUT < 100 MHz — — 60 mUI (p-p)

tOUTCCJ (73) クロック出力のサイクル間ジッター FOUT ≥ 100 MHz — — 600 ps (p-p)

FOUT < 100 MHz — — 60 mUI (p-p)

dKBIT デルタシグマ変調器 (DSM) のビット数 — — 32 — ビット

関連情報メモリー出力クロックジッターの仕様 (50 ページ)

外部メモリー・インタフェースのクロック出力ジッターの仕様に関する詳細情報を提供します。

(71) 高い入力ジッターは、PLL 出力ジッターに直接影響を与えます。 PLL 出力クロックジッターを低くするには、ジッターが 120 ps 未満のクリーンなクロックソースを提供する必要があります。

(72) FREF は fIN/N です。仕様は、N = 1 の場合に適用されます。

(73) 外部メモリー・インターフェイス・クロックの出力ジッターの仕様では、異なる測定方法を使用しています。詳細は、 Stratix 10 デバイスのメモリー出力クロックジッターの仕様表で確認することができます。



I/O PLL の仕様

表 47. Stratix 10 デバイスの I/O PLL の仕様 — 暫定版


fIN 入力クロック周波数 –1 スピードグレード 10 — 1,100 (74) MHz

–2 スピードグレード 10 — 900 (74) MHz

–3 スピードグレード 10 — 750 (74) MHz

fINPFD PFD への入力クロック周波数 — 10 — 325 MHz

fVCO PLL VCO 動作範囲 –1 スピードグレード 600 — 1,600 MHz

–2 スピードグレード 600 — 1,434 MHz

–3 スピードグレード 600 — 1,250 MHz

fCLBW PLL のクローズドループ帯域幅 — 0.5 — 10 MHz

tEINDUTY 入力クロックまたは外部フィードバック・クロック入力のデューティーサイクル

— 40 — 60 %

fOUT 内部クロックの出力周波数 (C カウンター) –1 スピードグレード — — 1,100 MHz

–2 スピードグレード — — 900 MHz


fOUT_EXT 外部クロック出力の出力周波数 –1 スピードグレード — — 800 MHz



tOUTDUTY 専用外部クロック出力のデューティーサイクル (50%に設定した場合)

SmartVID 以外 45 50 55 %

SmartVID 42 50 58 %

tFCOMP 外部フィードバック・クロック補償時間 — — — 5 ns

continued...

(74) この仕様は、I/O の大周波数の制限を受けます。達成可能な大 I/O 周波数は、各 I/O 規格ごとに異なり、またデザインおよびシステム固有の要因に依存します。デザインでタイミング収束が適切に実行されることを確認し、システムで達成可能な大周波数を決定するために特定のデザインで HSPICE/IBIS シミュレーションを実行します。




fDYCONFIGCLK mgmt_clk と scanclk の動的コンフィグレーション・クロック

— — — 200 MHz

tLOCK end–of–device コンフィグレーションからのロックあるいは areset ディアサートに必要な時間

— — — 1 ms

tDLOCK 動的にロックするために必要な時間 (任意の非ポストスケール・カウンター/遅延の切り替えまたはリコンフィグレーション後)

— — — 1 ms

tPLL_PSERR PLL 位相シフトの精度 — — — ±50 ps

tARESET areset 信号の小パルス幅 — 10 — — ns

tINCCJ (75) (76) 入力クロックのサイクル間ジッター FREF ≥ 100 MHz — — 0.15 UI (p-p)

FREF < 100 MHz — — ±750 ps (p-p)

tOUTPJ_DC 専用クロック出力の周期ジッター FOUT ≥ 100 MHz — — 175 ps (p-p)

FOUT < 100 MHz — — 17.5 mUI (p-p)

tOUTCCJ_DC 専用クロック出力のサイクル・ツー・サイクル・ジッター FOUT ≥ 100 MHz — — 175 ps (p-p)

FOUT < 100 MHz — — 17.5 mUI (p-p)

tOUTPJ_IO (77) 通常の I/O のクロック出力の周期ジッター FOUT ≥ 100 MHz — — 600 ps (p-p)

FOUT < 100 MHz — — 60 mUI (p-p)

tOUTCCJ_IO (77) 通常の I/O のクロック出力のサイクル・ツー・サイクル・ジッター

FOUT ≥ 100 MHz — — 600 ps (p-p)

FOUT < 100 MHz — — 60 mUI (p-p)

tCASC_OUTPJ_DC カスケード PLL の専用クロック出力の周期ジッター FOUT ≥ 100 MHz — — 175 ps (p-p)

FOUT < 100 MHz — — 17.5 mUI (p-p)

(75) 高い入力ジッターは、PLL 出力ジッターに直接影響を与えます。 PLL 出力クロックジッターを低くするには、ジッターが 120 ps 未満のクリーンなクロックソースを提供する必要があります。

(76) FREF は fIN/N です。仕様は、N = 1 の場合に適用されます。

(77) 外部メモリー・インターフェイス・クロックの出力ジッターの仕様では、異なる測定方法を使用しています。詳細は、 Stratix 10 デバイスのメモリー出力クロックジッターの仕様表で確認することができます。



関連情報メモリー出力クロックジッターの仕様 (50 ページ)

外部メモリー・インタフェースのクロック出力ジッターの仕様に関する詳細情報を提供します。

DSP ブロックの仕様

表 48. Stratix 10 デバイスの DSP ブロック性能の仕様 — 暫定版

モード性能単位

–E1V、–I1V –E2V、–E2L、–I2V、–I2L

–E3V、–E3X、–I3V、–I3X

固定小数点 18 × 19 乗算モード 1,000 771 667 MHz

固定小数点 27×27 乗算モード (78) 1,000 771 667 MHz

固定小数点 18 × 18 乗算加算器モード(78) 1,000 771 667 MHz

36 ビットで加算される固定小数点 18 × 18 乗算加算器モード (78) 1,000 771 667 MHz

固定小数点 18 × 19 シストリックモード 1,000 771 667 MHz

複素数 18 × 19 乗算モード 1,000 771 667 MHz

浮動小数点乗算モード 750 579 500 MHz

浮動小数点加算または減算モード 750 579 500 MHz

浮動小数点乗算加算または減算モード 750 579 500 MHz

浮動小数点乗算器累積モード 750 579 500 MHz

浮動小数点ベクトル 1 モード 750 579 500 MHz

浮動小数点ベクトル 2 モード 750 579 500 MHz

(78) chainin または chainout がイネーブルされている場合、各スピードグレードへのパフォーマンスの仕様は以下のようになります。• –E1V と–I1V: 750 MHz• –E2V、–E2L、–I2V、および–I2L: 578 MHz• –E3V、–E3X、–I3V、および–I3X: 507 MHz



メモリーブロックの仕様

メモリーブロックのパフォーマンスを大限に引き出すには、オンチップ PLL からのグローバルクロック配線を介してメモリーブロック・クロックを使用し、出力デューティーサイクルを 50%に設定します。メモリーブロック・クロック・スキームに向けたタイミングを報告するには、インテル®

Quartus® Prime 開発ソフトウェアを使用してください。

CRC (Cyclical Redundancy Check) 機能を使用する場合、fMAX の低下は存在しません。

表 49. Stratix 10 デバイスのメモリー・ブロック性能仕様 — 暫定版

メモリーモード性能

–E1V、–I1V –E2V、–E2L、–I2V、–I2L

–E3V、–E3X、–I3V、–I3X

単位

MLAB シングルポート、サポートされているすべての幅 (×16/×32) 1,000 782 667 MHz

シンプル・デュアル・ポート、サポートされているすべての幅 (×16/×32)

1,000 782 667 MHz

read–during–write オプションを持つシンプル・デュアル・ポート 550 450 400 MHz

ROM、サポートされているすべての幅 (×16/×32) 1,000 782 667 MHz

M20K ブロックシングルポート、サポートされているすべての幅 1,000 782 667 MHz

シンプル・デュアル・ポート、サポートされているすべての幅 1,000 782 667 MHz

シンプル・デュアル・ポート、コヒーレント・リードが可能 1,000 782 667 MHz

read–during–write オプションが Old Data に設定されたシンプル・デュアル・ポート、サポートされているすべての幅

800 640 560 MHz

ECC がイネーブルされたシンプル・デュアル・ポート、512 × 32 600 480 420 MHz

ECC とオプションのパイプライン・レジスターがイネーブルされたシンプル・デュアル・ポート、512 × 32

1,000 782 667 MHz

トゥルー・デュアル・ポート、サポートされているすべての幅 600 480 420 MHz

シンプル Quad ポート、サポートされているすべての幅 600 480 420 MHz

ROM、サポートされているすべての幅 1,000 782 667 MHz

eSRAM シンプル・デュアル・ポート 500~750 500~700 500~640 MHz



内部温度検知ダイオードの仕様

表 50. Stratix 10 デバイスの内部温度検知ダイオードの仕様 — 暫定版

温度範囲精度オフセット・キャリブレーション・オプション

サンプリング・レート変換時間分解能欠落コードのない最小分解能

–40 ~125 °C ±5 °C 利用不可 1 KSPS < 5 ms 11 ビット 11 ビット

内部電圧センサーの仕様

表 51. Stratix 10 デバイスの内部電圧センサーの仕様 — 暫定版

パラメーター最小値通常値最大値単位

分解能 — 8 — ビット

サンプリング・レート — — 1.0 (79) KSPS

差動非線形性 (DNL) — — ±1 LSB

積分非線形性 (INL) — — ±1 LSB

入力キャパシタンス — — 40 pF

クロック周波数 — — 550 MHz

ユニポーラ入力モード Vsigp の入力信号範囲 0 — 1.5 V

Vsign のコモンモード電圧 0 — 0.25 V

Vsigp – Vsign の入力信号範囲 0 — 1.25 V

ペリフェラル性能の仕様

この項はペリフェラルの性能、高速 I/O および外部メモリー・インターフェイスについて説明します。

実際に達成可能な周波数は、デザインやシステム固有の要因により異なります。システムで達成可能な大周波数を決定するには、デザインの適切なタイミング収束を確認し、使用しているデザインとシステム設定に基づく HSPICE/IBIS シミュレーションを実行する必要があります。

(79) シリコン特性評価待ちです。



高速 I/O の規格

表 52. Stratix 10 デバイスの高速 I/O 規格 — 暫定版

シリアライザー/デシリアライザー (SERDES) 係数 J が 3~10 の場合、SERDES ブロックを使用します。

LVDS アプリケーションに対しては、整数 PLL モードで PLL を使用する必要があります。

レシーバーの残りのタイミングマージンを計算するには、リンク・タイミング・クロージャー解析を実行する必要があります。レシーバーの残りのタイミングマージンを決定するには、ボード・スキュー・マージン、トランスミッターのチャネル間スキュー、レシーバーのサンプリング・マージンを考慮する必要があります。

シンボル条件 –E1V、–I1V –E2V、–E2L、–I2L、–I2V –E3V、–E3X、–I3X、–I3V 単位


fHSCLK_in (入力クロック周波数) 真の差動 I/O 規格

クロックブースト係数W =1~40。 (80)

10 — 800 10 — 700 10 — 625 MHz

fHSCLK_in (入力クロック周波数) シングルエンドI/O 規格

クロックブースト係数W =1~40 (80)

10 — 625 10 — 625 10 — 525 MHz

fHSCLK_OUT (出力クロック周波数) — — — 800 (81) — — 700 (81) — — 625 (81) MHz

トランスミッター真の差動 I/O 規格 –fHSDR (データレート) (82)

SERDES 係数J = 4~10 (83) (85)

(84)

(85) — 1600 (86) (85) — 1434 (86) (85) — 1250 (86) Mbps

continued...

(80) クロックブースト係数 (W) は入力データレートと入力データクロック間の比率です。

(81) この値は、PHY クロックネットワークを使用することで達成可能です。

(82) PCB トレース長でパッケージスキューを補償する必要があります。

(83) Fmax の仕様は、シリアルデータに使用される高速クロックに基づいています。インタフェースの Fmax は、デザインに依存する並列クロック領域にも依存しており、タイミング解析を必要とします。、

(84) VCC および VCCP は組み合わされた電力層に存在し、チップ間の大負荷は 5 pF である必要があります。

(85) 小仕様は、 (PLL、クロックピンなどの) 使用するクロックソースやクロック配線リソース (グローバル、リージョナル、ローカル) によって異なります。I/O 差動バッファーとシリアライザーには小トグルレートはありません。

(86) シリコン特性評価待ちです。





SERDES 係数J = 3 (83) (85) (84)

(85) — (86) (85) — (86) (85) — (86) Mbps

SERDES 係数 J = 2、DDR レジスター使用。

(85) — 840 (86) (87)

(85) — (86) (87) (85) — (86) (87) Mbps


(85) — 420 (86) (87) (85) — (86) (87) (85) — (86) (87) Mbps

tx Jitter – 真の差動 I/O 規格

データレートの合計ジッター、

600 Mbps~1.6 Gbps

— — 160 — — 200 — — 250 ps

データレートの合計ジッター、< 600 Mbps

— — 0.1 — — 0.12 — — 0.15 UI

tDUTY (88) 差動 I/O 規格の TX 出力クロック・デューティー

サイクル

45 50 55 45 50 55 45 50 55 %

tRISE & tFALL (84) (89) 真の差動 I/O 規格 — — 160 — — 180 — — 200 ps

TCCS (88) (82) 真の差動 I/O 規格 — — 150 — — 150 — — 150 ps

レシーバー真の差動 I/O 規格 –fHSDRDPA (データレート)

SERDES 係数J = 4~10(83) (85) (84)

— — 1600 — — 1434 — — 1250 Mbps

SERDES 係数J = 3 (83) (85) (84)

— — (86) — — (86) — — (86) Mbps

continued...

(87) デザインのタイミングを収束することが可能で、かつシグナル・インテグリティーがインターフェイス要件を満たすと仮定する場合、データレートの理想的な大値は、SERDES 係数 (J) x PLL 大出力周波数 (fOUT) となります。

(88) DIVCLK = 1 には適用されません。

(89) これはデフォルトのプリエンファシスと VOD 設定にのみ適用されます。





fHSDR (データレート)(DPA なし) (82)

SERDES 係数 J = 3～10

(85) — (90) (85) — (90) (85) — (90) Mbps


(85) — (87) (85) — (87) (85) — (87) Mbps


(85) — (87) (85) — (87) (85) — (87) Mbps

DPA (FIFO モード) DPA ランレングス — — — 10000 — — 10000 — — 10000 UI

DPA (ソフト CDRモード)

DPA ランレングス SGMII/GbE プロトコル

— — 5 — — 5 — — 5 UI

それ以外のプロトコル — — 208 UI あたり 50 データ

遷移

— — 208 UI あたり 50 データ

遷移

— — 208 UI あたり 50 データ

遷移

—

ソフト CDR モードソフト CDR ppm の許容値 — –300 — 300 –300 — 300 –300 — 300 ppm

非 DPA モードサンプリング・ウィンドウ — — — 300 — — 300 — — 300 ps

DPA ロック時間の仕様

図 -2: DPA PLL キャリブレーションがイネーブルされた DPA ロック時間の仕様

rx_dpa_locked

rx_resetDPA Lock Time

256 data transitions

96 core clock cycles



96 core clock cycles

(90) 非 DPA モードで達成可能な大のデータレートを見積もるには、リンク・タイミング・クロージャー解析を実行します。サポートされる大データレートを決定するには、ボード・スキュー・マージン、トランスミッターの遅延マージン、レシーバーのサンプリング・マージンを考慮する必要があります。



表 53. Stratix 10 デバイスの DPA ロック時間の仕様 — 暫定版この仕様は、商業用および工業用の両方のグレードに適用可能です。 DPA のロック時間は 1 チャネルを対象としています。 1 つのデータ遷移は、0 から 1 あるいは 1 から 0 への遷移として定義されます。

規格トレーニング・パターントレーニング・パターン 1 回中のデータ遷移数

256 データ変遷ごとの反復数 (91) 最大データ遷移

SPI–4 00000000001111111111 2 128 640

Parallel Rapid I/O 00001111 2 128 640

10010000 4 64 640

その他 10101010 8 32 640

01010101 8 32 640

LVDS ソフト CDR/DPA 正弦ジッター許容値の仕様

図 -3: データレートが 1.6 Gbps の場合の LVDS ソフト CDR/DPA 正弦ジッター許容値の仕様LVDS Soft-CDR/DPA Sinusoidal Jitter Tolerance Specification

F1 F2 F3 F4

Jitter Frequency (Hz)

Jitte

r Am

plitu

de(U

I)

0.1

0.35

8.5

25

(91) これは記載トレーニングパターンが 256 データ変遷を実現する反復数です。



表 54. データレートが 1.6 Gbps の場合の LVDS ソフト CDR/DPA 正弦ジッターマスク値 — 暫定版

ジッター周波数 (Hz) 正弦ジッター (UI)

F1 10,000 25.00

F2 17,565 25.00

F3 1,493,000 0.35

F4 50,000,000 0.35

図 -4: データレートが 1.6 Gbps 未満の LVDS ソフト CDR/DPA 正弦ジッター許容値の仕様

0.1 UIP-P

baud/1667 20 MHzFrequency

Sinusoidal Jitter Amplitude

20db/dec

DLL 範囲の仕様

表 55. Stratix 10 デバイスの DLL 周波数範囲の仕様 — 暫定版

パラメーターパフォーマンス (全スピードグレード) 単位

DLL operating frequency range 600~1,333 (92) MHz

DLL reference clock input 小 667 (93) MHz



DQS ロジックブロックの仕様

表 56. Stratix 10 デバイスに搭載された DLL 遅延クロック (tDQS_PSERR) の DQS 位相シフト誤差の仕様 — 暫定版この誤差仕様は、絶対大および小誤差です。

シンボル性能単位

–1 スピードグレード –2 スピードグレード –3 スピードグレード

tDQS_PSERR 4 6 8 ps

メモリー出力クロックジッターの仕様

表 57. Stratix 10 デバイスのメモリー出力クロックジッターの仕様 — 暫定版

クロックジッターの仕様は、I/O PLL によってクロックされるメモリー出力ピンに適用されるか、または指定された PHY クロックネットワーク上にルーティングされた PLL 出力によってクロックされる差動信号スプリッターおよびダブルデータ I/O 回路を使用して生成されます。インテルでは、より良いジッターのパフォーマンスを達成するには PHY クロック・ネットワークの使用を推奨しています。

メモリー出力クロックジッターは、10ps のピーク・トゥ・ピーク入力ジッターが 14 シグマに相当するビット・エラー・レート (BER) 10-12 で印加されている場合に適用できます。

クロックネットワーク

パラメーターシンボル性能単位

–1 スピードグレード –2 スピードグレード –3 スピードグレード

PHY クロック Clock period jitter tJIT(per) 58 58 58 ps

Cycle–to–cycle period jitter tJIT(cc) 58 58 58 ps

Duty cycle jitter tJIT(duty) 58 58 58 ps

(92) SX デバイスファミリーでは、HPS EMIF がインスタンス化されている場合、そのインスタンス化に対する大速度は 1,066 MHz です。

(93) 667 MHz 未満のインターフェイスをサポートするには、DLL に供給するリファレンスクロックを逓倍して、周波数がサポートの範囲内であることを確認します。



OCT キャリブレーション・ブロックの仕様

表 58. Stratix 10 デバイスの OCT キャリブレーションブロックの仕様 — 暫定版

シンボル説明最小値通常値最大値単位

OCTUSRCLK OCT キャリブレーションブロックが必要とするクロック — — 20 MHz

TOCTCAL RS OCT /RT OCT キャリブレーションに必要な OCTUSRCLK クロックサイクル数 > 2000 — — サイクル

TOCTSHIFT OCT コードのシフトアウトに必要な OCTUSRCLK クロックサイクル数 — 32 — サイクル

TRS_RT RS OCT と RTOCT 間を動的に切り替えるために双方向 I/O バッファーにおいてdyn_term_ctrl 信号と oe 信号間の遷移に必要となる時間

— TBD — ns

図 -5: oe 信号と dyn_term_ctrl 信号のタイミング図

TX RXRX

oe

dyn_term_ctrl

TRS_RTTRS_RT

Tristate Tristate



HPS 性能の仕様– 暫定版

この項では、インテル® Stratix®® 10 デバイスに向けたハード・プロセッサー・システム (HPS) の仕様およびタイミングについて説明します。

HPS クロックの性能– 暫定版

表 59. インテル® Stratix® 10 デバイスの最大 HPS クロック周波数

性能 VCCL_HPS (V) MPU Frequency (MHz) SDRAM インターコネクト周波数(94)

(MHz) L3 インターコネクト周波数 (MHz)

–E1V、–I1V

SmartVID 1200 533 400

0.9 1200 533 400

0.94 TBD 533 400

–E2V、–I2V

SmartVID 1000 467 400

0.9 1000 467 400

0.94 1000 467 400

–E3V、–I3V

SmartVID 800 400 333

0.9 800 400 333

0.94 1000 400 400

–E2L、–I2L (95)0.9 1200 467 400

0.94 TBD 467 400

–E3X、–I3X (95)0.9 1200 400 400

0.94 TBD 400 400

関連情報外部メモリー・インターフェイス・スペック・エスティメーター

大許容 SDRAM 動作周波数についての詳細情報を提供します。これは、hmc_free_clk の 2 倍の周波数です。

(94) hmc_free_clk

(95) –E2L、–I2L、–E3X、および–I3X デバイスに対しては、VCCL_HPS は SmartVID に接続できないことに注意してください。



https://www.altera.com/products/intellectual-property/best-in-class-ip/external-memory/support-selector.html

HPS PLL の仕様– 暫定版

HPS PLL 入力の要件– 暫定版

表 60. インテル® Stratix® 10 デバイスの HPS PLL 入力の要件メインの HPS PLL は、HPS_OSC_CLK ピンからクロック信号を受信します。このピンの割り当てについての情報は、 Stratix® 10 GX、MX、および SX デバイスファミリーのピン接続ガイドラインを参照してください。

説明最小値通常値最大値単位

クロック入力範囲 25 — 125 MHz

クロック入力精度 TBD — 50 PPM

クロック入力デューティーサイクル 45 50 55 %

HPS PLL の性能– 暫定版

表 61. インテル® Stratix® 10 デバイスの HPS PLL の性能

説明最小値最大値単位

メインの PLL VCO 出力 — 3000 MHz

ペリフェラル PLL VCO 出力 — 3000 MHz

h2f_user0_clk (96) — 500 MHz

h2f_user1_clk (96) — 500 MHz

(96) HPS PLL は、このクロックを FPGA ファブリックに提供します。





HPS SPI のタイミング特性– 暫定版

表 62. インテル® Stratix® 10 デバイスの SPI マスターのタイミング要件rx_sample_dly レジスターをプログラミングすることで入力遅延タイミングを調整することができます。


Tspi_ref_clk SPI 内部リファレンスクロックの周期、l4_main_clk よりソースされます。

5 — — ns

Tclk SPIM_CLK クロック周期 16.67 — — ns

Tdutycycle SPIM_CLK デューティーサイクル 45 50 55 %

Tck_jitter SPIM_CLK 出力ジッター — — 2 %

Tdio Master–out slave–in (MOSI) 出力スキュー –3 — 2 ns

Tdssfrst (97) SPI_SS_N は初の SPIM_CLK エッジにアサートされます。 (1.5 × Tspi_ref_clk) –2 — — ns

Tdsslst (97) 後の SPIM_CLK エッジから SPI_SS_N にディアサートされます。 Tspi_ref_clk – 2 — — ns

Tsu (98) SPIM_CLK のキャプチャーエッジに対しての SPIM_MISO セットアップ・タイムです。

4.5 –( rx_sample_dly× T spi_ref_clk ) (99)

— — ns

Th (98) SPIM_CLK のキャプチャーエッジに対しての SPIM_CLK 入力ホールドです。

1.3 +(rx_sample_dly×

Tspi_ref_clk)— — ns

(97) SPI_SS_N の動作は、Motorola SPI、TI SSP、Microwire 動作モードによって異なります。

(98) キャプチャーエッジは、動作モードに応じて異なります。Motorola SPI の場合、scpol レジスタービットに応じてキャプチャーエッジは立ち上がりエッジとも立ち下りエッジともなり得ます。TI SSP の場合、キャプチャーエッジは立ち下りエッジとなります。Microwire の場合、キャプチャーエッジは立ち上がりエッジとなります。

(99) rx_sample_dly の有効な値の範囲は 1~64 です (単位は T spi_ref_clk のステップです。)



図 -6: SPI マスター出力タイミング図

SPI_SS

SPI_CLK (scpol = 0)

SPI_MOSI OUT0 OUT1 OUTn

SPI_CLK (scpol = 1)

Tdio (min)

Tdio (max)

TdssfrstTdsslst

OUT0 OUT1 OUTn

SPI_MISO

SPI_SS

SPI_CLK (scpol = 0)

SPI_MOSI

SPI_CLK (scpol = 1)

SPI_MISO

scph* = 0

scph* = 1

Tdio (min)

Tdio (max)

TdssfrstTdsslst

*Serial clock phase configuration bit, in the SPI controller’s CTRLR0 register



図 -7: SPI マスター入力タイミング図

Tsu Th

SPI_SS

SPI_CLK (scpol = 0)

SPI_MOSI

IN0 IN1 INn

SPI_CLK (scpol = 1)

IN0 IN1 INn

SPI_MISO

SPI_SS

SPI_CLK (scpol = 0)

SPI_MOSI

SPI_CLK (scpol = 1)

SPI_MISO

scph* = 0

scph* = 1

Tsu Th




表 63. インテル® Stratix® 10 デバイスの SPI スレーブのタイミング要件


Tspi_ref_clk SPI 内部リファレンス・クロックの周期、l4_main_clk よりソースされます。 5 — — ns

Tclk SPIM_CLK クロック周期 30 — — ns

Tdutycycle SPIM_CLK デューティーサイクル 45 50 55 %

Td Master–in slave–out (MISO) 出力スキュー (2 × Tspi_ref_clk)+ 3 — (3 × Tspi_ref_clk)

+ 11 ns

Tsu Master–out slave–in (MOSI) セットアップ・タイム 4 — — ns

Th Master–out slave–in (MOSI) ホールドタイム 0 — — ns

Tsuss SPI_SS_N は初の SPIM_CLK エッジにアサートされます。 Tspi_ref_clk + 4 — — ns

Thss 後の SPIM_CLK エッジから SPI_SS_N にディアサートされます。 Tspi_ref_clk + 4 — — ns



図 -8: SPI スレーブの出力タイミング図

SPI_SS

SPI_CLK (scpol = 0)

SPI_MISO OUT0 OUT1 OUTn

SPI_CLK (scpol = 1)

Td (min)

Td (max)

OUT0 OUT1 OUTn

SPI_MOSI

SPI_SS

SPI_CLK (scpol = 0)

SPI_MISO

SPI_CLK (scpol = 1)

SPI_MOSI

scph* = 0

scph* = 1

Td (min)

Td (max)




図 -9: SPI スレーブの入力タイミング図

SPI_SS

SPI_CLK (scpol = 0)

SPI_MISO

IN0 IN1 INn

SPI_CLK (scpol = 1)

Tsuss

Thss

IN0 IN1 INn

SPI_MOSI

SPI_SS

SPI_CLK (scpol = 0)

SPI_MISO

SPI_CLK (scpol = 1)

SPI_MOSI

scph* = 0

scph* = 1

TsussThss

Ts

Th

Ts Th




関連情報SPI コントローラー

SPI コントローラーとタイミングについての詳細情報は、Stratix 10 Hard Processor System Technical Reference Manual の SPIController の章を参照してください。



https://www.altera.co.jp/documentation/lro1459969071050.html#kyu1481129118137

HPS SD/MMC タイミングの特性 – 暫定版

表 64. インテル® Stratix® 10 デバイスのセキュアー・デジタル (SD)/マルチメディア・カード (MMC) のタイミング要件このタイミングは、1.8 V で動作する SD、MMC、エンベデッド MMC (eMMC) カードに適用されます。


Tsdmmc_cclk SDMMC_CCLK クロック周期 (Identification モード) 2500 — — ns

SDMMC_CCLK クロック周期 (SDR12) 40 — — ns

SDMMC_CCLK クロック周期 (SDR25) 20 — — ns

Tdutycycle SDMMC_CCLK デューティーサイクル 45 50 55 %

Tsdmmc_cclk_jitter SDMMC_CCLK 出力ジッター — — 2 %

Tsdmmc_clk 4 で除算する前の内部リファレンスクロックです。l4_mp_clk によってソースされます。

5 — — ns

Td SDMMC_CMD/SDMMC_DATA[7:0]出力遅延(100) Tsdmmc_clk ×drvsel/2 (101)

— 3 + (Tsdmmc_clk ×drvsel/2) (101)

ns

Tsu SDMMC_CMD/SDMMC_DATA[7:0]入力セットアップ (102) 6 – (Tsdmmc_clk ×smplsel/2)

— — ns

Th SDMMC_CMD/SDMMC_DATA[7:0]入力ホールド (102) 0.5 + (Tsdmmc_clk ×smplsel/2)

— — ns

HPS I/O は 3V モードをサポートしていませんが、SD/MMC カードは電源投入時に 3V で動作させる必要があります。 eMMC デバイスは、電源投入時に 1.8V で動作可能です。

注意: SD カードは 3V で起動します。SD をサポートするには、デザイン内で SD カードと HPS SD/MMC インターフェイスの間にレベルシフターを含める必要があります。

(100)sdmmc レジスターの drvsel ビットフィールドが (システムマネージャーで) 3 に設定されており、リファレンスクロック (l4_mp_clk) が 200 MHz の場合、出力遅延タイムは 7.5~10.5 ns となります。

(101)l4_mp_clk からソースされる sdmmc_clk は、SD/MMC コントローラー・リファレンス・クロックです。

(102)sdmmc レジスターの smplsel ビットフィールドが (システムマネージャーで) 2 に設定されており、リファレンス・クロック (l4_mp_clk) が 200 MHz の場合、セットアップ・タイムは 1 ns、そしてホールドタイムは 5.5 ns となります。



図 -10: SD/MMC のタイミング図

SDMMC_CCLK

SDMMC_CMD and SDMMC_DATA (Out)TSU

Th

Td

Command/Data Out

SDMMC_CMD and SDMMC_DATA (In)

Command/Data In

関連情報SD/MMC コントローラー

SD/MMC コントローラーとタイミングについての詳細情報は、Stratix 10 Hard Processor System Technical Reference Manual のSD/MMC Controller の章を参照してください。



https://www.altera.co.jp/documentation/lro1459969071050.html#rem1481129112651

HPS USB UPLI のタイミング特性 – 暫定版

表 65. インテル® Stratix® 10 デバイス向け USB 2.0 Transceiver Macrocell Interface Plus (UTMI+) Low Pin Interface (ULPI) のタイミング要件


Tusb_clk USB_CLK クロック周期 — 16.667 — ns

Td クロックから USB_STP/USB_DATA[7:0]への出力遅延 1.5 — 7 ns

Tsu USB_DIR/USB_NXT/USB_DATA[7:0]のセットアップ・タイム 3.5 — — ns

Th USB_DIR/USB_NXT/USB_DATA[7:0]のホールドタイム 0.5 — — ns

図 -11: USB ULPI のタイミング図

USB_CLK

USB_STP

USB_DATA[7:0]

TSU Th

Td

To PHY From PHY

USB_DIR and USB_NXT

注意: USB インターフェイスはシングル・データ・レート (SDR) タイミングのみをサポートします。

関連情報USB 2.0 OTG コントローラー

USB 2.0 OTG コントローラーとタイミングについての詳細情報は、Stratix 10 Hard Processor System Technical Reference Manual のUSB 2.0 OTG Controller の章を参照してください。



https://www.altera.co.jp/documentation/lro1459969071050.html#clo1481129129117

HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版

表 66. インテル® Stratix® 10 デバイスに向けた Reduced Gigabit Media Independent Interface (RGMII) TX のタイミング要件


Tclk (1000Base–T) TX_CLK クロック周期 8~50 PPM 8 8 + 50 PPM ns



Tdutycycle (1000Base–T) TX_CLK デューティーサイクル 45 50 55 %

Tdutycycle(10/100Base–T) TX_CLK デューティーサイクル 40 50 60 %

Td (103)

(104)TXD/TX_CTL―TX_CLK 間の出力スキュー –0.5 — 0.5 ns

図 -12: RGMII TX のタイミング図

Td

TX_CLK

TX_D[3:0]

TX_CTL

D0 D1

(103)

立ち上り時間と立ち下り時間は、I/O 規格、ドライブ強度、および負荷によって異なります。インテルではお客様のコンフィグレーションをシミュレーションすることを推奨しています。

(104)

クロック-データ間スキューを実装していない PHY を接続する場合、PHY の 1ns のデータ―クロック間スキュー要件を満たすために、HPS I/O プログラマブル遅延を使用して TX_CLK を 1.5~2.0ns 遅延させることが可能です。



表 67. インテル® Stratix® 10 デバイスの RGMII RX のタイミング要件


Tclk (1000Base–T) RX_CLK クロック周期 8~50 PPM 8 8 + 50 PPM ns



Tdutycycle(1000Base–T) RX_CLK デューティーサイクル 45 50 55 %

Tdutycycle(10/100Base–T) RX_CLK デューティーサイクル 40 50 60 %

Tsu RX_D/RX_CTL―RX_CLK 間のセットアップ・タイム 1 — — ns

Th (105) RX_CLK―RX_D/RX_CTL 間のホールドタイム 1 — — ns

図 -13: RGMII RX のタイミング図

RX_CLK

RX_D[3:0]

RX_CTL

TSU Th

D0 D1

(105)

クロック―データ間スキューを実装していない PHY を接続する場合、HPS I/O プログラマブル遅延を使用して、RX_CLK を 1.5~2ns 遅延させることで HPSEMAC の 1ns のセットアップ・タイムを満たすことができます。



表 68. インテル® Stratix® 10 デバイスに向けた Reduced Media Independent Interface (RMII) クロックのタイミング要件


Tclk REF_CLK クロック周期、HPS TX_CLK によりソースされます。 20~50 PPM 20 20 + 50 PPM ns

REF_CLK 周期、外部クロックソースによりソースされます。 20~50 PPM 20 20 + 50 PPM ns

Tdutycycle_int クロック・デューティーサイクル、REF_CLK は TX_CLK によりソースされます。 35 50 65 %

Tdutycycle_ext クロック・デューティーサイクル、REF_CLK は外部クロックソースによりソースされます。

35 50 65 %

表 69. インテル® Stratix® 10 デバイスの RMII TX のタイミング要件


Td TX_CLK―TXD/TX_CTL 間の出力データ遅延 2 — 10 ns

表 70. インテル® Stratix® 10 デバイスの RMII RX のタイミング要件


Tsu RX_D/RX_CTL セットアップ・タイム 2 — — ns

Th RX_D/RX_CTL ホールドタイム 1 — — ns

表 71. インテル® Stratix® 10 デバイス向け Management Data Input/Output (MDIO) のタイミング要件


Tclk MDC クロック周期 — 400 — ns

Td MDC―MDIO 間の出力データ遅延 10 — 20 ns

Tsu MDIO データのセットアップ・タイム 10 — — ns

Th MDIO データのホールドタイム 0 — — ns



図 -14: MDIO のタイミング図

MDC

MDIO_OUT

MDIO_IN

TSU Th

Td

Dout0 Dout1

Din0

関連情報イーサネット・メディア・アクセス・コントローラー (EMAC)

EMAC とタイミングについての詳細情報は、Stratix 10 Hard Processor System Technical Reference Manual の Ethernet MediaAccess Controller の章を参照してください。



https://www.altera.co.jp/documentation/lro1459969071050.html#hna1481129096711

HPS I2C のタイミング特性– 暫定版

表 72. インテル® Stratix® 10 デバイスの I2C のタイミング要件

シンボル説明 Standard モード Fast モード単位

最小値最大値最小値最大値

Tclk Serial clock (SCL) のクロック周期 10 — 2.5 — μs

Tclk_jitter I2C クロックの出力ジッター — 2 — 2 %

THIGH (106) SCL の High 期間 4 (107) — 0.6 (108) — μs

TLOW (109) SCL の Low 期間 4.7 (110) — 1.3 (111) — μs

TSU;DAT シリアル・データ・ライン (SDA) データから SCL へのセットアップ・タイム

0.25 — 0.1 — μs

THD;DAT (112) SCL から SDA データへのホールドタイム 0 3.15 0 0.6 μs

continued...

(106)

Thigh は、ic_ss_scl_hcnt レジスターまたは ic_fs_scl_hcnt レジスターを使用して調整することができます。

(107)ic_ss_scl_hcnt の推奨される小設定値は 440 です。

(108)ic_fs_scl_hcnt の推奨される小設定値は 71 です。

(109)

Tlow は、ic_ss_scl_lcnt レジスターまたは ic_fs_scl_lcnt レジスターを使用して調整することができます。

(110)ic_ss_scl_lcnt の推奨される小設定値は 500 です。

(111)ic_fs_scl_lcnt の推奨される小設定値は 141 です。

(112)

THD;DAT は、立ち上がり時間および立ち下がり時間の影響を受けます。



シンボル説明 Standard モード Fast モード単位

最小値最大値最小値最大値

TVD;DAT andTVD;ACK (113)

SCL―SDA 間の出力データ遅延 — 3.45 (114) — 0.9 (115) μs

TSU;STA 反復開始条件のセットアップ・タイム 4.7 — 0.6 — μs

THD;STA 反復開始条件のホールドタイム 4 — 0.6 — μs

TSU;STO ストップコンディションのセットアップ・タイム 4 — 0.6 — μs

TBUF STOP と START 間の SDA 高パルス持続時間 4.7 — 1.3 — μs

Tscl:r (116) SCL の立ち上がり時間 — 1000 20 300 ns

Tscl:f (116) SCL の立ち下がり時間 — 300 6.54 300 ns

Tsda:r (116) SDA の立ち上がり時間 — 1000 20 300 ns

Tsda:f (116) SDA の立ち下がり時間 — 300 6.54 300 ns

(113)

TVD;DAT および TVD;ACK は、立ち上げ時間および立ち下り時間、ならびに (ic_sda_hold レジスターを調整することで設定する) SDA ホールドタイムに影響を受けます。

(114)

仕様内にするには、大 SDA_HOLD を 240 にします。

(115)

仕様内にするには、大 SDA_HOLD を 60 にします。

(116)

立ち上り時間と立ち下り時間のパラメーターは、IO ドライバーの特性、プルアップ抵抗値、伝送ラインの総容量などの外的要因によって異なります。



図 -15: I2C のタイミング図

tf trtSU;DAT

tf trtHD;DAT

tHD;STA Tclk tLOW

tHIGH tVD;DAT

SDA

SCL

tSU;STA tHD;STA tVD;ACK tSU;STO

SDA

SCL

tBUF

70%30%

70%30%

70%30%

70%30%

関連情報I2C コントローラー

I2C コントローラーとタイミングについての詳細情報は、Stratix 10 Hard Processor System Technical Reference Manual の I2CController の章を参照してください。



https://www.altera.co.jp/documentation/lro1459969071050.html#etw1481129105101

HPS NAND のタイミング特性– 暫定版

表 73. インテル® Stratix® 10 デバイスの NAND ONFI 1.0 のタイミング要件

シンボル説明最小値最大値単位

TWP (117) ライト・イネーブル・パルス幅 10 — ns

TWH (117) ライト・イネーブル・ホールドタイム 7 — ns

TRP (117) リード・イネーブル・パルス幅 10 — ns

TREH (117) リード・イネーブル・ホールドタイム 7 — ns

TCLS (117) ライト・イネーブル・セットアップ・タイムへのコマンド・ラッチ・イネーブル 10 — ns

TCLH (117) ライト・イネーブル・ホールド・タイムへのコマンド・ラッチ・イネーブル 5 — ns

TCS (117) ライト・イネーブル・セットアップ・タイムへのチップ・イネーブル 15 — ns

TCH (117) ライト・イネーブル・ホールド・タイムへのチップ・イネーブル 5 — ns

TALS (117) ライト・イネーブル・セットアップ・タイムへのアドレス・ラッチ・イネーブル 10 — ns

TALH (117) ライト・イネーブル・ホールド・タイムへのアドレス・ラッチ・イネーブル 5 — ns

TDS (117) ライト・イネーブル・セットアップ・タイムへのデータ 7 — ns

TDH (117) ライト・イネーブル・ホールド・タイムへのデータ 5 — ns

TWB (117) R/B Low へのライト・イネーブル High — 200 ns

TCEA データ・アクセス・タイムへのチップ・イネーブル — 100 ns

TREA データ・アクセス・タイムへのリード・イネーブル — 40 ns

TRHZ データ・ハイ・インピーダンスへのリード・イネーブル — 200 ns

TRR ライト・イネーブル Low への Ready 20 — ns

(117)

このタイミングはソフトウェアでプログラム可能です。NAND フラッシュ・コントローラーのソフトウェアでプログラムが可能な情報を確認するには、Stratix 10Hard Processor System Technical Reference Manual の NAND Flash Controller の章を参照してください。



図 -16: NAND コマンドラッチのタイミング図

tCLS tCLH

tCS tCH

tWP

tALS tALH

tDS tDH

tWB

CLE

CE

WE

ALE

IO0-7

R/B

Command



図 -17: NAND アドレスラッチのタイミング図

tCLS

tWP

tDS tDH

CLE

CE

WE

ALE

IO0-7 Address

tCS

tWH

tALS tALH



図 -18: NAND データ出力サイクルのタイミング図

CLE

CE

WE

ALE

IOx

tCH

tCLH

tWPtWPtWP

tWH

tALS

tDS tDH tDS tDH tDS tDH

DOUT 0 DOUT 1 DOUT n

図 -19: NAND データ入力サイクルのタイミング図

tCEA

tRR

tREH

tRP

tREA

tRP tRP

tREA tREAtRHZ tRHZ tRHZ

DIN 0 DIN 1 DIN n

CE

RE

R/B

IOx



図 -20: Extended Data Output (EDO) サイクルに向けた NAND データ入力タイミング図

tRR

tRP

tREA

tRHZ

tCEA

tREH

DIN 0 DIN 1 DIN n

CE

RE

R/B

IOx

tREA



図 -21: NAND リードステータスのタイミング図

tDS

tRHZ

tCEA

tCLS

70h Status

CE

WE

RE

IO0-7

tREA

tDH

tCLH

tCS tCH

tWP

CLE



図 -22: NAND リード・ステータス・エンハンストのタイミング図

tDStRHZ

tCEA

tCLS

78h

CE

WE

RE

IO0-7

tREAtDH

tCLH

tCStCH

tWP

CLE

R1 R2 R3 Status

tALH

tWP

tWHtALStALH

ALE

関連情報NAND フラッシュ・コントローラー

NAND フラッシュ・コントローラーとタイミングについての詳細情報は、Stratix 10 Hard Processor System Technical Reference Manualの NAND Flash Controller の章を参照してください。



https://www.altera.co.jp/documentation/lro1459969071050.html#hlb1481129105968

HPS トレースタイミングの特性– 暫定版

表 74. インテル® Stratix® 10 デバイスのトレースタイミング要件

トレース帯域幅を増大させるには、インテル® ではトレース・インターフェイスを HPS Qsys コンポーネント内の FPGA にルーティングすることを推奨しています。FPGA トレース・インターフェイスは、FPGA の I/O 使用を小限に抑えるために、ダブル・データ・レートに変換できる 64 ビットのシングル・データ・レート・パスを提供します。

HPS トレース・インターフェイスに接続するトレースモジュールによっては、大サンプリング速度を達成するにはボード終端を含める必要があります。ボード終端の推奨事項については、トレースモジュールのデータシートを参照してください。

ほとんどのトレースモジュールは、トレースデータのタイミングマージンを改善する目的で、プログラム可能なクロックとデータスキューを実装しています。別の方法としては、HPS プログラマブル I/O 遅延を使用して、クロック―データ間のタイミング関係を変更することも可能です。


Tclk トレースクロック周期 6.667 — — ns

Tclk_jitter クロック出力ジッター — — 2 %

Tdutycycle トレースクロックの大デューティーサイクル 45 50 55 %

Td Tclk ― D0–D15 間の出力データ遅延 0 — 1.8 ns

図 -23: トレースのタイミング図

Clock (DDR)

Trace Data (DDR)

Td



HPS GPIO インターフェイス– 暫定版

汎用 I/O (GPIO) インターフェイスには、信号グリッチを除去する目的でデバウンス回路が内蔵されています。デバウンスクロック周波数の範囲は125Hz~32kHz です。小パルス幅は 1 デバウンス・クロック・サイクルで、小検出可能 GPIO パルス幅は (32 kHz において) 62.5μs です。 2 デバウンス・クロック・サイクルより短いパルスは、GPIO ペリフェラルによってフィルターされます。

外部信号が 1 クロックサイクル未満で GPIO にドライブされると、外部信号はフィルターされます。外部信号が 1 クロックサイクルと 2 クロックサイクルの間にある場合、外部信号がフィルターされるかどうかはその信号の位相に依存します。外部信号が 2 クロックサイクルを超える場合、外部信号はフィルターされません。

関連情報汎用 I/O インターフェイス

汎用 I/O インターフェイスとタイミングについての詳細情報は、Stratix 10 Hard Processor System Technical Reference Manual のGeneral–Purpose I/O Interface の章を参照してください。



https://www.altera.co.jp/documentation/lro1459969071050.html#zln1481129101345

HPS JTAG のタイミング特性– 暫定版

表 75. インテル® Stratix® 10 デバイスの HPS JTAG タイミング特性


tJCP TCK クロックの周期 41.66 — — ns

tJCH TCK クロックの High タイム 20 — — ns

tJCL TCK クロックの Low タイム 20 — — ns

tJPSU (TDI) TDI JTAG ポートのセットアップ・タイム 5 — — ns

tJPSU (TMS) TMS JTAG ポートのセットアップ・タイム 5 — — ns

tJPH JTAG ポートのホールドタイム 0 — — ns

tJPCO 出力までの JTAG ポートクロック 0 — 8 ns

tJPZX 有効な出力までの JTAG ポートのハイ・インピーダンス — — 10 ns

tJPXZ ハイ・インピーダンスまでの JTAG ポートの有効出力 — — 10 ns



HPS プログラマブル I/O のタイミング特性– 暫定版

表 76. インテル® Stratix® 10 デバイスのプログラマブル I/O 遅延

プログラマブル遅延説明最小値通常値 (118) 最大値単位

0 遅延ステップ 1 TBD TBD TBD ps
















遅延ステップの回数は、(I/O 0~47 であれば io0_delay~io47_delay に) I/O 遅延レジスターを調整することでプログラム可能です。

(118)

各遅延ステップは約 150 ps です。



コンフィグレーションの仕様

POR の仕様

パワー・オン・リセット (POR) 遅延は、POR 回路がモニタリングする電源すべてが推奨する低動作電圧に到達した時点から、nSTATUS が High で解放されデバイスがコンフィグレーションを開始する準備が整う時点までの遅延として定義されます。

表 77. Stratix 10 デバイスの POR 遅延の仕様

POR 遅延最小値最大値単位

AS (Normal モード)、AVST ×8、AVST ×16、AVST ×32、NAND、SD/MMC 12 20 ms

AS (Fast モード) 2 6.5 ms

外部コンフィグレーション・クロック・ソースの要件

表 78. 外部コンフィグレーション・クロック・ソース (OSC_CLK_1) のクロック入力要件 — 暫定版

説明外部クロックソース最小値通常値最大値単位

クロック入力周波数 (119) VCCIO_SDM による電源供給 25/100/125 MHz

クロック入力ジッター許容値 — — 2 %

クロック入力デューティーサイクル 45 50 55 %

(119)

許容可能なクロック周波数は、25 MHz、100 MHz、および 125 MHz のみです。範囲内のこれ以外の周波数はサポートされていません。



JTAG コンフィグレーション・タイミング

表 79. Stratix 10 デバイスの JTAG タイミング・パラメーターとその値 — 暫定版

シンボル説明要件単位

最小値最大値

tJCP TCK クロックの周期 30、167 (120) — ns

tJCH TCK クロックの High タイム 14 — ns

tJCL TCK クロックの Low タイム 14 — ns

tJPSU (TDI) TDI JTAG のセットアップ・タイム 2 — ns

tJPSU (TMS) TMS JTAG ポートのセットアップ・タイム 3 — ns

tJPH JTAG ポートのホールドタイム 5 — ns

tJPCO 出力までの JTAG ポートクロック — 7 ns

tJPZX 有効な出力までの JTAG ポートのハイ・インピーダンス — 14 ns

tJPXZ ハイ・インピーダンスまでの JTAG ポートの有効出力 — 14 ns

図 -24: JTAG のタイミング図

tJCP

tJCH tJCLtJPSU tJPH

tJPZX tJPCO tJPXZ

TMS

TDI

TCK

TDO

(120)

揮発性キー・プログラミングを実行する際、VCCBAT が 1.2 V~1.8 V の範囲の場合、小 TCK クロック周期は 167 ns となります。



AS コンフィグレーション・タイミング

表 80. Stratix 10 デバイスの AS タイミング・パラメーター — 暫定版インテルではスキューを小限に抑えるためには、AS_CLK に対する nCSO ピンと AS_DATA ピンのトレース長のマッチングを実行することを推奨しています。nCSO と AS_CLK 間のスキューの許容値は、200 ps 未満です。AS_DATA と AS_CLK 間のスキューの許容範囲は、200 ps~400 ps です。


Tclk AS_CLK クロックの周期 7.52 — — ns

Tdutycycle AS_CLK デューティーサイクル 45 50 55 %

Tdcsfrs AS_nCSO[3:0]は初の AS_CLK エッジにアサートされます。 4.21 (121) — 6.05 (121) ns

Tdcslst AS_nCSO[3:0]にディアサートされる後の AS_CLK エッジ 5.18 (121) — 7.03 (121) ns

Tdo AS_DATA0 出力遅延 0 — 1.31 ns

Text_delay (122) AS 信号の外部伝播遅延の合計 0 — 15 ns

Text_skew AS_DATA 信号のスキュー遅延 — — 2 ns

Tdcsb2b 2 つのバック・ツー・バック転送間におけるスレーブ選択デアサートの小遅延

1 — — AS_CLK

(121)

AS は大クロック周波数 = 133 MHz で動作しています。AS のクロック周波数が 133 MHz 未満で動作する場合、遅延はより大きくなります。

(122)Text_delay = Tbd_clk + Tco + Tbd_data + TaddTbd_clk: FPGA とフラッシュデバイス間における AS_CLK の伝播遅延Tco: フラッシュデバイスの出力ホールドタイムTbd_data: FPGA とフラッシュデバイス間における AS_DATA の伝播遅延Tadd: AS_DATA インターフェイスのアクティブ/パッシブ・コンポーネントの伝搬遅延



図 -25: AS コンフィグレーションにおけるシリアル出力のタイミング図

nCSO

AS_CLK

AS_DATA OUT0 OUT1 OUTn

TdcslstTdcsfrs

Tdo (max)

Tdo (min)

図 -26: AS コンフィグレーションにおけるシリアル入力のタイミング図

nCSO

AS_CLK

AS_DATA IN0 IN1 INn

Text_delay

Avalon–ST のコンフィグレーション・タイミング

表 81. Stratix 10 デバイスにおける×8、×16、および×32 コンフィグレーション用の Avalon–ST のタイミング・パラメーター — 暫定版


tST0 コンフィグレーション・エラー時の nSTATUSLow パルス 0.5 1.5 ms

tACLKH AVST_CLK の High タイム 3.6 — ns

tACLKL AVST_CLK の Low タイム 3.6 — ns

tACLKP AVST_CLK の周期 8 — ns

tADSU (123) AVST_CLK の立ち上がりエッジ前の AVST_DATA セットアップ・タイム 5.5 — ns

continued...




tADH (123) AVST_CLK の立ち上がりエッジ前の AVST_DATA ホールドタイム 0 — ns

tAVSU AVST_CLK の立ち上がりエッジ前の AVST_VALID セットアップ・タイム 5.5 — ns

tAVDH AVST_CLK の立ち上がりエッジ後の AVST_VALID ホールドタイム 0 — ns

図 -27: Avalon–ST のコンフィグレーション・タイミング図

AVSTx8_CLK (1)

AVST_READY (2)

AVSTx8_VALID (3), (4)

AVSTx8_DATA (5), (6)

tACLKP

tACLKH tACLKL

tAVSUtAVDH

tADSUtADH

Byte 1 Byte 2 Byte 3

注:1. Avalon-ST x16 と x32 の場合、この信号は、AVST_CLK です。これらのクロックは、コンフィグレーション中は (CONF_DONE が High となるまで) 動作する必要があります。2. AVST_READY は、nSTATUS が High の場合にのみ有効です。 AVST_READY は、AVSTx8_CLK への非同期信号です。3. Avalon-ST x16 と x32 に対しては、この信号は AVST_VALID です。4. この波形図は、ready レイテンシー = 2 を使用するホストを持つインターフェイスを表しています。 AVSTx8_VALID 信号は、AVST_READY 信号から 2 クロックサイクル遅れています。5. Avalon-ST x16 と x32 の場合、この信号はそれぞれ AVST_DATA[15:0] と AVST_DATA[31:0] です。6. ホストは、AVST_READY がディアサートした後、大6 個のデータが送信可能です。

(123)

次の立ち上がりクロックエッジで FPGA (sink) によってサンプルされたデータ



NAND コンフィグレーション・タイミング

表 82. Stratix 10 デバイスにおける NAND ONFI 1.0 Mode 0–5 のタイミング要件 — 暫定版この表は Mode 5 のタイミングを示しています。


tWP ライト・イネーブル・パルス幅 10 — ns

tWH ライト・イネーブル・ホールドタイム 7 — ns

tRP リード・イネーブル・パルス幅 10 — ns

tREH リード・イネーブル・ホールドタイム 7 — ns

tCLS ライト・イネーブル・セットアップ・タイムへのコマンド・ラッチ・イネーブル 10 — ns

tCLH ライト・イネーブル・ホールド・タイムへのコマンド・ラッチ・イネーブル 5 — ns

tCS ライト・イネーブル・セットアップ・タイムへのチップ・イネーブル 15 — ns

tCH ライト・イネーブル・ホールド・タイムへのチップ・イネーブル 5 — ns

TALS ライト・イネーブル・セットアップ・タイムへのアドレス・ラッチ・イネーブル 10 — ns

tALH ライト・イネーブル・ホールド・タイムへのアドレス・ラッチ・イネーブル 5 — ns

tDS ライト・イネーブル・セットアップ・タイムへのデータ 7 — ns

tDH ライト・イネーブル・ホールド・タイムへのデータ 5 — ns

tCEA データ・アクセス・タイムへのチップ・イネーブル — 100 ns

tREA データ・アクセス・タイムへのリード・イネーブル — 40 ns

tRHZ データ High インピーダンスへのリード・イネーブル — 200 ns

tRR ライト・イネーブル Low への Ready 20 — ns

tWB R/B Low へのライト・イネーブル High — 200 ns



図 -28: NAND コマンドラッチのタイミング図

tCLS tCLH

tCS tCH

tWP

tALS tALH

tDS tDH

tWB

NAND_CLE

NAND_CE_N

NAND_WE_N

NAND_ALE

NAND_ADQ[7:0]

NAND_RB

Command



図 -29: NAND アドレスラッチのタイミング図

tCLS

tWP

tDS tDH

NAND_CLE

NAND_CE_N

NAND_WE_N

NAND_ALE

NAND_ADQ[7:0] Address

tCS

tWH

tALS tALH



図 -30: NAND データ出力サイクルのタイミング図

NAND_CLE

NAND_CE_N

NAND_WE_N

NAND_ALE

NAND_ADQ[7:0]

tCH

tCLH

tWPtWPtWP

tWH

tALS

tDS tDH tDS tDH tDS tDH

DOUT 0 DOUT 1 DOUT n

図 -31: NAND データ入力サイクルのタイミング図

tCEA

tRR

tREH

tRP

tREA

tRP tRP

tREA tREAtRHZ tRHZ tRHZ

DIN 0 DIN 1 DIN n

NAND_CE_N

NAND_RE_N

NAND_RB

NAND_ADQ[7:0]



図 -32: Extended Data Output (EDO) サイクルに向けた NAND データ入力タイミング図

tRR

tRP

tREA

tRHZ

tCEA

tREH

DIN 0 DIN 1 DIN n

CE

RE

R/B

IOx

tREA



図 -33: NAND リードステータスのタイミング図

tDS

tRHZ

tCEA

tCLS

70h Status

CE

WE

RE

IO0-7

tREA

tDH

tCLH

tCS tCH

tWP

CLE



図 -34: NAND リード・ステータス・エンハンストのタイミング図

tDStRHZ

tCEA

tCLS

78h

CE

WE

RE

IO0-7

tREAtDH

tCLH

tCStCH

tWP

CLE

R1 R2 R3 Status

tALH

tWP

tWHtALStALH

ALE

SD/MMC コンフィグレーション・タイミング

表 83. Stratix 10 デバイスの SD/MMC タイミング・パラメーター — 暫定版


tSDCLKP SDMMC_CFG_CCLK クロック周期 (Identification モード) 2,500 — — ns

SDMMC_CFG_CCLK クロック周期 (Standard SD モード) 40 — — ns

SDMMC_CFG_CCLK クロック周期 (High–speed SD モード) 20 — — ns

tDUTYCYCLE SDMMC_CFG_CCLK デューティーサイクル 45 50 55 %

td SDMMC_CFG_CMD/SDMMC_CFG_DATA の出力遅延 7.3 — 10.1 ns

tSU SDMMC_CFG_CMD/SDMMC_CFG_DATA の入力セットアップ 4.37 — — ns

tH SDMMC_CFG_CMD/SDMMC_CFG_DATA の入力ホールド 0 — — ns



図 -35: SD/MMC のタイミング図

SDMMC_CFG_CCLK

SDMMC_CFG_CMD and SDMMC_CFG_DATA (Out)tSU

tH

td

Command/Data Out

SDMMC_CFG_CMD and SDMMC_CFG_DATA (In)

Command/Data In

初期化

表 84. Stratix 10 デバイスの初期化時間 — 暫定版

コンフィグレーション・スキーム初期化に必要な最大継続時間

AS、AVST ×8、AVST ×16、AVST ×32、NAND、SD/MMC 2 ms (124)

コンフィグレーション・ビット・ストリームのサイズ

表 85. Stratix 10 デバイスのコンフィグレーション・ビット・ストリームのサイズ — 暫定版この表は、デザインのをコンパイルする前の外部フラッシュのサイズあるいは EPCQ-L シリアル・コンフィグレーション・デバイスで推定されるコンフィグレーション・ビット・ストリームのサイズを示しています。このサイズは、圧縮ビットストリーム用であり、実際のサイズは、デザインによって異なる場合があります。実際のサイズは、この表のビット・ストリーム・サイズと同じかそれより小さくなります。

バリアント製品ライン圧縮されたコンフィグレーション・ビット・ストリームのサイズ (Mb)

Stratix 10 GX GX 400、GX 650 79

GX 850、GX 1100 133

continued...

(124)

この仕様は、CONF_DONE 信号が High となってから INIT_DONE 信号が High となるまでの時間を表す初期化時間です。



バリアント製品ライン圧縮されたコンフィグレーション・ビット・ストリームのサイズ (Mb)

GX 1650、GX 2100 227

GX 2500、GX 2800 336

GX 4500、GX 5500 448

Stratix 10 SX SX 400、SX 650 79

SX 850、SX 1100 133

SX 1650、SX 2100 227

SX 2500、SX 2800 336

SX 4500、SX 5500 448

最小コンフィグレーション時間の見積もり

Hyper Initialization は、デバイス・コンフィグレーション時に HyperFlex™レジスターを初期化あるいは既知の状態にリセットするために、インテル® Quartus® Prime 開発ソフトウェアの設定でイネーブル/ディセーブルすることができるオプションです。

大コンフィグレーション時間が、小コンフィグレーション時間の 2 倍以上となることはありません。

表 86. Stratix 10 デバイスにおける最小コンフィグレーション時間の見積もり (JTAG および Avalon–ST) — 暫定版

バリアント製品ライン最小コンフィグレーション時間 (ms) [Hyper Initialization Off/Hyper Initialization On]

JTAG AVST ×8 AVST ×16 AVST ×32

170~230 MHz内部クロック (内部クロックソース

使用)

250 MHz 内部クロック (外部クロックソース使用)


使用)



使用)



使用)


Stratix 10 GX GX 400、GX 650

3000/3100 3000/3100 137/167 91/111 77/108 51/72 60/92 40/61

GX 850、GX 1100

5300/5600 5300/5600 228/284 152/189 123/179 82/119 95/150 63/100

GX 1650、GX 2100

9000/9500 9000/9500 377/426 251/284 197/248 131/165 107/158 71/105

continued...




JTAG AVST ×8 AVST ×16 AVST ×32


使用)



使用)



使用)



使用)


GX 2500、GX 2800

13300/14000 13300/14000 551/620 367/413 284/354 189/236 150/221 100/147

GX 4500、GX 5500

17600/18700 17600/18700 723/831 482/554 371/480 247/320 194/303 129/202

Stratix 10 SX SX 400、SX650

3000/3100 3000/3100 137/167 91/111 77/108 51/72 60/92 40/61

SX 850、SX1100

5300/5600 5300/5600 228/284 152/189 123/179 82/119 95/150 63/100

SX 1650、SX2100

9000/9500 9000/9500 377/426 251/284 197/248 131/165 107/158 71/105

SX 2500、SX2800

13300/14000 13300/14000 551/620 367/413 284/354 189/236 150/221 100/147

SX 4500、SX5500

17600/18700 17600/18700 723/831 482/554 371/480 247/320 194/303 129/202

表 87. Stratix 10 デバイスにおける最小コンフィグレーション時間の見積もり (AS、NAND、および SD/MMC) — 暫定版


AS ×4 NAND SD/MMC

170~230 MHz 内部クロック (内部クロック

ソース使用)

250 MHz 内部クロック (外部クロックソース

使用)


ソース使用)


使用)

170~230MHz 内部クロック (内部クロック

ソース使用)


使用)

Stratix 10 GX GX 400、GX 650 284/315 189/210 366/396 244/264 366/396 244/264

GX 850、GX 1100 450/506 300/337 597/653 398/435 597/653 398/435

GX 1650、GX 2100 716/767 477/511 966/1017 644/678 966/1017 644/678

GX 2500、GX 2800 1029/1100 686/733 1403/1472 935/981 1403/1472 935/981

continued...




AS ×4 NAND SD/MMC


ソース使用)


使用)


ソース使用)


使用)

170~230MHz 内部クロック (内部クロック

ソース使用)


使用)

GX 4500、GX 5500 1338/1449 892/966 1800/1950 1200/1300 1800/1950 1200/1300

Stratix 10 SX SX 400、SX 650 284/315 189/210 366/396 244/264 366/396 244/264

SX 850、SX 1100 450/506 300/337 597/653 398/435 597/653 398/435

SX 1650、SX 2100 716/767 477/511 966/1017 644/678 966/1017 644/678

SX 2500、SX 2800 1029/1100 686/733 1403/1472 935/981 1403/1472 935/981

SX 4500、SX 5500 1338/1449 892/966 1800/1950 1200/1300 1800/1950 1200/1300

I/O タイミング

インテル® Quartus® Prime Timing Analyzer は、配置配線完了後の具体的なデザインに基づき、高い精度の I/O タイミング・データを提供します。

I/O タイミングの仕様は、 Stratix 10 デバイス・データシートの今後のリリースで利用可能となります。 .

用語集

表 88. 用語集

用語定義

差動 I/O 規格レシーバー入力波形

continued...



用語定義

Single-Ended Waveform

Differential Waveform

Positive Channel (p) = VIH

Negative Channel (n) = VIL

Ground

VID

VID

VID

p - n = 0 V

VCM

トランスミッター出力波形Single-Ended Waveform

Differential Waveform

Positive Channel (p) = VOH

Negative Channel (n) = VOL

Ground

VOD

VOD

VOD

p - n = 0 V

VCM

fHSCLK I/O PLL 入力クロック周波数

fHSDR 高速 I/O ブロック — 大/ 小 LVDS データ転送レート (fHSDR = 1/TUI)、DPA なし。

fHSDRDPA 高速 I/O ブロック — 大/ 小 LVDS データ転送レート (fHSDRDPA = 1/TUI)、DPA あり。

J 高速 I/O ブロック — デシリアライゼーション・ファクター (パラレル・データ・バスの幅)

JTAG タイミング仕様 JTAG タイミング仕様:

continued...



用語定義

TDO

TCK

tJPZX tJPCO

tJPH

tJPXZ

tJCP tJPSU t JCL tJCH

TDI

TMS

RL レシーバ差動入力ディスクリート抵抗 ( Stratix 10 デバイス外部)

サンプリング・ウィンドウ (SW) タイミング図 — データを正しくキャプチャーするために有効でなければならない期間。セットアップタイムとホールドタイムは、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。

Bit Time

0.5 x TCCS RSKM Sampling Window (SW)

RSKM 0.5 x TCCS

シングルエンド電圧リファレンス形式の I/O 規格 SSTL および HSTL I/O の JEDEC 規格は、AC および DC 入力信号値を定義します。AC の値は、レシーバーがそのタイミング仕様を満たす必要がある電圧レベルを示します。 DC の値は、レシーバーの終的なロジックステートが明確に定義された電圧レベルを示します。レシーバー入力が AC値を交差した後、レシーバーは、新たなロジックステートに変化します。新しいロジックステートは、入力が DC 閾値を越えた状態を継続する限り、維持されます。このアプローチは、入力波形のリンギングが存在する状況で予測可能なレシーバーのタイミングを提供することを目的としています。シングルエンド電圧リファレンス形式の I/O 規格

continued...



用語定義

V IH(DC)V REF

V OH

V OL

V CCIO

V SS

V IL(DC)

V IH(AC)

V IL(AC)

tC 高速レシーバー/トランスミッターの入力および出力クロック周期。

TCCS (チャネル間スキュー) 同じ PLL によってドライブされるチャネル全体の tCO のばらつきやクロックスキューを含む、速の出力エッジと低速の出力エッジ間のタイミング差です。クロックは TCCS 測定に含まれます。(この表の SW のタイミング図を参照してください。)

tDUTY 高速 I/O ブロック — 高速トランスミッター出力クロックのデューティーサイクル。

tFALL 信号の High から Low への遷移時間 (80~20%) 。

tINCCJ PLL クロック入力のサイクル間ジッター許容値。

tOUTPJ_IO PLL によってドライブされる GPIO の周期ジッター。

tOUTPJ_DC PLL によってドライブされる専用クロック出力の周期ジッター。

tRISE 信号の Low から High への遷移時間 (20~80%)。

TUI (Timing Unit Interval) スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために許容されるタイミング・バジェット (TUI = 1/(レシーバー入力クロック周波数の逓倍係数) = tC/w)。

VCM(DC) DC コモンモード入力電圧。

VICM 入力コモンモード電圧 — レシーバーにおける差動信号のコモンモード。

VICM(DC) VCM(DC) DC コモンモードの入力電圧。

VID 入力差動電圧振幅 — レシーバーにおける差動伝送の正導体入力とコンプリメンタリー導体間の電圧の差。

VDIF(AC) AC 差動入力電圧 — スイッチングに必要な AC 入力差動低電圧。

VDIF(DC) DC 差動入力電圧 — スイッチングに必要な DC 入力差動低電圧。

continued...



用語定義

VIH 入力電圧 High — デバイスがロジック High として受け入れる、入力に印加される小正電圧。

VIH(AC) High レベル AC 入力電圧

VIH(DC) 入力 High レベル DC 電圧

VIL 入力電圧 Low — デバイスがロジック Low として受け入れる、入力に印加される大正電圧。

VIL(AC) 入力 Low レベル AC 電圧

VIL(DC) 入力 Low レベル DC 電圧

VOCM 出力コモンモード電圧 — トランスミッターにおける差動信号のコモンモード。

VOD 出力差動電圧振幅 — トランスミッターにおける差動伝送の正出力とコンプリメンタリー出力間の電圧の差。

VSWING 差動入力電圧

VIX 入力差動クロスポイント電圧

VOX 出力差動クロスポイント電圧

VX(AC) VIX 入力差動クロスポイント電圧

W 高速 I/O ブロック — クロックブースト係数



改訂履歴

日付バージョン変更内容

2017 年 8 月 2017.08.04 • DLL 動作周波数の範囲を「DLL 範囲の仕様」に明記しました。• リファレンス・クロックの仕様を「HPS SPI のタイミング特性」に明記しました。

2017 年 5 月 2017.05.08 • Stratix 10 デバイスの絶対大定格の表に記載された VCCERAM の説明を更新しました。• Stratix 10 デバイスで遷移中に許容される大オーバーシュートの表を追加しました。• Stratix 10 デバイスの推奨動作条件の表を追加しました。

— VCC、VCCIO、および VCCBAT の仕様を更新しました。— シンボルを VCCPFUSE_SDM から VCCFUSEWR_SDM に変更しました。— VCCERAM と VCCIO_UIB の説明を更新しました。— VCCM の仕様を追加しました。— tRAMP および接尾辞 V のスピードグレードに脚注を追加しました。.

• Stratix 10 デバイスの SmartVID に対する温度補償の表を削除しました。• 「トランシーバー電源の動作条件」のセクションの注を更新しました。• Stratix 10 デバイスの HPS 電源の動作条件の表を更新しました。

— VCCL_HPS と VCCPLLDIG_HPS の仕様を更新しました。— SmartVID に脚注を追加しました。

• Stratix 10 デバイスのシングルエンド I/O 規格の表に記載された IOL および IOH の脚注を更新しました。• Stratix 10 デバイスの差動 I/O 規格の仕様を更新しました。

— DMAX をデータレートに変更しました。— VOD に注を追加しました。

• Stratix 10 デバイスの I/O PLL の仕様に記載された tOUTPJ_DC と tOUTCCJ_DC の仕様を更新しました。• 表「L タイル CMU PLL の性能」の小周波数の単位を変更しました。• 表「H タイル CMU PLL の性能」の小周波数の単位を変更しました。• 次の表に記載された FREF < 100 MHz の tINCCJ の仕様を更新しました。

— Stratix 10 デバイスの fPLL の仕様— Stratix 10 デバイスの I/O PLL の仕様

• Stratix 10 デバイスの DSP ブロック性能の仕様に関して次のモードに脚注を追加しました。— 固定小数点 27×27 乗算モード— 固定小数点 18×18 乗算加算器モード— 36 ビットで加算される固定小数点 18×18 乗算加算器モード

• Stratix 10 デバイスの高速 I/O 規格に記載された表内のソフト CDR モードの仕様を更新しました。• POR の仕様を追加しました。• Stratix 10 デバイスの AS タイミング・パラメーターに記載された表内の Tdo の大値を更新しました。

continued...



日付バージョン変更内容

• Avalon–ST のコンフィグレーション・タイミング図の注を更新しました。• Stratix 10 デバイスにおける NAND ONFI 1.0 Mode 0–5 のタイミング要件の表を加筆修正しました。• Stratix 10 デバイスの SD/MMC タイミング・パラメーターの表に記載された tSU、tH、および td の仕様を更新しました。• 表題「 Stratix 10 デバイスの初期化クロック・ソース・オプションと大周波数」を「 Stratix 10 デバイスの初期化時間」に更新しました。• Stratix 10 デバイスのコンフィグレーション・ビット・ストリームのサイズにおいて、「実際のサイズは、この表のビット・ストリーム・サイズと同じかそ

れより小さくなります。」という一文を追加しました。• 小コンフィグレーション時間の見積もりの項を加筆修正しました。• Stratix 10 デバイスにおける小コンフィグレーション時間の見積もり (AS、NAND、および SD/MMC) の表から AS ×1 の仕様を削除しまし

た。• 用語集を追加しました。• ツール名から PowerPlay テキストを削除しました。

2017 年 2 月 2017.02.17 以下の点を変更しました。• 「 Stratix 10 GX/SX E-Tile GX/SX デバイス E タイルのトランシーバー電源の動作条件」を追加しました。• 「E タイル・トランシーバー性能の仕様」の項を追加しました。• 「 Stratix 10 デバイス E タイルのトランシーバー性能」の項を追加しました。• 「トランシーバー・リファレンス・クロックの仕様」の項を追加しました。• 「 Stratix 10 デバイス E タイルのトランスミッター性能」の項を追加しました。• 「 Stratix 10 デバイス E タイルのレシーバーの仕様」の項を追加しました。• 「 Stratix 10 デバイスの AS タイミング・パラメーター」の表を追加しました。

— Tdcsfrs と Tdcslst を更新しました。— Text_delay と Text_skew を追加しました。— Tsu と Th を削除しました。

• AS コンフィグレーションにおけるシリアル入力のタイミング図を更新しました。

2016 年 12 月 2016.12.09 以下の点を変更しました。• 表「L タイルのレシーバーの仕様」の大 tLTR 値と単位を変更しました。• 表「Stratix 10 GX/SX デバイス L タイルのトランシーバー・クロックの仕様」の以下の点を変更しました。

— reconfig_clk 信号の値を変更しました。— GX チャネルに新しい脚注を追加しました。— GXT チャネルの小値を変更しました。

• 表「H タイル・トランシーバーの仕様」の大 tLTR 値と単位を変更しました。• 表「H タイル・トランスミッターの仕様」から QPI に関する脚注を削除しました。• 表「Stratix 10 GX/SX デバイス H タイルのトランシーバー・クロックの仕様」に記載された reconfig_clk 信号の値を変更しました。• 表「Stratix 10 デバイスの fPLL の仕様」に記載された fINPFD の小値を変更しました。

2016 年 10 月 2016.10.31 初版



インテル stratix 10 デバイス・データシート...stratix® 10...

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