fpga アクセラレータカードの pcb デザインガイ...

XAPP1316 (v1.1) 2018 年 12 月 21 日 1japan.xilinx.com

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

概要

このアプリケーションノートでは、 PCI Express Card Electromechanical Specification, Revision 3.0 [参照 1] で定義されたアクセラレータカードフォームファクターの概要を説明します。スタックアップデザイン、誘電材料の選択、 PCB 設計プロセスで使用する PCB 製造技術など、プリント回路基板 (PCB) の設計上の課題を取り上げます。「コンポーネント配置のガイドライン」では、高速メモリデザイン、高速 SerDes チャネルデザイン、および電源供給ネットワーク (ここでは PDN と呼ぶ) デザインの推奨レイアウトを紹介します。

このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。デザインファイルの詳細は、「リファレンスデザイン」を参照してください。

はじめに

ハイパースケール (クラウド ) コンピューティングに加え、ハイパフォーマンスコンピューティング (HPC) も着実に発展を続けており、政府機関、石油、金融サービス、生命科学産業では HPC でデータマイニングおよび解析を実行し、脅威の監視、パターン/画像認識、暗号化/復号化、オプション評価、資産リスク解析、地震モデリング/解析、遺伝子コード化/マッチング、医薬品モデリング/発見などに役立てています。これらのアプリケーションでは大量の演算処理とデータアクセスが発生するため、コンピューティング性能とメモリ帯域幅の向上に対する要求は高まる一方です。こうした成長を支えるため、データセンターアーキテクトは性能と効率を高める新しいサーバーアーキテクチャを模索しています。このため、 CPU だけのシステムに代わり、コプロセッサとしてハードウェアアクセラレータを使用することで性能を強化したシステムが普及しはじめています。このような状況から、グラフィックスプロセッシングユニット (GPU)、 FPGA、その他のアクセラレータ技術が、 HPC ハイパースケールシステムをかつてない性能レベルへと引き上げるための役割を担う可能性が出てきました。

データセンターで運用されるアクセラレータは、使用される期間全体にわたってターゲットワークロードとの互換性を維持する必要があります。ただしワークロードの種類は多岐にわたり、刻々と変化することを考えると、この要件を満たすのは容易ではありません。したがって、データセンターで使用するアクセラレータはプログラマブルであることが強く求められます。つまり、データセンター市場ではプログラマブルな FPGA が理想的な選択肢となります。

データセンターで使用される PCB フォームファクター

アクセラレータカードのフォームファクター要件は、PCI Express Card Electromechanical Specification, Revision 3.0 [参照 1] で定義されています。

アクセラレータカードは、アプリケーション要件に応じて表 1 に記載した、いずれかのフォームファクターで設計します。

アプリケーションノート : UltraScale および UltraScale+ デバイス

XAPP1316 (v1.1) 2018 年 12 月 21 日

FPGA アクセラレータカードの PCB デザインガイドライン著者: Ravindra Gali

表 1: アクセラレータカードのフォームファクター

カードタイプ最大高さ (インチ) 長さ (インチ)

ロープロファイル/スリム PCIe® カード 2.731 4.72 または 6.59

ハーフレングス (HL) 4.381 6.6

3/4 レングス 4.381 9.45

フルレングス (FL) 4.381 12.28

https://japan.xilinx.com



どのカードも、 PCIe 仕様に準拠するには厚さ 1.57mm (0.062 インチ) ± 0.13mm (0.005 インチ) とする必要があります。表 1 に記載した最大高さは、エッジフィンガー下端からカード上端までの長さです。

ホストサーバーには、 PCIe Gen3 x16 カードのエッジコネクタを使用して接続します。このインターフェイスは、 12V および 3.3V ピンを使用してカードに PCIe 信号および電源を供給します。

図 1 に、ハーフハイトハーフレングス (ロープロファイル) カードの例を示します。

図 2 に、フルハイトハーフレングスカードの例を示します。

X-Ref Target - Figure 1

図 1:ハーフハイトハーフレングス、ロープロファイルカードの例

X19322-070517


図 2: フルハイト、ハーフレングスカードの例

X19323-070517




図 3 に、フルハイト 3/4 レングスカードの例を示します。


図 3: フルハイト、 3/4 レングスカードの例

X19324-070517




アーキテクチャ

図 4 に、一般的なアクセラレータカードのブロック図を示します。

一般的なカードの機能は次のとおりです。

• ターゲットデバイス : ザイリンクス Virtex® UltraScale+™ FPGA

• SDRAM: 2 ～ 4 つの 2667Mb/s x72 DDR4 インターフェイス (チップ直付け構成)

• イーサネットポート : 2 ～ 4 つの QSFP28 コネクタによる 2 x100GbE ～ 4 x100GbE

• Gen3/Gen4 PCIe x16 インターフェイス (x16 カードエッジコネクタ経由でホストに接続)

• FPGA コンフィギュレーション用のクワッド SPI フラッシュメモリ

• 温度および電力監視用の USB/JTAG/SYSMON

通常、政府機関などの HPC ユーザーは VU9P、 VU11P、 VU13P などの大規模な Virtex FPGA を搭載したフルハイトフルレングスフォームファクターカードを選択します。通常、これらのカードは消費電力の制約を受けることがなく、信頼性と熱のみを考慮して設計します。これらのカードで使用する FPGA の消費電力は約 100W ～ 200W です。

ハイパースケールユーザーは一般に、ロープロファイル (ハーフハイトハーフレングス) カード、フルハイトハーフレングスカード、フルハイト 3/4 レングスカードを使用し、アプリケーションに応じて VU3P、 VU5P、 VU7P、または VU9P デバイスを選択します。これらのカードは追加の電源コネクタを使用する場合があり、消費電力は 10W (x1)、 25W (x4、 x8) から最大で 300W まで幅があります。


図 4:一般的なアクセラレータカードのブロック図

X19325-082317


スタックアップの定義と材料の選択



PCIe 仕様に準拠したアクセラレータカードを設計する場合、カードの厚さを 62mil ± 5mil に収めることが大きな課題となります。この厚さ制限を満たそうとすると、全体の層数が大きく制限されます。しかもシグナル/パワーインテグリティ、機械的/熱設計の要件、および PCB 製造の要件を考慮しながらコストを最小限に抑える必要もあるため、設計は非常に困難です。

PCB スタックアップは、銅箔と誘電材料 (絶縁材料) の層を交互に重ねた構造が一般的です。 PCB メーカーは積層板ベンダーから単体の積層板およびプリプレグシートを購入し、これらを必要な層数だけ交互に重ねます。積層板とプリプレグシートは、 PCB 製造工程で加熱加圧処理によって接着されます。積層板/コアは、薄い誘電材料の両面に銅のクラッド箔を貼り付けた構成となっています。この銅のクラッド箔が PCB の内層となります。コアの誘電材料は、硬化したガラス布材料とエポキシ樹脂で構成され、この樹脂が銅箔と銅箔の間の絶縁層としての役割を果たします。ガラス布の主な目的は、 PCB に X および Y 方向の機械的強度を与えることにあります。ガラス布には、さまざまなロール幅、スタイル (1035、 1080、 2113、 3313、または 7628)、厚さのものがあります。

利用できる樹脂系は、アプリケーション要件に応じていくつもの種類があります。代表的なものに、エポキシ系 (FR4)、ポリイミド、テフロン系樹脂、ポリフェニレンオキサイド (PPO)、ポリフェニレンエステル (PPE)、シアン酸エステル (CE)、ビスマレイミドトリアジン樹脂 (BT) などがあります。着目するパラメーターとしては、比誘電率 (Dk または r)、誘電正接 (Df)、ガラス転移温度 (Tg)、はんだ付けおよびリワークへの耐性、吸湿性、およびコストがあります。樹脂を選択する際は、ガラス布および銅箔との相性を考慮する必要があります。

プリプレグは樹脂を含浸させたシート状の誘電材料ですが、積層板とは異なり樹脂が完全には硬化されていません。プリプレグはコア層どうしの絶縁と接着の役割を果たします。加熱加圧処理によってプリプレグを硬化するとすべての層が接着され、 PCB が完成します。積層板ベンダーからはシグナルインテグリティを高めるためにガラスタイプを変えたもの、ガラス布の織り、樹脂含有率 (%)、コア厚さ、銅箔の重さ (1/2oz.、 1oz.、 2oz.)、および銅箔タイプを変えたものなど、さまざまな製法の積層板/コアシートが提供されています。

表 2 に、 PCIe 規格の厚さ要件を満たした代表的な 16 層スタックアップの仕様を示します。

表 2: PCI 規格に準拠した代表的な 16 層スタックアップ

層材料タイプ材料名ガラススタイル過圧後の材料の比

誘電率 r (@ 10GHz)

加圧後の材料厚さ (mil)

1 最上位銅 0.7

プリプレグ I-Speed IS 1067MS(1) 3.27 3.0

2 電源/グランド銅 0.6

コア I-Speed IS 1067MS 3.27 3.0

3 信号銅 0.6

プリプレグ I-Speed IS 1067MS 3.27 3.5



5 信号銅 0.6




7 信号銅 0.6








表 3 に、表 2 のスタックアップを使用して 39 (シングルエンド )、 50 (シングルエンド )、および 100 差動インピーダンスを達成するために必要な公称トレース幅および間隔を示します。

全体的な基板層数を決定する上で、誘電材料の選択は重要な要素となります。誘電材料を選択する際に考慮すべき重要なパラメーターには、次のものがあります。

• 比誘電率 (Dk または r)

• 誘電正接 (Df)

• ガラス転移温度 (Tg)

• ガラス布の織り特性

• 絶縁破壊電圧 (DBV)






12 信号銅 0.6




14 信号銅 0.6




16 最下位銅 0.7

めっきおよびソルダーレジストを除くプレス厚さ 59.33 ±10%

めっきおよびソルダーレジストを含む全体の厚さ 62.87 ±10%

注記:1. MS = Mechanically Spread です。

表 2: PCI 規格に準拠した代表的な 16 層スタックアップ (続き)

層材料タイプ材料名ガラススタイル過圧後の材料の比

誘電率 r (@ 10GHz)

加圧後の材料厚さ (mil)

表 3: PCI 規格に準拠した代表的な 16 層スタックアップのインピーダンス表

シングルエンド (50 ± 10%) シングルエンド (39 ± 10%) 差動 (100 ± 10%)

ライン幅 (mil)シミュレーションによるインピーダ

ンス ( )ライン幅

シミュレーションによるインピーダ

ンス ( )ライン幅 (mil) 間隔 (mil)

シミュレーションによるインピーダ

ンス ( )

3 ～ 50 5 ～ 39 3 10 ～ 100

3 ～ 50 5 ～ 39 3 10 ～ 100

3 ～ 50 5 ～ 39 3 10 ～ 100

3 ～ 50 5 ～ 39 3 10 ～ 100

3 ～ 50 5 ～ 39 3 10 ～ 100




比誘電率

比誘電率 ( r または Dk) は、ある絶縁体 (誘電材料) を使用した平行板キャパシタの容量と絶縁体 (誘電材料) を使用しない真空中の同じキャパシタの容量の比です。真空の比誘電率は 1 です。それ以外のすべての物質の比誘電率は 1 より大きい値です。

容量が増大するのは、電界が存在する場所で双極子が再整列することが原因です。また、容量が増大すると媒体中の電磁波の速度が大気中に比べだけ減少します (式 1 参照)。

式 1

ただし

• C は自由空間における光の速度 (0.0118in./ps)

• V はこの誘電材料が存在する場合の伝搬速度

式 2

データシートに記載されている誘電材料の r は、特定のガラス繊維と樹脂の組成に基づく実効 r 値です。これは、誘電材料を構成するガラスおよび樹脂材料にはそれぞれ固有の r 値があるためです。伝送ラインのインピーダンスを計算するには、実効 Dk または r を使用します。 Dk または r は周波数と反比例の関係にあり、周波数が高くなるにつれ材料の比誘電率は小さくなります。

表 4 に、 PCB デザインで一般的に使用される誘電材料を示します。ここに示す値のほとんどは、メーカーのデータシートに 10GHz または 12.5GHz における値として記載されています。Tachyon 100G や Megtron 7 などの誘電材料は比較的新しく、コストは高いものの超高速デザインには特に適しています。

ほかの条件が同じであるなら、 r が小さい誘電材料を使用した方が、一定のトレースジオメトリに対してより高いトレースインピーダンスが得られるため有利です。 r の大きい誘電材料を用いて同じインピーダンスを得ようとすると、トレースジオメトリを非常に小さくするか、誘電材料の厚みを非常に大きくする必要があります。

表 5、表 6、および表 7 に、 DDR4 QSFP+ インターフェイスの実装に必要なシングルエンド /差動インピーダンスを得るために必要なトレースジオメトリの例を示します。これらのトレースジオメトリは、表 2 に示したスタックアップを使用した場合のものです。

表 4: PCB デザインに使用する代表的な誘電材料

材料名比誘電率誘電正接データシートに記載された

最大周波数 (GHz)

一般的な FR4 4.50 0.015 N/A

Megtron 4 3.80 0.005 1

TU-872LK 3.80 0.009 10

FR408HRIS 3.37 0.0092 10

EM-888 3.80 0.008 10

EM-888K 3.20 0.006 10

Nelco N4000-13 3.70 0.008 10

Nelco N4000-13 Si 3.30 0.007 10

Megtron 6 3.63 0.004 12

Rogers 4003C 3.38 0.0027 10

Rogers 4350B 3.48 0.0037 10

Taychon 100G 3.02 0.0021 10

Megtron 7 (低 Dk ガラス) 3.35 0.002 12

I-Speed 3.63 0.0071 10

I-Speed IS 3.27 0.0064 10

r

r C V=

伝搬遅延 r C=




表 5 と表 6 に示したシングルエンドインピーダンストレース幅の計算には、Isola の FR408HRIS を使用して基準スタックアップには図 5 を使用しました。また、表 7 に示した 100 差動インピーダンスの要件を満たすためのトレース幅と間隔の要件は、図 6 を使用して求めました。この計算結果を見ると、一般的な FR4 基板で一定のトレース幅に対して同じインピーダンスを得ようとすると、内層の配線層に対する誘電材料の厚さを 1.4mil 増やす必要があることがわかります。この場合、前掲のスタックアップに比べ基板の厚さが約 25% と大幅に増大し、 PCIe の厚さ要件を満たすことができません。また、基板が厚くなると標準 PCB 製造プロセスで一般的な 10:1 のビアアスペクト比を超えてしまう可能性があります。その場合は高度な PCB 製造プロセスが必要になるため、さらにコストが上昇します。

表 5: 39 シングルエンドインピーダンスを達成するために必要なスタックアップの例

誘電材料 rトレース厚さ

(T)W (mil)

D (H1+H2+T) (mil)

シングルエンドトレースインピーダンス ( )

一般的な FR4 4.50 0.6 5 8.6 ～ 39

I-Speed IS 3.27 0.6 5 7.1 ～ 39

表 6: 50 シングルエンドインピーダンスを達成するために必要なスタックアップの例

誘電材料 r トレース厚さ (T) W (mil)D (H1+H2+T)

(mil)シングルエンドトレース

インピーダンス ( )

一般的な FR4 4.50 0.6 3 8.6 ～ 50

I-Speed IS 3.27 0.6 3 7.1 ～ 50

表 7: 100 差動トレースインピーダンスを達成するために必要なスタックアップの例

材料 r トレース厚さ (T) W (mil) 間隔 (S)D (H1+H2+T)

(mil)差動トレース

インピーダンス ( )

一般的な FR4 4.5 0.6 3 10 8.6 ～ 100

I-Speed IS 3.27 0.6 3 10 7.1 ～ 100


図 5: シングルエンドストリップライン

ƐrH1

H2

X19900-122018




誘電正接 (Df)

このパラメーターは、積層板によって吸収される RF エネルギーの量を表します。誘電正接の値は樹脂系およびガラス布ごとに異なります。材料のデータシートに記載された誘電正接は、これら 2 つを組み合わせたものです。 Dk 同様、誘電正接 (tan(δ) または Df) も周波数により変動し、ガラスと樹脂の組成比率によっても異なります。

誘電損失の一次近似は、式 3 で求めます。

式 3

ただし

• f はナイキストに等しい正弦波周波数 (GHz)

• Df は誘電正接

• r は比誘電率

詳細は、「Loss in a channel: Rule of Thumb #9」 [参照 2] を参照してください。

幅広い周波数レンジでの誘電損失と導体損失の影響については、これまで多くの業界論文で定量化されています。Dk = 4.4、 Df = 0.02 (～ 20GHz) の FR4 ベース基板では、損失全体に占める導体損失の割合が約 13% と推定されます [参照 3]。これに対し、 Dk = 3.7、 Df = 0.002 の低損失の誘電材料を使用した場合、損失全体に占める導体損失の割合は約 30% にまで増大しました。この結果から明らかなように、高速アプリケーション向けの PCB を設計する場合は、誘電損失が支配的な損失メカニズムとなることに注意が必要です。

注記: シグナルインテグリティを最大にするには、低 Dk かつ低 Df の誘電材料を選択することを推奨します。

ガラス転移温度

ガラス繊維のガラス転移温度 (Tg) は、樹脂の熱膨張率が低温時に比べはるかに大きい値に変化します。 PCB のはんだ温度が誘電材料の Tg を超える場合、 z 軸方向の膨張によってめっきスルーホールに過大な応力がかかり破損することがあるため、 Tg は PCB の製造容易性を左右する重要なパラメーターといえます。

ガラス布の織り特性

前述のとおり、ガラス布の最大の目的は PCB に X および Y 方向の機械的強度を与えることにあります。誘電材料におけるガラスの分布が一様でないと、トレースにはガラス布に起因するインピーダンスと速度のばらつきが生じます。この結果、差動ペアの場合は P と N の配線ペア間でスキューが生じます。チャネルのデータレートおよび長さによっては、この影響による分のスキューが UI の 10 ～ 15% 以上に達することがあり、特に 10Gb/ps を超えるデータレートではスキューが非常に大きくなります。ガラス布の織り特性がシグナルインテグリティに与える影響の定量化とその緩和方法については、業界で多くの研究がなされています [参照 4]。この影響を緩和するには、スタックアップ定義プロセスで MS (Mechanically Spread) ガラスを使用した積層板/プリプレグを使用するのが簡単かつ効果的です。 MS とは、積層板を製造する際にガラスに対してエネルギーを印加して X/Y 方向に伸張および平坦化し、より均一にする工程を追加したものです [参照 5]。このようにエネルギーを印加すると、 PCB 上の伝送ライン全体で比誘電率のばらつきが少なくなります。


図 6:差動エッジ結合対称型ストリップライン

H1 W WS

TD

H2

Ɛr

X19516-092717

減衰 [dB/ in] 2.3 f Df r=




このようなスタイルのガラス布の例として、 1067MS、 1086MS、 1078MS、 3313MS などがあります。ガラススタイル名末尾の「MS」が「Mechanically Spread」であることを表しています。

注記: ガラス布の織り特性による影響を最小限に抑えるには、 3313MS などの MS スタイルガラスを使用した積層板/プリプレグを選択してください。

絶縁破壊電圧

積層板/プリプレグの材料を選択する際には、 Dk および Df 特性だけでなくデザインの絶縁破壊電圧 (DBV) 要件も検討する必要があります。電気通信市場で使用する製品の場合、通常は 1500V の DBV が要求されます。市販の積層板のほとんどは、厚さ 1mil (25µm) あたりの DBV が約 1000V です。したがって、スタックアップ定義を作成する場合、 2mil 未満の積層板/プリプレグは選択できません。

銅箔に関するガイドライン

マルチギガビットチャネルで堅牢なシグナルインテグリティを得るには、これまで述べた誘電材料の特性だけでなく、銅箔の特性も慎重に評価する必要があります。

銅箔は、製造方法によって大きく 2 つに分類されます。 1 つは圧延銅箔で、もう 1 つは電解 (ED) 銅箔です。多層 PCB で使用する銅箔は、電解銅箔が主流です。 PCB 製造工程中に銅箔が積層板材料からはがれないように、ピール強度に優れた銅箔を使用する必要があります。通常、銅箔は重量 (1/2oz.、 1oz.、 2oz.) と銅箔タイプで指定します。銅箔タイプには、標準 ED 銅箔、 Reverse-Treated Foil (RTF)、 High Temperature Elongation (HTE) シャイニー銅箔、 Double-Treated (DT) 銅箔、Very Low Profile (VLP/e、 VLP/H、 VLP) 銅箔などがあります。これらの銅箔タイプには、それぞれ長所と短所があります。標準 ED/HTE 銅箔は VLP 箔と異なり表面が粗く損失が大きいため、マルチギガビットレートで堅牢なインピーダンス制御とシグナルインテグリティ性能を達成する目的には適していません。一方、 VLP 箔はほかの銅箔に比べコストが高く、ピール強度が低いという短所があります。

導体損失の一次近似は、式 4 で求めます。

式 4

ただし

• f はナイキストに等しい正弦波周波数 (GHz)

• w はライン幅 (mil)

詳細は、「Loss in a channel: Rule of Thumb #9」 [参照 2] を参照してください。

導体損失は、表面粗さによる散乱損失と表皮効果による損失の和です (式 5)。

式 5

周波数が高くなると、電流分布の大半がトレース表面に押しやられます (表皮効果)。導体の表面からどの深さまで電流が流れるかを表皮深さと呼び、通常は記号で表します。表皮深さは周波数の平方根に反比例します (式 6)。

式 6

ただし

• は角周波数

• µ は透磁率

• は銅の電気伝導率

表皮深さは 1GHz で約 2µm (80µin.) です。したがって、スタックアップデザインに含まれる信号トレースに ½oz. の銅箔 (700µin.) を選択しておけば、電流の大部分がトレースの表面または底面を流れるため、すべての高速リンクに十分に対応できます。表皮効果の影響は、主に周波数の平方根に比例して抵抗が増大する形で現れます。これを導体損失と呼びます (式 7)。

式 7

減衰 [dB/ in]- 1 w[mils] f[GHz]

導体損失表皮効果による損失表面粗さによる散乱損失+=

2 =

Rac 幅 (W) x 表皮深さ–




表皮効果による損失を最小にする方法の 1 つに、トレースジオメトリの幅を広くして表面積を大きくするというものがあります。ただし、この方法は、 PCB の厚さ、クロストーク、およびコストが増大するという短所があります。同じインピーダンスでトレースの幅を広くするには、最も近い基準面に対する高さを大きくする必要があります。配線スペースの制約によりトレースどうしの間隔を十分に確保できない場合、トレースをさらに基準面から遠ざけるとクロストークが大きくなる可能性もあります。

1GHz を超える非常に高い周波数では、表皮深さは銅箔の代表的な表面粗さに近い値となります。このため、銅箔の粗さによって電流の流れがさらに妨げられ、導体損失が増大します。

銅箔の粗さは、銅箔の製法によって異なります。銅箔の粗さを表す業界用語には、 Ra、 Rz、 RSAR など複数あります (単位はいずれも µm) [参照 6]。 Ra は平均表面粗さを表し、 RSAR (Roughness Surface Area Ratio) は表面積と底面積の比を表します。また、 Rz は十点平均粗さと呼ばれます。 PCB で使用する代表的な銅箔の Rz 値は約 6 ～ 10µm です。 1GHz の場合、この値は表皮深さよりもはるかに大きいため、特にトランシーバーチャネルがマルチギガビットデータレートで動作するような PCB デザインでは、銅箔の表面粗さによる導体損失を考慮する必要があります。

この問題に対処するため、積層板ベンダーは各種アプリケーションニーズに向けて製法の異なる銅箔を高付加価値品として提供しています。ほとんどすべての積層板ベンダーが RTF を標準仕上げとしています。これらの銅箔は Rz、 Ra、および RSAR 仕様値が大きく異なっているため、導体損失の大きさも異なります。使用する銅箔を RTF から VLP タイプの箔に変更すると、 20GHz では少なくとも 1.5dB の改善可能性が実証されています。これにより、全体的な導体損失が約 17% 改善します [参照 3]。

図 7 ～図 10 に、各種誘電材料の 1 インチあたりの挿入損失プロファイルを示します。図 7 は、銅箔のトレース表面が滑らかで表面粗さの影響を無視した場合の 3mil 幅トレースの挿入損失を示したものです。図 8 は、同じ 3mil 幅トレースで平均表面粗さ Ra = 0.6µm の場合の挿入損失を示したものです。


図 7: 3mil 幅トレースの 1 インチあたりの挿入損失 (銅箔の表面粗さなし )

X19327-070517





図 8: 3mil 幅トレースの 1 インチあたりの挿入損失 (銅箔の表面粗さ Ra = 0.6µm)

X19328-070517




図 9 は、銅箔のトレース表面が滑らかで表面粗さの影響を無視した場合の 4mil 幅トレースの挿入損失を示したものです。図 10 は、同じ 4mil 幅トレースで平均表面粗さ Ra = 0.6µm の場合の挿入損失を示したものです。


図 9: 4mil 幅トレースの 1 インチあたりの挿入損失 (銅箔の表面粗さなし )

X19329-070517




表 8 と表 9 に、主要なナイキスト周波数における各誘電材料のトレース 1 インチあたりの平均損失をまとめます。


図 10: 4mil 幅トレースの 1 インチあたりの挿入損失 (銅箔の表面粗さ Ra = 0.6µm)

X19330-070517

表 8: トレース 1 インチあたりの周波数損失 (4mil 幅トレース、銅箔の表面粗さ Ra = 0.6µm)

材料(トレース幅 W = 4 mil)、 Ra = 0.6m

4GHz(PCIe Gen3)

7.5GHz(HMC 15G)

8GHz(PCIe Gen4)

14GHz(QSFP 28)

一般的な FR4 0.611 1.04 1.10 1.79

Megtron 4 0.500 0.838 0.884 1.40

TU-872LK 0.482 0.804 0.848 1.34

FR408HRIS 0.480 0.800 0.844 1.33

EM-888 0.464 0.770 0.811 1.27

Megtron 6 0.393 0.637 0.669 1.02

Taychon 100G 0.360 0.574 0.603 0.91

Megtron 7 (低 Dk ガラス) 0.357 0.569 0.597 0.90


PCB 製造技術


これらの表からわかることを簡単にまとめます。

• 表面粗さが同じなら、挿入損失は誘電材料の Dk と Df、およびトレース幅によって大きく左右されます。

• 図 7 ～図 10 に示したように、全体的な挿入損失は Ra パラメーターによって大きく左右されます。 PCB スタックアップに使用する銅箔について、積層板ベンダーおよび PCB メーカーから銅箔の表面粗さに関する Rz、 Ra、 RSAR、および Rq 値を提供してもらう必要があります。

• トレース幅を広くして特性インピーダンスを達成することで、導体損失を最小化できます。ただしその場合、基板の厚さが増大します。 40 インチトレースが標準的なバックプレーンに比べると FPGA アクセラレータカードのトレースは短いため、 FPGA アクセラレータカードの基板厚さが多少増大しても損失を最小限に抑えられる 4mil トレースの使用が理にかなっています。

• アクセラレータカードのフォームファクターの制限を考慮すると、 100G イーサネットの CAUI-4 仕様が約 11dB @ 14GHz であるため、 FPGA からモジュールまで 5 ～ 7 インチの 4mil 幅トレースを使用すると Nelco N4000 -13/-13SI、 TU-872LK、 FR408HRIS、 I-Speed、 I-Speed IS、 EM-888 など Df = 0.0065 ～ 0.009 の誘電材料を選択する必要があります。同様に、 PCIe Gen4 および Gen3 規格では 15dB 以上が要求されますが、アクセラレータカードのトレースが短いため比較的容易に達成できます。

PCB 製造技術

PCB の厚さの要件を満たしながらアクセラレータカードを配線するのに何層の信号層が必要かは、材料だけでなく使用する PCB 製造技術によっても決まります。コストよりも PCB 層数の最小化を優先する場合は、トレース幅を狭くする以外に、マイクロビア、ブラインドビア、埋め込み型ビアなどの高度な製造技術を使用することもできます。このセク

表 9: トレース 1 インチあたりの周波数損失 (3mil 幅トレース、銅箔の表面粗さ Ra = 0.6µm)

材料(トレース幅 W = 3 mil)、 Ra = 0.6m

4GHz(PCIe Gen3)

7.5GHz(HMC 15G)

8GHz(PCIe Gen4)

14GHz(QSFP 28)

一般的な FR4 0.686 1.16 1.23 1.97

Megtron 4 0.576 0.958 1.01 1.58

TU-872LK 0.558 0.923 0.973 1.52

FR408HRIS 0.558 0.921 0.970 1.51

EM-888 0.540 0.889 0.936 1.46

Megtron 6 0.467 0.753 0.791 1.20

Taychon 100G 0.439 0.698 0.732 1.10

Megtron 7 (低 Dk ガラス) 0.434 0.690 0.724 1.08


PCB 製造技術


ションでは、 PCB 製造技術に関するいくつかの用語と、量産時にこれらの技術を使用した場合に標準の PCB 製造に比べてどれだけコストが高くなるかについて簡単に説明します。図 11 に、さまざまなビアタイプを示します。

ビアアスペクト比

メッキ前の最小ビアホールのドリル直径に対する PCB 板厚の比率を指します。この値は、 PCB 設計者がドリル装置の機械的な能力の限界を超えないようにするためのガイドとして使用されます。一般的に、標準 PCB 製造のビアアスペクト比は 10:1 です。ビアアスペクト比は、高度な PCB 製造技術を使用することで、 DFM 規則に準拠しながら 20:1 まで可能です。

バックドリルビア

導電性を持たないようにその長さの一部が穿孔されたスルーホールビアです。配線から不要なスタブを除去できるため、シグナルインテグリティが向上します。バックドリルビアを使用した場合の一般的なコスト増加率は、標準 PCB 製造コストの 5 ～ 10% 増となります。

ビアインパッド

パッドの下に直接穿孔されたビアです。ビアを接続させるためのメタルトレース (ストリンガー ) が不要になります。この方法では、ボード製造コストが増加しますが、ブレークアウト配線に有効でシグナルインテグリティを向上させることが可能です。コスト増加率は、標準 PCB 製造コストの 10 ～ 15% 増となり、アスペクト比によって異なります。

ブラインドビア/埋め込み型ビア

埋め込み型ビアは PCB 内部に完全に埋め込まれたもので、最上位および最下位層は貫通しません。ブラインドビアは最上位または最下位層のいずれかから内層の信号層までのビアをいいます。いずれのビアも、最上位層から最下位層まで貫通するスルーホールビアとは異なり、ビアの上側または下側に配線スペースを確保できます。ブラインドビアまたは埋め込み型ビアによってどれだけコストが増加するかは、 PCB 上に存在する各ビアの数によって異なります。ブラインド /埋め込み型ビアは、それぞれにラミネーションサイクルが必要となるため、さらにコストが増加します。たとえば、 16 層 PCB で 3 種類のブラインド /埋め込みビア (L1 – L4、 L16 – L12、 L4 – L8) を使用する場合、埋め込み/ブラインドビアの種類ごとに +30% のコスト増加が生じます。ブラインド /埋め込みビアを使用した基板は、ビルドアップ基板や高密度実装配線 (HDI) と呼ばれることもよくあります。

ブラインドビアの最大の問題は、ビア内部に十分な厚さの銅をめっきして接続先の内層に適切に接着させるのが難しいことにあります [参照 5]。ブラインドビアの深さがビア直径を超えると、ビアアスペクト比の制限によりめっきの信頼性が問題となります。したがって、めっきの信頼性を確保するためにほとんどの PCB メーカーがビア直径を深さの 1.5 倍以上とすることを推奨しています。このため、ほとんどの PCB ではブラインドビアを使用できるのは上位 2 層の接続に限られます。それよりも下の層に接続するには、ブラインドビアをスタック構造で重ねる必要があります。そのためには、ブラインドビアに銅を充填する「ボタン」めっき工程、およびこれらのブラインドビアから余分な銅が突き出た


図 11: ビアタイプ

Through-hole via Micro via

Micro via

Buried via

Bottom

Through-hole via with back-drilling

Blind via

TOP

X19331-092817


コンポーネント配置のガイドライン


場合に除去するサンディング工程を PCB 製造プロセスに追加する必要があります。このため PCB 製造コストが増大します。

マイクロビア

直径が 8mil (0.2µm) 未満のビアをマイクロビアと呼びます。一般的にはレーザードリルで穴をあけますが、一度に貫通できるのは通常 1 ～ 2 層までです。各ビアタイプに対して約 15% のコスト増加が生じます。

注記: ブラインドビアを誤ってマイクロビアと呼ぶこともよくあります。


このセクションでは、クラス最高の FPGA ベースアクセラレータカードを設計するための部品配置のガイドラインを示します。図 4 で示したアクセラレータカードの代表的なブロック図は、複数の DDR4 x64/x72 インターフェイス、複数の QSFP28 ポート、および 1 つの PCIe x16 インターフェイスで構成されています。

電気、熱、および機械的要件を考慮しながらすべての高速インターフェイスの配線を成功させるには、部品の配置を最初から慎重に検討する必要があります。特にヒートシンクアタッチメントおよびバックブレースに必要なキープアウトエリアと配線が干渉してシグナルインテグリティに影響することがあるため、実際のレイアウトを始める前のプランニング段階でこれらの要因を検討しておく必要があります。 Kintex および Virtex UltraScale/UltraScale+ デバイスアーキテクチャはいずれも高速トランシーバーと DDR4 インターフェイスを PCB に容易に引き出すことができます。図 12 に、B2104 パッケージの VU9P デバイスのピン配置を示します。このパッケージは、ザイリンクスのほかのパッケージ同様、高速トランシーバーの BGA ボールがデバイスの左/右側に配置され、 SelectIO™ の BGA ボールが上/下側に配置されてい




ます。 FPGA ファブリックおよびその他のデジタルレールに電源を供給する VCCINT BGA ボールはデバイス中央に配置されています。


図 12: DDR4 および QSFP28、 PCIe の BGA ボール位置

GTY Transceivers for QSFP28,

PCIe

GTY Transceivers for QSFP28,

PCIe

X19333-100417




図 13 は、上記デバイスを使用した 3/4 レングスの FPGA アクセラレータカードの実際のレイアウトを上から見たものです。図 14 は、このアクセラレータカードの FPGA デバイス部分を拡大したもので、各種高速インターフェイスの位置を図に示しています。この PCB には 2400Mb/s の x72 DDR4 チャネルが 4 つと、 100G イーサネットポートが 2 つあります。ホストとは x16 PCIe インターフェイスで接続します。


図 13: 3/4 レングスのアクセラレータカードの PCB レイアウト例 (上面図)

X19334-070517




このボードでは、 GTY トランシーバーの BGA ボールが上/下方向、 I/O の BGA ボールが左/右方向となるように FPGA デバイスを実装しています (BGA ボール A1 が左下隅)。 FPGA の各種高速インターフェイス用の BGA ボールを色分けして示しています。

式 8 を使用すると、FPGA から I/O とトランシーバーの BGA ボールをすべて引き出すのに必要な配線層数を簡単に見積もることができます。 UltraScale+ FPGA の場合、 BGA ボール全体の約 40 ～ 45% を信号ピンに使用し、残りの BGA ボールを電源とグランドに使用するものと考えます。

式 8

配線チャネル数は、 FPGA から配線できる合計配線チャネル数です。つまり、 ((1 辺の BGA ボール数 - 1) x 4 辺) です。各チャネルの配線数は、 1 または 2 であり、最上位/最下位層の BGA パッド間で配線可能なトレース数によって異なります。内層の各チャネルの配線数は、 drill-to-copper の特性を考慮し、ビアどうしの間隔によって異なります。この式で計算すると、このデバイスで各種 I/O とトランシーバーの BGA ボールをすべてブレークアウトするには少なくとも 6 つの配線層が必要なことがわかります。 14 層または 16 層のカードならこの信号層の要件を十分に満たすことができ、なおかつ全体の PCB 厚さを規格の 1.57mm (0.062in.) ± 0.13mm (0.005 in.) に収めることができます。


図 14: FPGA の BGA ボール位置 (拡大図)

X19335-070517

層数信号ピン数 (I/O、MGT) 配線チャネル数各チャネルの配線数=


DDR4 のレイアウトガイドライン


次のセクションでは、 DDR4 QSFP インターフェイスのレイアウトおよび電源供給ネットワーク (PDN) デザインの最適化に関する推奨事項を説明します。


FPGA アクセラレータカードの配線で最も多くの面積を占めるのは DDR4 インターフェイスの配線です。DDR4 メモリを FPGA に接続する場合、ディスクリート SDRAM チップを使用する方法と DIMM モジュールを使用する方法のいずれかをアプリケーション要件に応じて選択します。どちらのトポロジの場合も、 DDR4 インターフェイスを最大データレートで正常に動作させるには、堅牢なシグナル/パワーインテグリティを確保する必要があります。具体的には、クロストーク、インピーダンスの不連続による信号反射やパッケージのフライトタイムの違いによるスキューを最小化し、 VTT および VDDQ レールに対するデカップリングキャパシタの配置を最適化することが必要です。ザイリンクスは実験計画法のアプローチを使用して、プロセス、電圧、および温度 (PVT) コーナーで読み出しと書き込みのアイ開口が最大となるように、ドライバースルーレート、ドライバーインピーダンス、トレース幅、トレース長、間隔、負荷容量、フライバイ終端抵抗値など、アイ開口に影響する重要なパラメーターをスイープして包括的なシグナルインテグリティ解析を実行しています。『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583) [参照 7] では、チップを直付けする場合と DIMM を使用する場合の両方についてメモリガイドラインを詳しく説明しています。このメモリレイアウトガイドラインでは、メモリインターフェイスを構成する各種信号グループについて配線の要件、最大ビア数の要件、およびトレース長と間隔の要件など、 PCB レイアウトに関する重要な要素について説明しています。このガイドラインでは、 DQ ラインには最長 6 インチのトレース、アドレスおよびコマンド (ADDR/CMD) 信号には最長 13 インチのトレースを使用して、クロストークが最小となるように信号どうしの間隔を確保しながら DDR4 インターフェイスを配線する方法を示しています。

代表的なアクセラレータカードでは、 FPGA のすぐ近くに DRAM コンポーネントが配置されるため、ここに示すガイドラインの一部は完全には適用できないことがあります。アクセラレータカードの場合、 DDR4 インターフェイスの配線に必要なトレース長は DQ ラインで 3 インチを超えることはほとんどありません。ただし、アクセラレータカードに特有の課題もあります。

• 信号の引き出し部が小さく、トレース間の信号カップリングの可能性が増大します。

• レイアウトが多層にまたがるため、ビアカップリングの範囲が拡大します。

• FPGA/DRAM 領域のネックダウントレースにより、インピーダンス整合が難しくなります。




参考として、 16 層アクセラレータカードの内層の 1 つを図 15 に示します。


図 15:代表的な 16 層アクセラレータカードの内層配線

X19336-070517




上記のシナリオにおける DDR4 レイアウトをサポートするため、ザイリンクスは各種 EDA ツールで簡単に使用できるシミュレーションメソドロジを開発しました。 UltraScale および UltraScale+ ファミリ用に、次の 2 つのビルトイントポロジの ADS ワークスペースを提供しています。

• CK 信号 (書き込み) に関する ADDR 信号グループをシミュレーションするためのシミュレーションワークスペース(図 16参照)。

• DQS ストローブ (書き込み/読み出し ) に関する DQ バイトグループをシミュレーションするためのシミュレーションワークスペース(図 17参照)。


図 16: コマンドアドレス信号に対するシミュレーションワークスペース

X19337-070517




これらのワークスペースは、特定の PCB レイアウトを『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583) [参照 7] に示した配線ガイドラインに照らし合わせて評価する際の基準として提供しています。シミュレーション方法は非常に簡単で、まずリファレンスシミュレーションをそのまま実行し、ワークスペースに付属のバッファー設定、 PCB モデル、データパターンをデフォルトのまま使用して基準アイダイアグラムを生成します。次に、デフォルトの PCB モデルを目的のバイトグループおよび ADDR 信号を含む実際の PCB レイアウトから抽出した S パラメーターモデルで置き換えた後、もう一度解析を実行してアイ開口を基準アイダイアグラムと比較します。このアイ開口が基準アイダイアグラムと同等以上であれば、レイアウトは良好です。 DQ 用と ADDR 用の ADS ワークスペースはどちらも FPGA と DRAM の S パラメーターパッケージモデル、およびクロストークを考慮するための PCB モデルを前提としており、 PVT コーナーをスイープするようにセットアップしています。このワークスペースは理想的な電源を前提にしており、アイマスク要件の一部として同時スイッチング出力 (SSO) または同時スイッチングノイズ (SSN) による電源供給ネットワーク (PDN) ノイズを考慮しています。

図 18 と図 19 に、 ADDR ワークスペースおよび DQ (書き込み) ワークスペースそれぞれの基準アイ開口を示します。


図 17:データ (DQ) 信号に対するシミュレーションワークスペース

X19338-070517





図 18: コマンド /制御/アドレス信号の基準アイ開口

X19339-070517




これらのワークスペースは、次のラウンジからダウンロードできます。

• UltraScale シグナル/パワーインテグリティラウンジ

• UltraScale+ シグナル/パワーインテグリティラウンジ

Keysight 社の ADS シミュレーションワークスペース以外にも、ザイリンクスは UltraScale+ ファミリの DDR4 インターフェイスに関する HyperLynx DDRx ウィザードタイミングモデルも開発しており、リクエストに応じて提供しています。Mentor Graphics 社の LineSim/BoardSim による PCB シグナルインテグリティ解析でこれらのパラメーターを使用すると、実際の DDR4 インターフェイスにおける全体的なマージンを判定できます。

このほか、ザイリンクスは UltraScale および UltraScale+ ファミリ向けにハードウェア相関済みの消費電力を考慮した Input/Output Buffer Information Specification (IBIS) 5.0 SelectIO インターフェイスバッファーモデルも提供しており、これを使用すると消費電力を考慮した IBIS 5.0 モデルをサポートする各種 EDA ツールでシグナルインテグリティ解析を容易に実行できます。これらのモデルは UltraScale+ SelectIO IBIS モデルラウンジからリクエストできます。

次に、シグナル/パワーインテグリティの観点から堅牢な DDR4 レイアウトとするための主な推奨事項を示します。

• ビアカップリングによるクロストークを最小化するために、 DQ 信号はなるべく上位層に配線してください。

° ザイリンクスの解析では、 DQ ネットを深い信号層 (有効ビア長 = 約 60mil) に配線すると、上位層に配線した場合に比べ遠端クロストーク (FEXT) によってチャネルタイミングが少なくとも 30ps 低下することがわかっています [参照 8]。

° ADDR 信号はデータレートが DQ ネットの半分のため、 ADDR 信号よりもデータ信号 (DQ) を優先して配線します。

• スキューを最小限に抑えるため、同じバイトグループは対応するストローブ信号を含めすべて同じ層に配線します。

• FPGA 直下のビアフィールド領域でカップリングを最小にするために引き出し線の長さを約 1.5 インチまで長くする場合、 BGA パッド間で DQ 信号を 2 つではなく 1 つだけ引き出すようにします。

• アンチパッドを大きくすると、 FPGA および DRAM デバイス直下の電源/グランドプレーンがスロット状になります。

推奨: クロストークの問題を防ぐため、グランドプレーンのスロットには信号を配線しないでください (図 20)。この問題を回避するには、図 20 のようにアンチパッドのサイズを小さくする必要があります。


図 19:データ信号 (書き込み) の基準アイ開口

X19340-070517


図 20: スロット状のグランドプレーンへの配線

X19341-070517

https://japan.xilinx.com/member/ultrascale_si_pi_lounge.html

https://japan.xilinx.com/member/ultrascaleplus_si_pi_lounge.html

https://secure.xilinx.com/webreg/clickAction.do




• DRAM デバイスのアドレスピンの近くなど、特にグランドピンの数が少ない場所では、クロストークを最小にするために適切なグランドリターンビアを確保してください。図 21 に悪い配線例を示します。図 22 に良い配線例を示します。

• アドレス /コマンド /制御信号の VTT 終端に関しては、終端抵抗 4 個と 0.1μF キャパシタ 1 個を物理的に交互に配置します (図 23)。


図 21:悪い配線例


図 22:良い配線例

X19736-122018

X19737-122018


図 23: VTT 終端の推奨トポロジ

X19342-070517


SerDes チャネルのガイドライン


SerDes チャネルのガイドライン

ここでは、高速差動チャネルに関してシグナル/パワーインテグリティの観点から堅牢なレイアウトとするための主な推奨事項を示します。

• QSFP、 PCIe インターフェイスのレイアウトでは、差動ペアの P と N を等長に配線します。

• QSFP、 PCIe インターフェイス用に選択したストリップライン層の両側をグランドプレーンで囲み、カップリングを最小化することを推奨します。

• RX と TX は別々のストリップライン層に配線します。 TX チャネルよりも RX チャネルを優先して層を割り当てます。

° FPGA が最上位層にある場合、 RX 差動ペアは上位の信号層に配線します。 RX チャネルで AC カップリングキャパシタが必要な場合は、最上位層に配置することを推奨します。こうすると、 AC カップリングキャパシタから RX チャネルまでのビア配線が短くなるため、 RX チャネルのインピーダンス不連続箇所が最小限に抑えられ、リターンロスが改善します。この場合、最下層からビアに対してバックドリルを施すことも推奨します。FPGA を最下層に配置した場合は、上下を逆にして同じ手法を適用してください。

• 高速差動チャネルは、図 24 に示すように完全な差動方式で配線します。このとき、 FPGA からのブレークアウト領域では、バックジョグ付きネックダウントレースを使用してスキューを補償します。 28Gb/s で動作する高速 QSFP チャネルの場合、 FPGA からのブレークアウトにビアインパッド技術を使用することも推奨します。ビアインパッド技術を使用すると、 FPGA 直下に高速チャネルのブレークアウトスペースをより多く確保できます。

• RX チャネルのリターンロスを最小にするため、 AC カップリングキャパシタはなるべく小型のもの (0402 キャパシタよりも 0201 キャパシタなど) を推奨します。小型キャパシタの方が必要なパッドが小さいため、パッド容量を最小にでき、大型キャパシタを使用した場合に比べトレースに対するインピーダンスの不連続を小さくできます。 AC カップリングキャパシタへのビア配線をシングルエンド方式ではなく P および N トレースを使用した完全な差動方式とすることも推奨します。

• ビア容量を最小にするため、信号ビアとグランドビアのいずれに関しても機能していないビアパッドはすべて除去することを推奨します。バックドリルによってビアスタブを最小にすると、ビアのインダクタンスを減らすことができます。すべての高速チャネルで信号ビアにバックドリルを施すことを推奨します。 3D シミュレーション解析によりビアアンチパッドのサイズを調整すると共に、グランドビアを信号ビアの近くに配置してリターンパスを改善すると、ビアインピーダンスをさらに最適化できます。ビア容量を小さくしてビアインピーダンスがトレースインピーダンスに近くなるように最適化することにより、幅広い周波数の範囲で挿入損失およびリターンロスの性能が大幅に改善します。


図 24:差動チャネルの推奨ブレークアウト配線

X19343-070517


電源供給ネットワーク (PDN) のデザインガイドライン


SelectIO インターフェイスピン同様、 IBIS AMI モデルをサポートした各種 EDA ツールで高速チャネルデザインを容易に実行できるようにするため、ザイリンクスは UltraScale/UltraScale+ ファミリ用にハードウェアとの相関済み GTH/GTY IBIS AMI (Algorithmic Modeling Interface) バッファーモデルも提供しています。これらのモデルは、 UltraScale+ IBIS AMI ラウンジ (アクセス制限あり ) からリクエストできます。


ボードデザインを成功させるには、良好なシグナルインテグリティを確保するだけでなく、堅牢なパワーインテグリティを確保することも同じくらい重要です。スタックアップデザインに何層の電源/グランド層を含めるかは、次の要素を考慮して決定します。

• FPGA 上でデカップリングが必要な電源レールの数 (重複は除く )

• 各レールに対する DC IR ドロップの検討

• リップルノイズの要件

図 25 [参照 9] に、 PCB 上の代表的な電源供給ネットワーク (PDN) を構成する 4 つの主要コンポーネントを示します。

• 電圧レギュレータモジュール (VRM)

• PCB

• パッケージ

• FPGA (シリコン)X-Ref Target - Figure 25

図 25:代表的な PDN システムを構成するコンポーネント

X19344-092717

https://japan.xilinx.com/member/ultrascale_plus_ibis_ami/

https://japan.xilinx.com/member/ultrascale_plus_ibis_ami/




FPGA のロジック回路がスイッチングする場合、図 25 に示したすべての PDN コンポーネントを通過する、外部電源からの過渡電流が生じます。 PDN の各コンポーネントには、特定のインピーダンス (0 以外) があります。このインピーダンスにより、過渡電流が電源素子を流れると電圧の変動 (電圧ノイズ) が生じます。図 26 に示すように、 PDN は PDN の各コンポーネントのインピーダンスに対応した等価集中 RLC 回路のチェーンとして表現できます。


図 26: PDN の等価回路

X19345-092717




図 27 に示すように、 PDN の各コンポーネントがオンチップ電圧ノイズに与える影響は周波数バンドによって異なります。 FPGA から見た、 PDN の各種コンポーネントどうしの相互作用による電源レールの代表的な Z(f) インピーダンスプロファイルは次のとおりです。

• 第 1 ピーク - オンダイ容量とパッケージインダクタンスの共振

• 第 2 ピーク - オンパッケージデカップリングキャパシタと PCB インダクタンスの共振

• 第 3 ピーク - PCB キャパシタおよびボードの PDN コンポーネントと VRM の合計インダクタンス

PDN 共振周波数の周辺で電圧ノイズが大幅に増幅されるのを防ぐため、インピーダンスプロファイルはなるべく平坦で、なおかつ幅広い周波数全域で目標インピーダンスを下回るのが理想です。第 1 ピークの振幅と周波数は FPGA のパッケージデザインとオンダイ寄生素子 (Rdie、Cdie) に支配されるため、平坦なインピーダンスプロファイルを維持するには第 2 および第 3 ピークの振幅を最小に抑えることが PCB の設計目標となります。第 2 および第 3 ピークの共振周波数と振幅は PCB 設計の影響を大きく受けますが、第 1 ピークはほとんど変わりません。


図 27: PDN インピーダンスプロファイルの例

X19346-092717




図 28 に、 PCB 上の PDN を設計する際に注意すべき主要なパラメーターを示します。

各種パラメーターの最適化には、スタックアップデザインおよび電源/グランド層の割り当てが重要な役割を果たします。デカップリングキャパシタから見たインダクタンスは、次の要素に分けることができます。

• キャパシタ実装インダクタンス

• プレーン拡散インダクタンス

• FPGA 直下にある BGA のビアインダクタンス (各レールの電源/グランド BGA ボールによる )

デカップリングキャパシタには、キャパシタのデータシートに記載されたそれ自体の等価直列インダクタンス (ESL) 以外に、図 29 に示すような PCB への実装方法によって生じるインダクタンスもあります。


図 28: PDN 設計に関する主要なデザインパラメーター


図 29: PCB へのキャパシタ実装に関する注意事項

PWR

GND

Bottom

C1

Cap mounting inductance

Spreading inductance to C1

Cap mounting inductance

Spreadinginductanceto cap C2

FPGA

BGA via inductance

h

C2

Power via

Top

Ground via

X19347-092817

X19901-122018




接続トレースの長さはキャパシタ実装インダクタンスに特に大きな影響を与えるため、使用する場合はできるだけ太く短くします。可能な限り接続トレースの使用は避け、ランドパッドにビアが直接接するようにしてください。キャパシタのランド側面にビアを配置するか、ビアの数を 2 倍にするとキャパシタ実装インダクタンスをさらに抑えることができます。

インダクタンス成分として次に大きいのが、 PCB 電源/グランドプレーンに関係するプレーン拡散インダクタンスです。電源プレーンとグランドプレーンはペアで作用し、それぞれのインダクタンスが一体化して存在します。このペアの拡散インダクタンスは、電源プレーンとグランドプレーンの間隔によって決まります。間隔が近いほど誘電体が薄くなり、拡散インダクタンスは小さくなります。拡散インダクタンスは、単位 pH/square で表します。 square は無次元量です。電源/グランドプレーンの形状が正方形で、長さと幅の比が常に 1 の場合、正方形の 1 辺の長さにかかわらず拡散インダクタンスは常に同じ値となります。インダクタンス量はプレーンのサイズではなく形状で決まります。表 10 に、誘電体の厚さによる拡散インダクタンスの変化を概算値で示します。

プレーン間の容量は高周波のデカップリングに役立ちます。この容量は、電源/グランドプレーン間の誘電体の厚さに反比例します。

全体的なループインダクタンスに占める割合が 3 番目に大きいのが、 BGA のビアインダクタンスです。これは FPGA フットプリント直下にあるすべての平行ビアからの実効インダクタンスで、電源/グランドレールに割り当てられた BGA ボールの数によって変化します。これは、 PCB 上のめっきスルーホール (PTH) が FPGA ピン位置にマップするためです。また、ビアの高さが PCB の全体的な厚さと各電源レールに対する層の割り当てによって決まるため、 BGA のビアインダクタンスはこれらの要因にも影響されます。

図 30 に、さまざまな PDN デザインにおけるキャパシタ実装インダクタンスと BGA のビアインダクタンスを示します。

表 10:電源/グランドプレーン間の FR4 誘電体の厚さによる容量と拡散インダクタンスの変化

誘電体の厚さインダクタンス容量

(µm) (mil) (pH/square) (pF/in2) (pF/cm2)

102 4 130 225 35

51 2 65 450 70

25 1 32 900 140




Kintex および Virtex UltraScale/UltraScale+ FPGA の PDN 層優先度に関するガイドライン

• 層の割り当てに関しては、影響を受けやすいトランシーバーレールを最優先し、 FPGA の近くに配置します。また、ループインダクタンスを最小にするためにデカップリングキャパシタを FPGA と同じ表層 (FPGA が最上位層なら最上位層) に配置します。ノイズの結合を防ぐため、トランシーバーの電源レールとトランシーバー以外のデジタルレールを同じ層に配線しないことを推奨します。トランシーバーの電源レールにノイズが結合すると、トランシーバーのジッター性能に直接影響するためです。 MGTAVCC や MGTAVTT などの重要な MGT レールには多数のオンパッケージデカップリング (OPD) キャパシタがあるため、 PCB にはそれほど多くのキャパシタは必要ありません。

• DDR4 インターフェイス用の I/O バンクの電源レール (VCCO)、および関連する電源レール (フライバイ終端用の VTT レールなど) を 2 番目に優先して層を割り当てます。 -2LE、 -1LI デバイスを使用する場合、 VCCINT の動作を Vnom (0.85V) と Vlow (0.72V) で選択できます。このとき、 VCCINT_IO レールの電源が VCCINT レールと異なる場合、このレールも VCCO レールと同等に扱います。

• 通常、消費電力の最も大きい VCCINT 電源レールは、トランシーバーレール (MGTAVCC、 MGTAVTT) および DDR4 インターフェイスの VCCO よりも低い優先度でかまいません。これには、いくつかの理由があります。

° 通常、 UltraScale および UltraScale+ デバイスの VCCINT レールには電流分配用に多数の BGA ボールが割り当てられています。たとえば VU9P_B2104 パッケージの VCCINT レールには 78 とかなり多い BGA ボールペアが割り当てられています。 PCB へのプレーン配置にかかわらず、 FPGA 直下のすべての平行な PTH ビアペアにより BGA のビアインダクタンスは非常に低くなります。特に大電流のデザインでは、この低インダクタンスを利用して FPGA フットプリント直下にこのレール用のデカップリングキャパシタを配置し、プレーン拡散インダクタンスを防ぐことを推奨します。 FPGA ブレークアウト領域では電源/グランドビアを共有しないことを推奨します。バルクキャパシタは、プレーンの位置に応じて最上位/最下位層の FPGA フットプリント以外の場所に配置できます。ほとんどの場合、熱設計の観点からヒートシンク裏には PCB バックブレースが推奨されますが、これが FPGA 直下に配置するデカップリングキャパシタの邪魔にならないように注意が必要です。ただし、この条件は VCCINT レール用の PDN ソリューションを設計する際にも考慮する必要があります。

° UltraScale および UltraScale+ デバイスの VCCINT レールには多数のオンパッケージキャパシタがあり、 FPGA にも適量のダイ容量があるため、特に中/低周波数のデカップリングに注意が必要です。


図 30: さまざまなキャパシタ実装方法

PWR Plane 1

PWR Plane 2

Ground Plane

Ground Plane

High CapMounting

Inductance

CAP CAP

Low CapMounting

Inductance

Low BGA ViaInductance

PCB

Xilinx FPGAPackage

CAP

High BGA ViaInductance

X19348-092817X19348-082317


熱および機械的設計に関するガイドライン


• VCCAUX、 VCCAUX_IO を含むその他の電源レールは任意の場所に配置できますが、『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583) [参照 7] に記載のデカップリングガイドラインに従って適切にデカップルする必要があります。 VCCINT と VCCO、およびその他のレールに関するザイリンクスの PCB キャパシタ要件は、『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583) に記載しています。 GTH と GTY の要件は、それぞれ『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 10] と『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 11] に記載しています。

図 31 に、 Kintex および Virtex UltraScale/UltraScale+ デバイスファミリで推奨される層の優先度を示します。

熱および機械的設計に関するガイドライン

熱管理および全体の機械的設計も重要な検討事項であり、場合によってはカード設計のトレードオフが必要となることもあります。 FPGA ジャンクション温度は、データシートに記載された絶対最大定格 (通常 100℃) を決して超えないようにする必要があります。このため、ヒートシンクとマウント /アタッチメント、およびエアフローを十分に検討し、システムの許容範囲内で最大の電力を消費した場合に適切な放熱がなされるようにする必要があります。

個々の熱設計はシステム要件、消費電力、使用するデバイス、およびカードの寸法とレイアウトによって異なるため、このアプリケーションノートでは特定の熱設計について説明するのではなく、熱および機械的設計に関するベストプラクティスの紹介にとどめます。

カードの熱特性を理解するには、まずカード上のデバイスの最大消費電力を見積もる必要があります。ザイリンクスは、ユーザーが指定したリソースおよび性能メトリクスに基づいて初期段階でデバイスの消費電力を見積もるためのツールとして Xilinx Power Estimator (XPE) を提供しています。 XPE ツールと関連資料は、 japan.xilinx.com/power からダウンロードできます。

ほとんどの場合、ヒートシンク全体に対して強制対流を使用します。エアフローはサーバーまたはローカルファンから供給します。まず、エアフローの向きと速度に基づき、ヒートシンクと空気の接触が最大となるようなヒートシンクソリューションを作成します。ヒートシンクをカードにマウントするための穴、ねじ、ブラケットにはキープアウトエリ


図 31: Kintex および Virtex UltraScale/UltraScale+ FPGA で推奨される層の優先度

XCVR Power Place

VCCINT Power

Ground Plane

Ground Plane

CAP

PCB

Xilinx FPGAPackage

Ground Plane

VCCO, VTT Rail for DDR4 Interface

CAP

High number of parallel VCCINT Power BGA vias yields low effective inductance

X19349-092817

https://japan.xilinx.com/power


リファレンスデザイン


アが必要なことが多いため、ヒートシンクのマウント方法も早い段階から十分に検討する必要があります。図 32 に示すように、バックブレースのマウントブラケットに接続されたスプリング付きプッシュピンなどの動的アタッチメントを使用して、少なくとも 4 点支持で取り付けることを推奨します。こうすると力がパッケージ全体に均等に分散され、ヒートシンクアタッチメントによる基板の湾曲やたわみを最小限に抑えることができます。また、熱抵抗の小さい良質な熱伝導材料 (TIM) をパッケージ表面全体に均一に塗布し、 20 ～ 40psi の力をかけてデバイスとヒートシンク間に良好な熱接触を確保することも推奨します。

最初の熱設計が完成したら、計算で求めたエアフロー、デバイス消費電力、デバイス配置、ヒートシンク特性、ほかのデバイスによる局所的な加熱など多くの要因に基づいて FPGA の最大ジャンクション温度を理解および推定するために、システムのモデルを作成して数値流体力学 (CFD) シミュレーションを実行することを強く推奨します。ザイリンクスは、ANSYS Icepak および Mentor FloTHERM 用にコンパイル済みの DELPHI 多抵抗熱モデルを japan.xilinx.com/power で提供しています。これ以外の熱設計ツールを使用する場合は、モデルに付属の資料でこれらツールでの多抵抗モデル作成方法を説明しています。通常、システムの制約の範囲内で熱マージンを最大限に確保するには、配置やヒートシンク特性などの要因を変えながら熱シミュレーションを何度も繰り返し実行する必要があります。

リファレンスデザイン

このアプリケーションノートのリファレンスデザインファイルは、次に示すザイリンクスのウェブサイトからダウンロードできます。

• UltraScale シグナル/パワーインテグリティラウンジ

• UltraScale+ シグナル/パワーインテグリティラウンジ

注記: これらのラウンジにアクセスするには、秘密保持契約 (NDA) への同意が必要です。

表 11 に、リファレンスデザインの詳細を示します。


図 32:代表的なヒートシンク装着ガイドライン

X19351-122018

https://japan.xilinx.com/power

https://japan.xilinx.com/member/ultrascale_si_pi_lounge.html

https://japan.xilinx.com/member/ultrascaleplus_si_pi_lounge.html


参考資料


参考資料

注記:日本語版のバージョンは、英語版より古い場合があります。

1. PCI Express Card Electromechanical Specification, Revision 3.0 (pcisig.com)

2. Bogatin, Eric. 「Loss in a channel: Rule of Thumb #9」 EDN Network. (2014 年 4 月 4 日) www.edn.com/electronics-blogs/all-aboard-/4429778/Loss-in-a-channel--Rule-of-Thumb--9 から取得

3. Liew, Elaine.Alam, Shah.Okubo, Taka-aki.Sudo, Toshio.Hosoi, Toshihiro.Tsuyoshi, Hiroaki.Kuwaki, Fujio.(初出: IPC APEX EXPO Conference Proceedings) 『Signal Transmission Loss due to Copper Surface Roughness in High Frequency Region』www.circuitinsight.com/pdf/signal_transmission_loss_copper_surface_roughness_ipc.pdf から取得

4. McMorrow, Scott et al, DesignCon 2005. 『The Impact of PCB Laminate Weave on the Electrical Performance of Differential Signaling at Multi-gigabit Rates』

5. Ritcheye, Lee W. 『Materials Manufacturing, PCB Fabrication, PCB Stackup Design』 DesignCon 2017

6. Marshall, John A. 『Measuring Copper Surface Roughness for High Speed Applications』www.circuitinsight.com/pdf/measuring_copper_surface_roughness_ipc.pdf から取得

7. 『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583: 英語版、日本語版)

表 11: リファレンスデザインの詳細

パラメーター説明

全般

開発者 Ravindra Gali

ターゲットデバイス Virtex および Kintex UltraScale および UltraScale+ FPGA、Zynq UltraScale+ MPSoC

ソースコードの提供あり

ソースコードの形式 IBIS モデル、シミュレーションワークスペース

既存のザイリンクスアプリケーションノート / リファレンスデザイン、またはサードパーティからデザインへのコード /IP の使用

なし

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施あり

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

N/A

テストベンチの形式 IBIS モデル、 S パラメーターファイル

使用したシミュレータ /バージョン任意の EDA シミュレータ

SPICE/IBIS シミュレーションの実施あり

インプリメンテーション

使用した合成ツール/バージョン N/A

使用したインプリメンテーションツール/バージョン N/A

スタティックタイミング解析の実施 N/A

ハードウェア検証

ハードウェア検証の実施 N/A

使用したハードウェアプラットフォーム N/A

http://pcisig.com/

http://www.edn.com/electronics-blogs/all-aboard-/4429778/Loss-in-a-channel--Rule-of-Thumb--9

http://www.circuitinsight.com/pdf/signal_transmission_loss_copper_surface_roughness_ipc.pdf

http://www.circuitinsight.com/pdf/signal_transmission_loss_copper_surface_roughness_ipc.pdf

http://www.circuitinsight.com/pdf/measuring_copper_surface_roughness_ipc.pdf

http://www.circuitinsight.com/pdf/measuring_copper_surface_roughness_ipc.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug583-ultrascale-pcb-design.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug583-ultrascale-pcb-design.pdf

改訂履歴


8. Wang, Yong et al.DesignCon 2015. 『UltraScale FPGA DDR4 2400Mbps システムレベルデザイン最適化とバリデーション』 japan.xilinx.com/publications/events/designcon/2015/we2paper-ultrascale-ddr4.pdf から取得

9. Klokotov, Dmitry.Shi, Jin.Wang, Yong.DesignCon 2014. 『オンチップ/システムレベル PDN とジッターへの影響に関する分散モデリングおよび特性評価』japan.xilinx.com/publications/events/designcon/2014/1_WE5Paper_DistributedModelingandCharacterizationofOnChipSystem.pdf から取得

10. 『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版)

11. 『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版)

12. Mirshafiei, Sean.Isola.Enos, Dan.Northrop Grumman, Springfield, MO. 『Signal Integrity Analysis Techniques Use to Characterize PCB Substrates』www.isola-group.com/wp-content/uploads/Improved-High-Speed-Low-Loss-Materials-for-Lead-Free-Assembly-Compatibility.pdf から取得

改訂履歴

次の表に、この文書の改訂履歴を示します。

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開

示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される

法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリ

ンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用

を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の

場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結

果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を

含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性につい

て助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情

報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社

は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うことと

なるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿

または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、

または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような

重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機

能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前

に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクは

すべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2017－2018 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれ

るその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。 PCI、 PCIe、および PCI Express は PCI-SIG の商標であり、ライセンスに基づいて使用されています。すべてのその他の商標は、それぞれの保有者に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの右下

にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で入力可能

です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けており

ません。あらかじめご了承ください。

日付バージョン内容

2017 年 10 月 5 日 1.0 初版

2018 年 12 月 21 日 1.1 「ブラインドビア/埋め込み型ビア」の第 2 段落を更新。図 27 の見出しを更新。

https://japan.xilinx.com/publications/events/designcon/2014/1_WE5Paper_DistributedModelingandCharacterizationofOnChipSystem.pdf



https://japan.xilinx.com/publications/events/designcon/2015/we2paper-ultrascale-ddr4.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug578-ultrascale-gty-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug576-ultrascale-gth-transceivers.pdf

http://www.isola-group.com/wp-content/uploads/Improved-High-Speed-Low-Loss-Materials-for-Lead-Free-Assembly-Compatibility.pdf



https://japan.xilinx.com/legal.htm#tos




https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug576-ultrascale-gth-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug578-ultrascale-gty-transceivers.pdf

mailto:[email protected]

fpga アクセラレータ カードの pcb デザイン ガイ...

Documents

fpga アクセラレータカードの pcb デザインガイ...