IC CAD 실험 Analog part

1

*

2

*Analog circuit designTR level circuit design

TR level simulation

Layout

Post layout simulation

Fabrication

Clkpi

Clkpi+1 Clkni+1

Clkni

VcontVbias

3

*Multi-finger transistor

4

*Multi-finger transistor

너무길어진다.면적활용이어렵다Poly 기생저항이커진다.

5

*Multi-finger transistor

6

*Multi-finger transistor

S S SD D D

G

7

*Multi-finger transistor

INp

Outp Outn

INn

Vbias

Vdd Vdd

Vss

Vss

Vir_gnd

W=1.9uL=0.05u

W=1.9uL=0.05u

W=5uL=0.05u

W=5uL=0.05u

W=10uL=0.3u

Differential delay cell for ring oscillator

Pair_NMOS

Pair_NMOS

Load_PMOS

Load_PMOS

Source_NMOS

8

*Multi-finger transistor NMOS for differential pair

9

*Multi-finger transistor NMOS for differential pairBulk

Bul

k Bulk

Bulk

S S SD D

G G

1. 4-finger transistor 로설계한다. (w=1.25u)

2. Bulk 는 transistor 를모두감싸도록그려준다.

3. Bulk 는metal 1 까지올려준다.

4. Source 와 Drain 의 Metal 은 Metal 2 까지올려준다.

5. Metal 1 과 Metal 2 를연결할땐반드시 via 1 layer 를사용하여야한다.

6. Gate 또한metal 2 까지올려준다.

7. Contract 과 via 1 은겹쳐서그려도된다.

8. Contract 은 active 및 poly 와metal 1 을연결해주는 layer 이며, via 1 은metal 1 과metal2 를연결해주는 layer 이다.

10

*Multi-finger transistor NMOS for current source

*Multi-finger transistor 1. 5-finger transistor 로설계한다. (w=2u)

2. Bulk 는 transistor 를모두감싸도록그려준다.

3. Bulk 는metal 1 까지올려준다.

4. Source 와 Drain 의 Metal 은 Metal 2 까지올려준다.

5. Metal 1 과 Metal 2 를연결할땐반드시 via 1 layer 를사용하여야한다.

6. Gate 또한metal 2 까지올려준다.

7. Contract 과 via 1 은겹쳐서그려도된다.

8. Contract 은 active 및 poly 와metal 1 을연결해주는 layer 이며, via 1 은metal 1 과metal2 를연결해주는 layer 이다.

S D S D S D

Bulk

G G G GG G

12

*Multi-finger transistor PMOS for load

W=1.9uL=0.05u

*Multi-finger transistor 1. 4-finger transistor 로설계한다. (w=0.475u)

2. Bulk 는 transistor 를모두감싸도록그려준다.

3. Bulk 는metal 1 까지올려준다.

4. Source 와 Drain 의 Metal 은 Metal 2 까지올려준다.

5. Metal 1 과 Metal 2 를연결할땐반드시 via 1 layer 를사용하여야한다.

6. Gate 또한metal 2 까지올려준다.

7. Contract 과 via 1 은겹쳐서그려도된다.

8. Contract 은 active 및 poly 와metal 1 을연결해주는 layer 이며, via 1 은metal 1 과metal2 를연결해주는 layer 이다.

S D S D S

Bulk

G G

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*Cadence schematic editor[레포트과제] OTA Layout and Simulation

DC, AC, Transient(10mV 100kHz sine wave) sweep 후파형확인

Cadence 로그리고 .sp파일 export 하여 Hspice simulation 할것!

레포트에 Cadence Layout 캡쳐하여추가할것!

25u(W)50n(L)

25u(W)50n(L)

10u(W)50n(L)

10u(W)50n(L)

10u(W)0.3u(L)

25u(W)0.3u(L)

25u(W)0.3u(L)

25u(W)0.3u(L)

10u(W)0.3u(L)

10u(W)0.3u(L)

20u(W)0.3u(L)

20u(W)0.3u(L)

50u(W)0.3u(L)

50u(W)0.3u(L)

100fF

VDD = 1V

Ground (0V)

In+ In-out