修士論文

IDMA無線受信機のハードウェア化に関する研究

北見工業大学電気電子工学専攻

集積システム研究室

在籍番号 1452300111野崎麻衣

2016年 2月 9日

目次

第 1章 はじめに 1

1.1 背景と目的 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.2 本論文の構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 2章 IDMAの概要 3

2.1 IDMA送受信機の構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

2.2 干渉除去アルゴリズム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.3 インターリーバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 3章 干渉キャンセラの回路設計 10

3.1 干渉キャンセラ回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

3.2 演算回路の設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

3.3 回路性能評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

第 4章 並列型インターリーバ 21

4.1 並列型インターリーバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

4.2 行方向のみを並び替える並列型インターリーバ . . . . . . . . . . . . . . . . . 27

第 5章 結論 31

参考文献 33

– i –

第 1章

はじめに

1.1 背景と目的

現代の私達の生活にはスマートフォンや PC，タブレット等が必要不可欠である．また，そ

れら端末のパフォーマンスへの要求が高まるにつれ，用いられる移動体通信も常に進化を続け

てきた．2000 年前後の通信方式では CDMA(Code Division Multiple Access:符号分割多元接

続)が使われていたが，通信の大容量化が求められる時代になると，2010年前後には OFDM

(Orthogonal Frequency Division Multiplexing:直交周波数分割多重方式) が用いられるように

なった．今後では加えて，Machine to Machine（M2M）通信 [1]が拡大されることにより，膨

大な数の端末が同時に接続される時代が来ることが予想される．現在，通信方式として用い

られている OFDM等の直交型多元接続方式では，周波数や時間単位でのスケジューリングが

必要となり，その結果，スケジューリングの制御に必要な情報量が増加し，伝送レートの低

下が懸念される．その点では，直交型多元接続は M2M 通信には不向きだと考えられる．そ

こで現在，M2M通信に適した通信方式として検討されているのが IDMA(Interleave Division

Multiple Access:インターリーブ分割多元接続) である．IDMA はスケジューリングを必要と

しない非直交型多元接続方式であり特に，ユーザの識別において異なるインターリーブパター

ンを用い，また低符号化率の誤り訂正符号を与えることによって，CDMAよりも多数ユーザ

通信におけるマルチユーザ検出機能が優れていることが知られている [2][3]．また，マルチパ

スフェージング環境下においては OFDMを組み合わせ OFDM-IDMA[4]とすることで，周波

数領域でのチャネル等化を行うことができ，効果的である．このように，IDMA 方式を使う

ことでM2M通信に求められる小パケット化と多数ユーザー通信が実現できると考えられてお

り，現在研究が進められている [5]．

– 1 –

IDMA方式の実現のためには今後無線端末や基地局の小型化が求められるという点で，デジ

タル回路によるハードウェア化がより重要となる．そこで本研究では，以下 2つの方法に着目

し，処理効率のより高いハードウェア化の実現を目指した．

(1) 2つの IDMAフレームを同時処理する干渉キャンセラによる稼働効率の向上

既存の干渉キャンセラ回路はインターリーバの処理効率が低く，スループット性能の低下が考

えられる．そこで過去の研究 [6]では，2つの IDMAフレームを同時処理することによってス

ループットを向上させる干渉キャンセラ回路のアーキテクチャを提案している．この干渉キャ

ンセラ回路では IDMA伝送時の変調方式が BPSKにのみ対応していたので，QPSKにも対応

した干渉キャンセラ回路を設計し，回路構成と評価結果を第 3章で報告する．

(2)並列型インターリーバを用いた処理速度の向上

インターリーバを並列化することにより，メモリのサイズ，個数を変えずに高速化する並列型

インターリーバを検討する．並列型インターリーバについては，並列数による特性の変化を調

べ，ハードウェア処理がより簡単となるインターリーブ方法を検討して シミュレーションで

その妥当性を評価したので，第 4章にその結果を報告する．

1.2 本論文の構成

第 2章では IDMAの概要として,送受信機の構成と干渉除去アルゴリズムについて述べる．

続いて IDMAの干渉キャンセラ回路の処理効率の向上を目的とした手法についてそれぞれ述

べる．まず第 3章では，IDMAフレームの同時処理による処理効率の向上について概要と回路

実装評価を述べる．そして第 4章では，並列型インターリーバの概要とシミュレーション結果

を述べる．最後に第 5章では本研究のまとめと今後の課題について言及する．

– 2 –

第 2章

IDMAの概要

2.1 IDMA送受信機の構成

IDMA送信機の構成を図 2.1.1に示す．上りリンクのユーザー数を K，各ユーザ端末番号を

kで表すと，情報ビット系列 bk から符号化率 Rr の繰り返し符号によって符号化ビット系列 ck

を生成する．Nr は繰り返し符号長であり，Rr とは逆数の関係になっている．インターリーブ

パターン πk により，系列の順序を入れ替え，送信符号化系列 ck を生成する．OFDM-IDMAを

用いる場合にはその後，変調器により変調シンボルを生成した後, IFFT(逆離散フーリエ変換)

処理による周波数・時間変換を行い，Cyclic-Prefix(ガードインターバル)を付加し，送信する．

図 2.1.1 IDMA送信機

– 3 –

IDMA受信機の構成を図 2.1.2に示す．OFDM-IDMAを用いる場合，CP除去と FFT(離散

フーリエ変換)処理による時間・周波数変換を行い，受信信号を得る．受信機側は，MIC(マル

チユーザ干渉キャンセラ)と DEC(繰り返し復号器)で構成されており，干渉キャンセラでは繰

り返し回数を指定しておき，各ユーザの複合器から出力された外部値 λdec(ck)を事前値として

用い，マルチユーザ干渉除去を行う．復号器は干渉キャンセラから出力された外部値 λmud(ck)

から復号処理を行う．復号器から出力されたより信頼度の高い外部値が次の処理において，マ

ルチユーザ干渉キャンセラの事前値として用いられる．

図 2.1.2 IDMA受信機

– 4 –

2.2 干渉除去アルゴリズム

図 2.1.2の IDMA受信機において，受信信号 yを所望信号と干渉成分とし，式 (2.2.1)のよ

うに分ける．

y(n) = hk(n)xk(n) + Ik(n) (2.2.1)

ただし，Ik(n)は第 nシンボルにおける他ユーザからの干渉成分と雑音成分の和とする．

Ik(n) =K−1∑

l=0,l=k

hl(n)xl(n) + z(n) (2.2.2)

干渉キャンセラと複合器の繰り返し処理による干渉除去アルゴリズムは以下の手順で行う．

(A)干渉キャンセラへの入力となる事前値 λdec(ck)を複号器出力外部のインターリーブで得

る．ただし，繰り返し処理における初回の値は λdec(ck) = 0とする．

λdec(ck) =πk(λdec(ck)) (2.2.3)

(B)干渉成分に対する期待値 Ek(n)，分散値 Vk(n)とその全ユーザに対する総和 E(n)，V(n)

を計算する．

Ek(n) = hk(n)tanh(λdec(ck(n))

2) (2.2.4)

Vk(n) = |hk(n)|2 − |Ek(n)|2 (2.2.5)

E(n) =K−1∑k=0

Ek(n) (2.2.6)

V(n) =K−1∑k=0

Vk(n) (2.2.7)

– 5 –

(C)干渉キャンセラの外部値出力 λmud(ck)を LLR(Log Likelihood Ratio,対数尤度比)により

計算する．ただし，σは伝搬路の雑音電力，y(n)は受信電力である．

λmud(ck) =y(n) − E(n) + Ek(n)V(n) − Vk(n) +σ

(2.2.8)

(D)デインターリーブ処理によって，復号器入力の外部値λmud(ck)を得る．

λmud(ck) =π−1k (λ dec(ck)) (2.2.9)

(E)復調における複号器の出力 bk と復号器出力の外部値 λdec(ck)を計算する．

Tk(nb) =Nr−1∑nr=0

λmud(ck(nr + Nrnb) (2.2.10)

bk(nb) = fDemod(Tk(nb)) (2.2.11)

λdec(ck) = Tk(0), ..., Tk(nb), ..., Tk(Nb − 1) − λmud(ck) (2.2.12)

ただし，n = nr + Nrnb，0 ≦ nb ≦ Nb − 1とする． fDemod は復調による 2進符号を出力する関

数であり，式（2.2.12)は Tk(0), ..., Tk(nb), ..., Tk(Nb − 1)に対してそれぞれに Nr 個繰り返して

いる．

以上の (A)～(E)の処理を繰り返し行うことで，復号器出力は bk へと近づく [5]．

– 6 –

2.3 インターリーバ

データ列を順番にメモリへ書き込み，固有のインターリーブパタンによって読み出しを行う

ときにデータ列を並び替える機構をインターリーバという．インターリーバはインターリーブ

パタンの生成方法によって，ランダムインターリーバと代数インターリーバに分かれる．

ランダムインターリーバはシンボル数×ユーザ数分のインターリーブパタンを事前に記録する

インターリーバである．全てのインターリーブパタンを記録することになるので， ランダム

インターリーバは記憶用のメモリを多く要する．

一方で，代数インターリーバはユーザの固有値のみを記憶し，インターリーブパタンを代数演

算によって生成するインターリーバである．インターリーブパタンは式 (2.3.1)で計算される.

a(m) =S・m(m + 1)

2(mod N) (2.3.1)

ただし, S はユーザ固有値，m = 0, 1, 2,…,N − 1， N は偶数である．

代数インターリーバを用いると，あらかじめメモリが記録するのはユーザ固有値のみであり，

またハードウェアの実装にあたって，ユーザ固有値と代数演算器で実現できるため，記録する

量が少なくて済む．代数インターリーバはランダムインターリーバよりもランダム性がなく，

インターリーブパタンの拡散度が低くなってしまうが，代数演算器を多段に接続させることで

拡散度を向上させることができる．また，どの程度の多段接続が必要なのかはシミュレーショ

ンにて検討する．

– 7 –

表 2.1 ランダム,代数インターリーバの比較

送信パケット数　 1000

干渉キャンセラの繰り返し回数 10

パケットサイズ 512 bits

繰り返し符号長 16

多重ユーザ数 16

インターリーバの種類 ランダム,代数

インターリーバのステージ段数 1,2,3,4

変調方式 QPSK

伝搬路推定 理想

ランダムインターリーバと代数インターリーバの段数ごとの比較のシミュレーション条件を

表 2.1に示す．インターリーバの種類はランダム，代数でインターリーバの段数を 1～4と増

やし，比較を行う．

– 8 –

ランダムインターリーバと代数インターリーバの段数ごとの比較のシミュレーション結果を

図 2.3.1に示す．代数インターリーバを段数ごとにランダムインターリーバと比較すると，段

数 3でランダムインターリーバの特性に近づき，段数 4でほぼ変わらない特性になる．以上の

結果より，本研究においてインターリーバは 4段の代数インターリーバを用いることとする．

図 2.3.1 段数を変えた代数・ランダムインターリーバの比較

– 9 –

第 3章

干渉キャンセラの回路設計

3.1 干渉キャンセラ回路

従来の干渉キャンセラ回路のアーキテクチャを図 3.1.1に示す．干渉キャンセラ回路におい

て，メモリはインターリーバとデインターリーバで 2組用いられる．インターリーブパターン

は Algebraic Operationで計算を行い，データをインターリーバとデインターリーバに引き渡

す．また，Mean/Varブロックで各ユーザの平均・分散を計算し，LLRブロックで総ユーザの

平均・分散との尤度計算を行う．尤度計算により求められたより信頼度の高い信号は次の計算

の事前値として Ext.calcブロックから出力され，インターリーバへと戻る．これらの処理を繰

り返し行い，Decodeブロックから復号され，出力される．このように，受信側で繰り返し干

渉除去処理を行うことにより，各ユーザの信号を多数ユーザの信号と差別化することができ，

送信信号に近づけることができる．

– 10 –

図 3.1.1 従来の干渉キャンセラ回路のアーキテクチャ

– 11 –

干渉除去処理のタイミングチャートを図 3.1.2に示す．図 3.1.2は順にインターリーブ (書き

込み)，インターリーブ (読み出し)，平均・分散・LLR計算，デインターリーブ (書き込み)，デ

インターリーブ (読み出し)，復号・外部値計算のそれぞれの処理が起こるタイミングを示して

いる．ところで，インターリーバは IDMAフレームを全て書き込まなければ読み出しができ

ないという問題がある．その結果，書き込みを待つ間の時間が実動作していない時間となり，

稼働効率を 12 まで下げている．

図 3.1.2 従来の干渉キャンセラ回路のタイミングチャート

– 12 –

そこで，稼働効率を上げる方法を考える．図 3.1.3はインターリーバにおけるメモリアクセ

ス処理のタイミングを示している．左図は従来のインターリーブ処理であり，IDMAフレーム

は全て書き込まなければ読み出しができないので，IDMAフレームの書き込みと読み出しは排

他的な関係になっている．

図 3.1.3 インターリーバのメモリアクセス処理

– 13 –

しかし，干渉キャンセラの稼働効率をあげるためには，右図のように書き込みと読み出しが

同時に行われなくてはならない．そこで，図 3.1.4のように IDMAフレームをサブキャリアと

して，OFDMシンボル単位で配置すると OFDM内に複数の IDMAフレームが存在すること

を利用して，2つの IDMAフレームを同時に処理する方法を考えた．

図 3.1.4 OFDM-IDMAによる IDMAフレームの配置

– 14 –

図 3.1.5に提案型の干渉キャンセラ回路のアーキテクチャを示す．2フレームの同時処理回

路では，インターリーバのメモリサイズを 2フレーム分格納できるように拡張し，2フレーム

分のデータの書き込みと読み出しを同時に実行させる．フレームの入れ替えに伴うデータ制御

やアドレス生成においても回路の拡張が必要となるが，主要な演算ブロックは従来と同様で

ある．

図 3.1.5 提案型の干渉キャンセラ回路のアーキテクチャ

– 15 –

図 3.1.6は提案型の干渉キャンセラの処理をタイミングチャートで表している．2フレーム

の同時処理回路では，従来型で問題になっていた待ち時間に 2 つ目のフレームの処理が重な

り，稼働効率が 1近くにまで改善されていることがわかる．以上により，干渉キャンセラ回路

の処理効率を向上することができる．

図 3.1.6 提案型の干渉キャンセラ回路のタイミングチャート

– 16 –

3.2 演算回路の設計

QPSKのアルゴリズムの処理の流れは BPSKとほぼ同じだが,，BPSKと違い実数部と虚数

部に分けて計算を行っている．また，同じ演算をまとめて，演算回数を減らすために中間変

数を置いて表す．以下には，BPSKの計算とは異なる QPSKのアルゴリズムの部分を抜粋し，

示す．

(B’)干渉成分に対する期待値 Er，Ei，分散値 Vr，Vi とその全ユーザに対する総和 Er(m)，

Ei(m)，Vr(m)，Vi(m)を中間変数 Tr，Ti を用いて計算する．ただし，hr と hi は干渉成分と雑

音成分の和である．

Tr =Ir(k,m)

2，Ti =

Ii(k,m)2

(3.2.1)

Er = hrTr − hiTi, Ei = hrTi + hiTr (3.2.2)

Er(m) =K∑

k=1

Er(k,m), Ei(m) =K∑

k=1

Ei(k,m) (3.2.3)

Vr = h2r (1 − T 2

r ) + h2i (1 − T 2

i ) (3.2.4)

Vi = h2i (1 − T 2

r ) + h2r (1 − T 2

i ) (3.2.5)

Vr(m) =K∑

k=1

Vr(k,m), Vi(m) =K∑

k=1

Vi(k,m) +σ (3.2.6)

(C’)干渉キャンセラの外部値出力 λmud(ck)を LLRにより中間変数 Rr，Ri，Wr，Wi を用い

て計算する．

Rr(k,m) = yr(k,m) − Er(m) + Er(k,m) (3.2.7)

Ri(k,m) = yi(k,m) − Ei(m) + Ei(k,m) (3.2.8)

– 17 –

Wr(k,m) = Vr(m) + Vr(k,m) (3.2.9)

Wi(k,m) = Vi(m) + Vi(k,m) (3.2.10)

Lr = 4−Rrhi + Rihr

Wrh2r +Wih2

i

(h2r + h2

i ) (3.2.11)

以上の演算より，干渉キャンセラのブロック図を作成する．図 3.2.1では，期待値と分散値

を計算しており，図 3.2.2では LLR計算を行っている．このブロック図を基に，QPSK変調に

対応した干渉キャンセラ回路を設計した．

図 3.2.1 期待値,分散値計算

– 18 –

図 3.2.2 LLR計算

– 19 –

表 3.1 回路性能評価結果

従来 従来 (2並列) 提案

動作周波数 (MHz) 116.7 116.7 104.4

Registers 609 1,218 638

LUTs 1,264 2,528 1,453

Slices 418 836 511

RAM (36kb) 8 16 16

DSP Slice 38 76 38

演算サイクル数 86,336 86,336 86,336

スループット (bits/s) 1.38M 2.76M 2.48M

メモリビット数 (bits) 0.26M 0.52M 0.52M

3.3 回路性能評価

Xilinx FPGA XC7K325Tデバイスでの干渉キャンセラ回路性能評価の結果を表 3.1に示す．

同スループット条件下，つまり従来型回路を 2 つ並べた場合と比べると，フリップフロッ

プの集合である Registers は 47%，FPGA の論理構成を行う LUTs(Look Up Table) は 43%，

Resister と LUT をまとめた単位数である Slice は 39%，加算・乗算器をまとめた単位数であ

る DSP Sliceは 50%の削減が見られた．FPGA使用リソースの削減が確認できたことにより，

提案型の回路がより効率的な処理を行っていることがわかる．以上によって，提案型回路を用

いた処理性能の向上を行うことができた．

– 20 –

第 4章

並列型インターリーバ

4.1 並列型インターリーバ

インターリーバとは第 2章で説明したように，データを順番にメモリへ格納し，ユーザ固有

の並び替えパタンによりデータの入れ替えを行うというものである．並列型インターリーバで

は，行と列を持ったメモリへ順番に格納されたデータの入れ替えを列方向と行方向で行う．例

えば，図 4.1.1のようにデータブロック数を 8とすると，2並列だと 2ブロック× 4ブロック

となる．そして行方向と列方向でデータを並び替える．これにより，1クロックサイクルで列

方向の 2ブロック分のデータをまとめてメモリアクセスすることができる．演算回路も 2並列

構成することで，干渉キャンセラ回路の演算サイクル数を半分にすることができる．よって，

2並列構成のインターリーバを導入すると処理性能は 2倍になる．実際のハードウェアでは図

4.1.2のように，Aを上位ビット (第 31～16ビット)，Bを下位ビット (第 15～0ビット)とし

て１ワードで表現し，インターリーバによって，上位ビットと下位ビットを入れ替える．

– 21 –

図 4.1.1 並列型インターリーバ

– 22 –

図 4.1.2 並列型インターリーバのハードウェア実装

つまり，並列型インターリーバはこのように並列数を増やして同時処理をすることにより，

処理効率の向上を図ることを目的としている．図 4.1.3の左側のように，処理を並列化するた

めに回路を 2つ用意すると，メモリが 12ブロック必要になるが，右側の並列インターリーバ

を用いた回路は，演算器のみ並列構成しメモリ自体のサイズや個数は変わらず 6ブロックで構

成することができる．

しかし並列型インターリーバには，列方向と行方向で独立してインターリーブするのでイン

ターリーブパタンに制約が生じる．列方向と行方向が独立してインターリーブすることによ

り，並び替えパタンは図 4.1.1のとき従来のインターリーバでは 8!であるが，並列型インター

リーバだと 4!× 2!となる．よって従来型インターリーバと比べると，インターリーブ時のデー

タ拡散度の低下が考えられる．そこでどの程度特性が劣化するのかをシミュレーションを行

い，確認する．

– 23 –

図 4.1.3 並列型インターリーバの回路構成

表 4.1 並列型インターリーバのシミュレーション条件

送信パケット数　 1000

干渉キャンセラの繰り返し回数 10

パケットサイズ 512 bits

繰り返し符号長 8,16

多重ユーザ数 8,16

インターリーバの種類 代数, 2次元代数

インターリーバのステージ段数 4

2次元インターリーバの並列数 2,4,8,16,32,64

変調方式 QPSK

伝搬路推定 理想

2次元インターリーバを用いたシミュレーション条件を表 4.1に示す．ユーザ数を 8と 16，

2次元インターリーバの並列数を 2～64まで増やし，1次元インターリーバの特性と比較する．

– 24 –

シミュレーション結果を図 4.1.4と図 4.1.5に示す．図 4.1.4はユーザ数 8で，並列数を 2～

64まで増やしたときの並列型インターリーバのシミュレーション結果である．特性は並列数

を 64まで増やしたところ，1次元と比べてほとんど変化が見られなかった．よって，1次元と

比べて特性が劣化していないことがわかる．

図 4.1.4 2次元インターリーバの評価 (ユーザ数 8)

– 25 –

次に図 4.1.5はユーザ数 16で，並列数を 2～64まで増やしたときの並列型インターリーバ

のシミュレーション結果である．こちらもまた並列数を 64まで増やしたところ，1次元と比

べてほとんど変化が見られなかった．よって 1次元と比べて特性が劣化していないことがわか

る．以上のシミュレーション結果によって，並列型インターリーバによる入れ替えの拡散度は

特性に見えるほど悪くないことがわかった．

図 4.1.5 2次元インターリーバの評価 (ユーザ数 16)

– 26 –

4.2 行方向のみを並び替える並列型インターリーバ

図 4.1.4と図 4.1.5の結果より，並列型インターリーバによる特性の劣化が見られなかった

ので，続いて，単純な並び替えを行う方法として，行方向のみの入れ替えを検討する．行方向

のみの並び替えとは，図 4.2.1のように並列数を持ったメモリでの並び替えを行方向のみ行う

というものである．並び替えパタンを単純化することにより，事前情報が少なくて済むのでメ

モリを多く使用しないというメリットがある．一方で，列方向の入れ替えをしないので，並び

替えパタンが図 4.1.1の場合は 4!× 2!であったが図 4.2.1だと 4!になる．その結果，行方向と

列方向で並び替えた場合に比べて拡散度の低下が考えられる．そこで行方向のみの入れ替えで

どの程度，特性に劣化が見られるのかをシミュレーションを用いて検討する．

図 4.2.1 行方向のみを並び替える並列型インターリーバ

– 27 –

表 4.2 行方向の並列型インターリーバシミュレーション条件

送信パケット数　 1000

干渉キャンセラの繰り返し回数 10

パケットサイズ 512 bits

繰り返し符号長 8,16

多重ユーザ数 8,16

インターリーバの種類 代数, 2次元代数

インターリーバのステージ段数 4

2次元インターリーバの並列数 2,4,8,16,32,64

変調方式 QPSK

伝搬路推定 理想

2次元インターリーバを用いたシミュレーション条件を表 4.2に示す．表 4.1と同様にユー

ザ数を 8と 16，2次元インターリーバの並列数を 2～64まで増やし，1次元インターリーバの

特性と比較する．

– 28 –

2次元インターリーバを用いたシミュレーション結果を図 4.2.2と図 4.1.5に示す．図 4.1.4

はユーザ数 8で，並列数を 2～64まで増やしたときの行方向のみの入れ替えをする並列型イン

ターリーバのシミュレーション結果である．並列数を増やしたところ，1次元と比べて並列数

8までは大きな特性の劣化が見られないことがわかる．よって，1次元と比べると並列数 8ま

では特性が劣化せずに処理することが可能であるとわかった．

図 4.2.2 行方向のみを並び替える並列型インターリーバ

– 29 –

次に図 4.1.5はユーザ数 16で，並列数を 2～64まで増やしたときの行方向のみの入れ替え

をする並列型インターリーバのシミュレーション結果である．並列数を増やしたところ，図

4.1.4と同様に並列数 8までは大きな特性の劣化が見られないことがわかる．よって，1次元

と比べると並列数 8までは特性が劣化せずに処理することが可能であるとわかった．以上のシ

ミュレーション結果によって，行方向のみの入れ替えを行うと並列数が増えるに従い拡散度は

下がるが，並列数 8までは特性が劣化しないことが分かった．

図 4.2.3 行方向のみを並び替える並列型インターリーバ

並列型インターリーバは並列数分の演算回路が必要となるので，並列数を増やしすぎると演

算器が複雑化するというデメリットも存在する．また，メモリにおいてもバス幅が長くなるに

つれ用意できるメモリが現状では少なくなる．従って 4，8並列で特性が劣化しなければ十分

な性能であるといえる．

– 30 –

第 5章

結論

本研究では，処理効率のより高いハードウェア化の実現を目指し

(1) 2つの IDMAフレームを同時処理する干渉キャンセラによる稼働効率の向上

(2)並列型インターリーバを用いた処理速度の向上

について検討した．

(1) では 2 フレームの同時処理を行う提案型の回路を QPSK を用いて回路実装を行った．結

果，従来型の回路に比べて同スループット化で Registersは 47%，LUTsは 43%，Sliceは 39%，

DSP Sliceは 50%の回路削減効果が得られた．

(2)では並列数の比較をシミュレーションで行い，並列数による特性の劣化がほとんど見られ

なかったことを確認しまた，行方向のみインターリーブしたときでも 8並列までは特性が劣化

しないことがわかった．

本研究の検討として，(1)については削減効果が得られた Registerや LUTｓ，Slice，DSP

Sliceは回路構成比が大きいので全体としての削減効果も大きい．よって，この提案型回路は

処理性能の向上に効果的である．(2)については単純な並び替え方法として検討した行方向の

みのインターリーブは 8並列までで十分な特性を得ることができたので，今後は実現性も考慮

し，4，8並列に設定して研究を行っていくと良い．本論文においてハードウェア化には至ら

なかったが， 処理速度の向上に大きく貢献できる内容であるので，今後も検討を重ね，ハー

ドウェア化を目指していきたい．また，並列型インターリーバの効果を実際の回路で確認した

後，(1)と (2)を組み合わせた研究も今後行うと，より処理効率の高いハードウェアが実現で

きるのではないかと期待される．

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謝辞

本研究を行うにあたり，日頃より多くの助言とご指導を頂いた吉澤真吾准教授，谷本洋教授

に深く感謝いたします．また，集積システム研究室の皆様には議論や発表練習の機会，また日

常でのご指導を通じ，多くの知識やご指摘を下さいましたので,御礼を申し上げたく，謝辞と

させていただきます．

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参考文献

[1] Steve Whitehead, “Adopting wireless machine-to-machine technology,” IEE Computing and

Control Engineering, Vol.15, No.5, pp.40-46, Oct. 2004.

[2] Li Ping, Lihai Liu, Keying Wu, W. K. Leung, “Interleave-division multiple access,” IEEE

Transaction on Wireless Communication, Vol. 5, No. 4, pp. 938-947, Apr. 2006.

[3] Katsutoshi Kusume, Gerhard Bauch, Wolfgang Utschick, IDMA vs. CDMA: analysis and

comparison of two multiple access schemes,” IEEE Transactions on Wireless Communica-

tions, Vol.11, Issue 1, pp.78-87, Jan. 2012.

[4] Li Ping, Qinghua Guo, Jun Tong, “The OFDM-IDMA approach to wireless communication

systems,” IEEE Wireless Communications, Vol. 14, Issue. 3, pp. 18-24, June 2007.

[5] 吉澤真吾, 畑川 養幸, 松本 知子, 小西 聡, 宮永 喜一, “IDMA 無線システム実現のための

干渉除去器ハードウェア実装, ”電子情報通信学会 RCS 研究会, RCS2013-52, pp. 91-96,

20-21 Jun. 2013.

[6] Shingo Yoshizawa, Yasuyuki Hatakawa, Tomoko Matsomoto, Satoshi Konishi, Yoshikazu

Miyanaga, “Hardware Implementation of an Interference Canceller for IDMA Wireless Com-

munications,” IEEE International Symposium on Intelligent Signal Processing and Commu-

nication Systems (ISPACS), pp.645-650, Nov. 2013.

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著者の業績一覧

[7] 野崎麻衣，吉澤真吾,谷本洋, “OFDM-IDMA方式における干渉キャンセラの回路設計,”電

子情報通信学会 SIS研究会, SIS2014-27, pp.141-146, July 2014.

[8] 野崎麻衣，吉澤真吾, 谷本 洋, “IDMA 方式における QPSK 復調干渉キャンセラの回路設

計,”電気関係学会北海道支部連合大会講演論文集, pp. 80, Oct. 2014.

[9] Mai Nozaki, Shingo Yoshizawa, Hiroshi Tanimoto, “VLSI Design of an Interference Can-

celler for QPSK OFDM-IDMA Systems,” IEEE Asia Pacific Conference on Circuits and Sys-

tem (APCCAS), pp.715-718, Nov. 2014.

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