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Intel® Stratix® 10 MX (DRAM 系统级封装)器件概述

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S10-MX-OVERVIEW | 2018.02.27

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https://www.intel.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/hb/stratix-10/s10-mx-overview-ch.pdf

https://www.intel.cn/content/www/cn/zh/programmable/documentation/tqq1499375882772.html

内容

1. Stratix 10 MX (DRAM 系统级封装)器件概述........................................................................... 31.1. Stratix 10 MX 器件..................................................................................................41.2. Stratix 10 MX 器件的创新......................................................................................... 51.3. Stratix 10 MX 功能总结............................................................................................ 61.4. Stratix 10 MX 结构图...............................................................................................91.5. Stratix 10 MX 系列计划.......................................................................................... 10

1.5.1. 可用选项.................................................................................................. 131.6. 异构 3D 堆栈式 HBM2 DRAM 存储器........................................................................... 141.7. HyperFlex 内核体系结构..........................................................................................151.8. 异构 3D SiP 收发器 Tile........................................................................................... 161.9. Stratix 10 MX 收发器............................................................................................. 18

1.9.1. PMA 功能.................................................................................................181.9.2. PCS 功能................................................................................................. 20

1.10. PCI Express Gen1/Gen2/Gen3 硬核 IP...................................................................211.11. 100G 以太网 MAC、Reed-Solomon FEC 硬核 IP 和 KP-FEC 硬核 IP................................. 211.12. 10G 以太网硬核 IP................................................................................................211.13. Interlaken PCS 硬核 IP.........................................................................................221.14. 外部存储器和通用 I/O............................................................................................221.15. 自适应逻辑模块(ALM)............................................................................................231.16. 内核时钟............................................................................................................ 241.17. 小数分频综合 PLL 和 I/O PLL...................................................................................251.18. 内部嵌入式存储器................................................................................................. 251.19. 精度可调 DSP 模块................................................................................................251.20. 硬核处理器系统(HPS)............................................................................................28

1.20.1. Stratix 10 MX HPS 的主要功能：.................................................................291.21. 电源管理............................................................................................................ 321.22. 器件配置和安全器件管理器(SDM)............................................................................. 321.23. 器件安全............................................................................................................ 341.24. 使用 PCI Express 的通过协议配置 ............................................................................341.25. 部分和动态重配置................................................................................................. 341.26. 快进编译(Fast Forward Compile)............................................................................351.27. 单粒子翻转(SEU)检错和纠错....................................................................................351.28. 文件修订历史.......................................................................................................35

内容

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1. Stratix 10 MX (DRAM 系统级封装)器件概述

与分立 DRAM 解决方案相比， Intel® Stratix® 10 MX DRAM 系统级封装(SiP)可以提供高于 10倍的存储带宽，这满足了下一代设计的存储带宽要求。

Intel Stratix 10 MX 器件集成 3D 堆栈式高带宽 DRAM 存储器(HBM2)和高性能单片 14-nmFPGA 架构芯片，以及多个高速收发器 tile，全部在一个倒装(flip-chip) FBGA 封装中。

这种新型的器件为 FPGA 提供了最高的存储器带宽，消除了高性能系统(包括数据中心、广播、固网、网络和高性能计算系统)中存储器带宽的瓶颈问题。 Intel Stratix 10 MX 器件使您能够实现最高的存储器带宽和最低的系统功耗，每瓦特度量为您提供最佳的带宽。

Intel Stratix 10 MX 器件具有多项突破性创新，例如：新的 HyperFlex®内核体系结构、双模式56 Gbps PAM-4 / 30 Gbps NRZ 收发器、基于四核 64-bit ARM® Cortex®-A53 的嵌入式的硬核处理器系统(HPS)，以及基于 Intel 的嵌入式多管芯互连桥接(EMIB)的先进封装技术。这些器件展示 Intel 在高性能可编程器件方面的领先地位，以及我们致力于为您最具挑战的系统问题提供最先进的解决方案的承诺。

Intel Stratix 10 MX 器件的重点创新包括：

• 与上一代高性能 FPGA 相比，全部新的 HyperFlex 内核体系结构能够提供 2 倍的内核性能

• 设计了硬核 HBM2 控制器旨在提供最高水平的性能

• 业界领先的 Intel 14-nm 三栅极(FinFET)技术

• 异构 3D 系统级封装(SiP)技术

• 集成 3D 堆栈式高带宽 DRAM 存储器(HBM2)

• 单片内核架构，逻辑单元(LE)高于 210 万

• 在异构 3D SiP 收发器 tile 上多达 96 个全双工收发器通道

• 芯片到芯片、芯片到模块以及背板驱动的收发器数据速率高达 56 Gbps PAM-4 和 30 GbpsNRZ

• 嵌入式 eSRAM (45 Mbit)和 M20K (20 kbit)内部 SRAM 存储器模块

• 小数分频综合和基于发送锁相环的(PLL)的极低抖动 LC tank

• 硬核 PCI Express® Gen3 x16 知识产权(IP)模块

• 硬核 100G 以太网 MAC、100G Reed-Solomon FEC 和 KP-FEC 模块

• 硬核存储控制器和 PHY 支持每管脚高达 2666 Mbps 的 DDR4 速率

• 硬核定点和 IEEE 754 兼容的硬核浮点精度可调数据信号处理(DSP)模块，其中高达 6.5TFLOPS 的计算性能，还有每瓦特 80 GFLOPS 的功耗效率

• 运行高达 1.5 GHz 的四核 64-bit ARM Cortex-A53 嵌入式处理器

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Intel Corporation. All rights reserved. Agilex, Altera, Arria, Cyclone, Enpirion, Intel, the Intel logo, MAX, Nios,Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/orother countries. Intel warrants performance of its FPGA and semiconductor products to current specifications inaccordance with Intel's standard warranty, but reserves the right to make changes to any products and servicesat any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intelcustomers are advised to obtain the latest version of device specifications before relying on any publishedinformation and before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015Registered


https://www.intel.com/content/www/us/en/quality/intel-iso-registrations.html



• 可编程时钟树综合用于灵活、低功耗、低偏移时钟树

• 专用安全器件管理器(SDM)用于：

— 增强器件配置和安全

— AES-256、SHA-256/384 和 ECDSA-256/384 加密/解密加速器和认证

— 多因子认证

— 物理反复制技术(PUF)服务和软件可编程器件配置能力

• 与上一代高性能 FPGA 相比，先进的功耗节省功能可以降低 70%的内核功耗

有了这些功能， Intel Stratix 10 MX 器件是各种市场中要求最高存储器带宽应用的理想选择，例如：

• 计算和存储 — 用于加速定制服务器、云计算和数据中心

• 网络 — 用于太比特、400G 和多个 100G 桥接、聚合、封装处理和流量管理

• 光传网络 — 用于 OTU4、2xOTU4、4xOTU4

• 广播 — 用于高端演播室的分布、头端器编码/解码、边缘 QAM

• 军事 — 用于雷达、电子作战和安全通信

• 医疗 — 用于诊断扫描机和诊断成像

• 测试和测量 — 用于协议分析器和应用测试器

• 无线 — 用于下一代 5G 网络

1.1. Stratix 10 MX 器件

除了可以在单封装中提供高达 512 千兆字节的 3D 堆栈式 HBM2 DRAM 存储器带宽， IntelStratix 10 MX 器件还提供高达 1 GHz 内核架构性能，以及在单片架构中包含多达 210 万个 LE。它们在独立的收发器 tile 上还具有多达 96 个通用收发器和 2666 Mbps 的 DDR4 外部存储器接口性能。双模式收发器能够为短距离和背板驱动应用提供高达 56 Gbps 数据速率的 PAM-4 / 30Gbps NRZ。基于应用级四核 64-bit ARM Cortex-A53，选择包含嵌入式硬核处理器系统(HPS)的器件，在高达 1.5 GHz 的时钟速率上运行。

这些器件针对要求最高存储器和收发器带宽，以及最高内核架构性能的 FPGA 应用进行了优化，并且具有业界领先的 Intel 14-nm 三栅极处理技术的功耗效率。

高性能单片 FPGA 架构是基于新的 HyperFlex 内核体系结构，包括整个互连布线所有额外的超级寄存器(Hyper-Register)以及所有功能模块的输入。内核架构也包含嵌入式逻辑阵列，利用 Intel 适应逻辑模块(ALM)和一套丰富多样的高性能构建模块，包括：

• eSRAM (45 Mbit)嵌入式存储器模块

• M20K (20 kbit)嵌入式存储器模块

• IEEE 754 兼容硬核浮点的精度可调 DSP 模块

• 小数分频综合和整数 PLL

• 硬核存储控制器和外部存储器接口的 PHY

• 通用 I/O 单元

要对这些构建模块提供时钟， Intel Stratix 10 MX 器件使用可编程时钟树综合，即使用专用的时钟树布线仅对应用所要求的那些时钟树进行综合。所有器件支持对逻辑阵列进行在系统、精细粒度部分重配置，在操作的同时可以从系统中添加和减去逻辑。高速串行收发器包含物理介质附加子层


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(PMA)和物理编码子层(PCS)，可被用于实现各种工业标准和专有协议。除了硬核 PCS， IntelStratix 10 MX 器件还包含硬核 PCI Express IP，可支持以 Gen1/Gen2/Gen3 速率在x1/x2/x4/x8/x16 通道进行配置，以及 100G 以太网 MAC、100G Reed-Solomon FEC 和 KP-FEC 硬核 IP，这些节省了可观的内核逻辑资源和功耗，并且提高了生产率。

1.2. Stratix 10 MX 器件的创新

与上一代高性能 Stratix V FPGA 相比， Intel Stratix 10 MX 器件有许多重大的改进。

表 1. 与 Stratix V 器件相比， Intel Stratix 10 MX 器件的主要功能

功能 Stratix V FPGA Intel Stratix 10 MX 器件

内核架构处理技术 28-nm TSMC (平面型晶体管) 14 nm Intel 三栅极(FinFET)

硬核处理器内核无四核 64-bit ARM Cortex-A53 (选择器件)

内核体系结构含有传统互连的传统内核体系结构互连中含有超级寄存器(Hyper-Register)的 HyperFlex 内核体系结构

内核性能 500 MHz 1 GHz

功耗 1x 低至 0.3x

逻辑密度 952 KLE (单片) 2,100 KLE (单片)

集成 3D 堆栈式 HBM2 DRAM 存储器无每秒带宽高达 16 GB 密度 / 512 GByte，含有 2 个 HBM2 DRAM 堆栈

嵌入式存储器(eSRAM) 无 90 Mbits

嵌入式存储器(M20K) 52 Mbits 134 Mbits

18x19 乘法器 3,926

注意: 在 Stratix V 器件中乘法器是 18x18。

7,920

注意: Intel Stratix 10 MX 器件中乘法器是 18x19。

浮点 DSP 功能最多 1 个 TFLOP，要求软浮点加法器和乘法器

多达 6.5 个 TFLOPS，硬核 IEEE 754 兼容的单精度浮点加法器和乘法器

最多收发器 66 96

最大收发器数据速率(芯片到芯片) 28.05 Gbps 双模式 56 Gbps PAM-4 / 30 Gbps NRZ

最大收发器数据速率(背板) 12.5 Gbps 双模式 56 Gbps PAM-4 / 30 Gbps NRZ

硬核存储控制器无 DDR4 @ 1333 MHz/2666 MbpsDDR3 @ 1067 MHz/2133 Mbps

硬核协议 IP PCIe Gen3 x8 PCIe Gen3 x16100G 以太网 MAC、100G Reed-Solomon FEC 硬核 IP 和 KP-FEC 硬核 IP

内核时钟和 PLL 小数分频综合 fPLL 支持的全局、象限和区域时钟

小数分频综合 fPLL 和整数 IO PLL 的可编程时钟树综合

寄存器状态回读和回写不适用非破坏性的寄存器表明 ASIC 原型开发和其它应用的回读和回写


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这些创新促成下面的改进：

• 提高了内核逻辑性能：HyperFlex 内核体系结构结合 Intel 三栅极技术，与上一代相比， IntelStratix 10 Mx 器件可以实现 2 倍的内核性能

• 更低的功耗：与上一代相比， Intel Stratix 10 MX 器件最多可降低 70%的功耗，通过 14-nm Intel 三栅极技术、HyperFlex 内核体系结构以及体系结构中内置的可选功耗节省功能来实现

• 更高的密度： Intel Stratix 10 MX 器件提供超过 2 倍的集成水平，并在单片架构中提供高达210 万个逻辑单元(LE)，90 Mbits 的嵌入式 eSRAM 模块，超过 134 Mbits 的嵌入式 M20K存储器模块，以及 7,920 个 18x19 乘法器

• 嵌入式处理：选择采用四核 64-bit ARM Cortex-A53 处理器的 Intel Stratix 10 MX 器件，可以优化功耗效率，并且软件可以与上一代 Intel SoC 兼容

• 提高了收发器性能：在异构 3D SiP 收发器 tile 中实现多达 96 个收发器通道， Intel Stratix10 MX 器件支持高达 56 Gbps PAM-4 和 30 Gbps NRZ 的数据速率用于芯片到芯片和背板，驱动信号调节电路能够等量超过 30 dB 的系统损耗

• 提高了 DSP 性能： Intel Stratix 10 MX 器件的精度可调 DSP 模块具有硬核定点和浮点功能，而且具有高达 6.5 个 TeraFLOPS IEEE754 单精度浮点性能

• 额外的硬核 IP：与上一代器件相比， Intel Stratix 10 MX 器件含有更多硬核 IP 模块，其中硬核存储控制器包括，每个 bank 48 个通用 IO、硬核 PCS、PCIe Gen3x16 完整协议堆栈、100GbE MAC、Reed-Solomon FEC 硬核 IP 和 KP-FEC 硬核 IP 来支持收发器

• 增强的内核时钟： Intel Stratix 10 MX 器件具有可编程时钟树综合的功能；该时钟树仅进行必要的综合，这样增加了灵活性，并且降低了时钟解决方案的功耗

• 额外的内核 PLL：整数 IO PLL 和小数分频综合 fPLL 都支持 Intel Stratix 10 MX 器件的内核架构，因此，PLL 数量的总数超过了上一代的总和。

1.3. Stratix 10 MX 功能总结

表 2. Intel Stratix 10 MX 器件功能

功能说明

内核处理技术 • 14-nm Intel 三栅极(FinFET)处理技术

• SmartVoltage ID 控制标准 VCC 选项

低功耗串行收发器 • 最多有 96 个收发器可用

• 1 Gbps 至 56 Gbps PAM-4 / 30 Gbps NRZ 的连续操作范围

• 背板支持高达 56 Gbps PAM-4 / 30 Gbps NRZ• 通过过采样扩展范围降至 125 Mbps• 具有用户可配置小数分频综合能力的 ATX 发送 PLL (ATX transmit PLL)• XFP、SFP+、QSFP/QSFP28、CFP/CFP2/CFP4 光模块支持

• 自适应线性和判决反馈均衡

• 发送预加重和去加重

• 单独收发器通道的动态部分重配置

• 片上仪器(Eye Viewer 非侵入性数据眼图监控)

通用 I/O • 最多 656 个 GPIO 可用

• 1.6 Gbps LVDS — 每对可以配置成输入或输出

• 1333 MHz/2666 Mbps DDR4 外部存储器接口

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功能说明

• 1067 MHz/2133 Mbps DDR3 外部存储器接口

• 1.2 V to 3.0 V 单端 LVCMOS/LVTTL 接口

• 片上匹配(OCT)

嵌入式硬核 IP • 四核 64-bit ARM Cortex-A53 处理器(选择器件)• PCIe Gen1/Gen2/Gen3 完整的协议堆栈、x1/x2/x4/x8/x16 终端和根端口

• 100 GbE MAC、Reed-Solomon FEC 硬核 IP 和 KP-FEC 硬核 IP• DDR4/DDR3/LPDDR3 硬核存储控制器(RLDRAM3/QDR II+/QDR IV 使用软核存储控制器)• 每个器件中多个硬核 IP 实例化

收发器硬核 IP • 10GBASE-KR/40GBASE-KR4 FEC• 10G 以太网 PCS• PCI Express PIPE 接口

• Interlaken PCS• 千兆以太网 PCS• 通用公共无线接口(CPRI) PCS 的确定性延迟支持

• 千兆位被动光纤网路(GPON) PCS 的快速锁定时间支持

• 8B/10B、64B/66B、64B/67B 编码器和解码器

• 专有协议的定制模式支持

功耗管理 • SmartVoltage ID 控制的标准 VCC 选项

• Intel Quartus® Prime Pro Edition 集成的功耗分析

高性能单片内核架构 • HyperFlex 内核体系结构，包括整个互连布线的超级寄存器(Hyper-Register)以及所有功能模块的输入

• 单片架构可以最小化编译时间，并且提高逻辑利用率

• 增强型自适应逻辑模块(ALM)• 改善了多轨布线体系结构可以减少阻塞，并且缩短编译时间

• 具有可编程时钟树综合的分层内核时钟体系结构

• 精细粒度部分重配置

内部储存器模块 • 具有硬核 ECC 支持的 eSRAM - 45-Mbit• M20K — 具有硬核 ECC 支持的 20-Kbit• MLAB — 640-bit 分配的 LUTRAM

精度可调 DSP 模块 • IEEE 754 兼容的硬核单精度浮点功能

• 支持信号处理，其精度范围从 18x19 到最多 54x54• Native 27x27 和 18x19 复合模式

• 64-bit 累加器和串联用于收缩 FIR• 内部系数存储器 bank• 预加法器/减法器提高了效率

• 额外的流水线寄存器提高了性能并且降低了功耗

锁相环(PLL) • 小数分频综合 PLL (fPLL)支持小数分频和整数模式

• 三阶增量总和调制的小数分频模式

• 精度频率综合

• 与通用 I/O 相邻的整数 PLL，支持外部存储器和 LVDS 接口、时钟延迟补偿、零延迟缓冲

内核时钟网络 • 1 GHz 架构时钟

• 667 MHz 外部存储器接口时钟，支持 2666 Mbps DDR4 接口

• 800 MHz LVDS 接口时钟，支持 1600 Mbps LVDS 接口

• 可编程时钟树综合、向后兼容全局、区域和外设时钟网络

• 时钟树仅进行必要的综合，从而最小化动态功耗

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功能说明

配置 • 专用的安全器件管理器

• 软件可编程器件配置

• 串行和并行闪存接口

• 通过协议的配置(CvP)使用 PCI Express Gen1/Gen2/Gen3• 精细粒度部分重配置内核架构

• 动态重配置收发器和 PLL• 一整套安全功能，包括 AES-256、SHA-256/384 和 ECDSA-256/384 加速器和多因子认证

• 物理反复制技术(PUF)服务

封装 • Intel 嵌入式多管芯互连桥接(EMIB)封装技术

• 相同封装面积的多器件密度，支持在不同的器件密度之间的无缝移植

• 1.0 mm 球距 FBGA 封装

• 铅和无铅封装选项

软件和工具 • 使用新编译器和 Hyper-Aware 设计流程的 Intel Quartus Prime Pro Edition 设计套件

• 快速前进编译器支持 HyperFlex 体系结构性能的探索

• 收发器工具包

• Platform Designer 系统集成工具

• DSP Builder 高级模块

• OpenCL™支持

• SoC 嵌入式设计套件(EDS)

表 3. Intel Stratix 10 MX HPS 功能

SoC 子系统功能说明

硬核处理器系统多处理器单元(MPU)内核 • 四核 ARM Cortex-A53 MPCore 处理器，具有 ARM CoreSight调试和追踪技术

• 标量浮点单元支持单双精度

• 每个处理器的 ARM NEON 媒体处理引擎

系统控制器 • 系统存储器管理单元(SMMU)• 高速缓存一致性单元(CCU)

Layer 1 高速缓存 • 带有奇偶校验的 32 KB L1 指令高速缓存

• 带有 ECC 的 32 KB L1 数据高速缓存

Layer 2 高速缓存 • 带有 ECC 的 1 MB 共享 L2 高速缓存

片上存储器 • 256 KB 片上 RAM

直接存储器访问(DMA)控制器 • 8 通道 DMA

以太网介质访问控制器(EMAC) • 集成 DMA 的 3 个 10/100/1000 EMAC

USB 处于生产过程(On-The-Go)控制器(OTG)

• 集成 DMA 的 2 个 USB OTG

UART 控制器 • 可兼容 16550 的 2 个 UART

串行外设接口(SPI)控制器 • 4 个 SPI

I 2C 控制器 • 5 个 I2C 控制器

SD/SDIO/MMC 控制器 • 含有 DMA 和 CE-ATA 支持的 1 个 eMMC 4.5

NAND 闪存控制器 • 1 个 ONFI 1.0 或者更高版本的 8 和 16 位支持

通用 I/O (GPIO) • 最多 48 个软件可编程的 GPIO

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SoC 子系统功能说明

计时器 • 4 个通用计时器

• 4 个看门狗计时器

安全 • 安全启动

• 高级加密标准(AES)和认证(SHA/ECDSA)

外部存储器接口外部存储器接口 • DDR4 和 DDR3 的硬核存储控制器

1.4. Stratix 10 MX 结构图

图 1. Stratix 10 MX 体系结构的结构图

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封装基板

HPS：四核ARM Cortex-A53 硬核处理器系统SDM：安全器件管理器EMIB：嵌入式多管芯互连桥接

eSRAM：嵌入式SRAM存储器模块HBM2：高带宽存储器UIB：通用接口总线

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1.5. Stratix 10 MX 系列计划

表 4. Intel Stratix 10 MX 系列计划 — FPGA 内核(第 1 部分)

IntelStratix 10MX 器件名称

逻辑单元(KLE) eSRAM模块

eSRAMMbits

M20K 模块 M20KMbits

MLAB 计数 MLABMbits

18x19 乘法器(1)

HPS 四核

MX 1100 1092 1 45 4,401 86 9,540 6 5,040 Yes

MX 1650 1679 2 90 6,162 120 14,230 9 6,652 —

MX 2100 2073 2 90 6,847 134 17,568 11 7,920 —

表 5. Intel Stratix 10 MX 系列计划 — 互连、PLL、硬核 IP 和 HBM2 (第 2 部分)

IntelStratix 10MX 器件名称

互连 PLL 硬核 IP HBM2 Tile 的布局

最大化 GPIO 最大公 XCVR fPLL I/O PLL PCIe 硬核IP 模块

100GbEMAC

带宽(GByte/s)

密度(GB)

MX 1100 448 48 16 15 2 2 208 3.25 1

MX 1650 656 96 32 14 4 4 512 8 3

MX 1650 656 96 32 14 4 4 512 16 4

MX 1650 584 96 32 14 1 13 512 8 5

MX 2100 640 48 32 14 2 2 512 8 2

MX 2100 656 96 32 14 4 4 512 8 3

MX 2100 656 96 32 14 4 4 512 16 4

MX 2100 584 96 32 14 1 13 512 8 5

表 6. Intel Stratix 10 MX 封装计划

单元图例：通用 I/O、高电平 I/O、LVDS 对、收发器、HBM2 密度千兆字节、HBM2 带宽千兆字节、tile 布局(2) (3) (4) (5) (6)

Stratix 10 MX 器件名称 F1760NF43

(42.5x42.5 mm2)

F2597NF53/UF53

(52.5x52.5 mm2)

F2912UF55

(55x55 mm2)

MX 1100 448, 16, 216, 48 N/A N/A

继续...

(1) 27x27 乘法器的数量是 18x19 乘法器数量的一半。

(2) 所有的封装都是 1.0 mm 间距的球状栅极阵列。

(3) 高电压 I/O 管脚用于 3 V 和 2.5 V 接口。

(4) 每对 LVDS 可被配置成差分输入或差分输出。

(5) 高电压 I/O 管脚和 LVDS 包括在通用 I/O 计数中。收发器则是分开计数。

(6) 每列封装对所有器件的列都提供管脚移植(通用电路板占用空间)。


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Stratix 10 MX 器件名称 F1760NF43

(42.5x42.5 mm2)

F2597NF53/UF53

(52.5x52.5 mm2)

F2912UF55

(55x55 mm2)

3.25, 208, tile 布局 1

MX 2100 N/A 640, 16, 312, 488, 512, tile 布局 2

N/A

MX 1650 N/A 656, 32, 312, 968, 512, tile 布局 3

584, 8, 288, 968, 512, tile 布局 5

MX 2100 N/A 656, 32, 312, 968, 512, tile 布局 3

584, 8, 288, 968, 512, tile 布局 5

MX 1650 N/A 656, 32, 312, 9616, 512, tile 布局 4

N/A

MX 2100 N/A 656, 32, 312, 9616, 512, tile 布局 4

N/A

图 2. Tile 布局 1：2 个 H-Tile (48 个收发器通道)和 1 个 HBM2 的 Intel Stratix 10 MX 器件

H-Tile(24 Channels)

封装基板

EMIB

Core Fabric

®

MX 1100 NF43 (F1760)H-Tile(24 Channels) EM

IB

HBM2 4 GByte

图 3. Tile 布局 2：2 个 H-Tile (48 个收发器通道)和 2 个 HBM2 的 Intel Stratix 10 MX 器件

H-Tile(24 Channels)

封装基板

EMIB

Core Fabric

®

MX 2100 NF53 (F2597B)H-Tile(24 Channels) EM

IB

HBM2

HBM2 4 GByte

4 GByte


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图 4. Tile 布局 3：4 个 H-Tile (96 个收发器通道)和 2 个 4-GByte HBM2 的 Intel Stratix 10MX 器件

H-Tile(24 Channels)

封装基板

EMIB

EMIB

Core Fabric

®

MX 1650 UF53 (F2597A)

HBM2

H-Tile(24 Channels)

H-Tile(24 Channels)

EMIB

EMIB

HBM2

MX 2100 UF53 (F2597A)

H-Tile(24 Channels)

4 GByte

4 GByte

图 5. Tile 布局 4：4 个 H-Tile (96 个收发器通道)和 2 个 8-GByte HBM2 的 Intel Stratix 10MX 器件

H-Tile(24 Channels)

封装基板

EMIB

EMIB

Core Fabric

®

MX 1650 UF53 (F2597C)

HBM2

H-Tile(24 Channels)

H-Tile(24 Channels)

EMIB

EMIB

HBM2

MX 2100 UF53 (F2597C)

H-Tile(24 Channels)

8 GByte

8 GByte


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图 6. Tile 布局 5：3 个 E-Tile、1 个 H-Tile (96 个收发器通道)和 2 个 HBM2 的 Intel Stratix10 MX 器件

E-Tile(24 Channels)

封装基板

EMIB

EMIB

Core Fabric

®

MX 1650 UF55 (F2912)

HBM2

E-Tile(24 Channels)EM

IBEM

IB

HBM2

MX 2100 UF55 (F2912)

E-Tile(24 Channels)

H-Tile(24 Channels)

4 GByte

4 GByte

1.5.1. 可用选项

图 7. Stratix 10 MX 器件的订购代码样例和可用选项

系列记号

收发器Tile SiP配置

收发器通道数

收发器速度 (GXT/GXE)

封装类型

操作温度

FPGA架构速度等级

可选后缀Indicates specific device options or shipment method

M : MX variant

1S : Stratix 10

21

: 210K logic elements

H : H-Tile E : 3 x E-Tile + 1 H-Tile

N : 48U : 96

F : FBGA

E : Extended (TJ = 0° C to 100° C)

1 (fastest)23

功耗选项V : Standard VID

RoHSG : RoHS6

P : Leaded (1)S<n> : Engineering sample

1S M 321 H U 2F 53 E S1V

逻辑密度

系列种类

16 : 165K logic elements11 : 110K logic elements

C

HBM2码

A :B :

注释：1. 联系Intel获取产品具体信息

Stack Count Height Density123

4-H4-H8-H

4 GB8 GB16 GBC :

H-Tile Max Data Rate

E-Tile Max Data Rate

-1 -2

28.3 Gbps 26.0 Gbps 17.4 Gbps

56.0 Gbps PAM-430.0 Gbps NRZ

40.0 Gbps PAM-426.0 Gbps NRZ

32 Gbps PAM-417.4 Gbps NRZ

封装体大小43 : 1760 pins, 42.5x42.5 mm53 : 2597pins, 52.5x52.5 mm55 : 2912pins, 55x55 mm

G

-3


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1.6. 异构 3D 堆栈式 HBM2 DRAM 存储器

Intel Stratix 10 MX 器件集成 3D 堆栈式高带宽 DRAM 存储器(HBM2)和高性能单片 14-nmFPGA 架构芯片，以及多个高速收发器 tile，全部在一个倒装(flip-chip) FBGA 封装中

这促成了“靠近存储器”的实现，其高密度堆栈式 DRAM 非常靠近地集成在同一封装的 FPGA 中。在这个配置中，在封装存储器也能够提供高达 512 Gbyte 的总聚合带宽，这表示与电路板的单独器件上实现的传统“远距离存储器”相比，带宽增加超过 10 倍。靠近存储器配置通过减少 FPGA 和存储器之间的走线，从而降低了系统功耗，最终也节省了电板板面积。

图 8. 异构 3D 堆栈式 HBM2 DRAM 体系结构

128 128 128 128 128 128 128 128128 位宽 x 8 通道

DRAM (HBM2)

EMIB

UIBeSRAM

Intel Stratix 10 MX 器件在封装中集成一个或两个 3D 堆栈式 HBM2 DRAM 存储器。这些 DRAM堆栈含有：

• 4 GB 或 8 GB 的总密度

• 每秒 256 GB 的总聚合带宽

• 8 个独立通道、每个 128 位宽，或者 16 个独立 pseudo 通道、每个 64 位宽(在 pseudo 通道模式下)

• 内核架构和 HBM2 DRAM 之间信号的数据传输速率高达 2 Gbps

• 全速率传输至内核架构

Intel Stratix 10 MX 器件使用嵌入式硬核控制器来访问 HBM2 DRAM。


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1.7. HyperFlex 内核体系结构

Intel Stratix 10 MX 基于单片式内核架构，采用新的 HyperFlex 内核体系结构功能。与上一代高端 FPGA 相比，HyperFlex 内核体系结构实现了 2 倍时钟频率性能，其功耗最高可降低 70%。随着这一性能突破，HyperFlex 内核体系结构提供了许多优势，包括：

• 更高的吞吐量 — 通过采用 2 倍内核时钟频率性能来实现吞吐量的突破

• 提高功耗效率 — 使用减少的 IP 大小(由 HyperFlex 使能)来增强那些之前将多个器件归入到单一器件的设计，因此与上一代器件相比，功耗最高可降低 70%

• 更强的设计功能性 — 使用更快的时钟频率来降低总线宽度和减少 IP 大小，释放更多的 FPGA资源以增添更多的功能

• 提高设计人员的工作效率 — 使用 Hyper-Aware 设计工具提高性能，实现更少的布线拥塞和更少的设计迭代，对更快速的时序收敛实现更大的时序裕量

除了自适应逻辑模块(ALM)中的传统用户寄存器，HyperFlex 内核体系结构在整个 FPGA 架构的各个地方都引进了额外的可旁路寄存器。这些额外的寄存器称为超级寄存器(Hyper-Registers)，位于每个互连布线部分和所有功能模块的输入端。

图 9. 可旁路的超级寄存器(Hyper-Register)

clk CRAMConfig

CRAMConfig

CRAMConfig

InterconnectInterconnect

Stratix 10 HyperFlexRouting Multiplexer

(with Hyper-Register)Conventional

Routing Multiplexer

Hyper-Register 使能以下关键的设计技术来实现 2 倍内核性能的提升：

• 精细粒度超级时序重构(Hyper-Retiming)，消除关键路径

• 零延迟超级流水线(Hyper-Pipelining)，消除布线延迟

• 灵活的超级优化(Hyper-Optimization)，实现最佳性能

通过在设计中实现这些技术，Hyper-Aware 设计工具会自动使用 Hyper-Register 来实现最大的内核时钟频率。


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图 10. HyperFlex 内核体系结构

ALM ALM ALM

ALM ALM ALM

ALM ALM ALM

内核结构中新的超级寄存器

1.8. 异构 3D SiP 收发器 Tile

Intel Stratix 10 MX 器件具有高能效，高带宽和低延迟收发器的功能。收发器在异构 3D 系统级封装(SiP)收发器 tile 中实现，每个包含 24 个全双工收发器通道。除了提供高性能收发器解决方案来满足当前的连接需要，随着数据速率、调制方案和协议 IP 的演变，这也将支持未来的灵活性和可扩展性。


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图 11. 单片内核架构、异构 3D SiP 收发器 Tile、堆栈式 HBM2 DRAM 存储器

Transceiver Tile(24 Channels) (1)

Transceiver Tile(24 Channels)

封装基板

EMIB

EMIB

EMIB

EMIB

Core Fabric

eSRAM

eSRAM

EMIB

UIB

DRAM (HBM2)

UIB

EMIB

DRAM (HBM2)

注释：1. 除了已有的RS-FEC外，也支持KP-FEC硬核IP。



每个收发器 tile 包含：

• 24 个全双工收发器通道(PMA 和 PCS)

• 参考时钟分配网络

• 发送 PLL

• 高速时钟和绑定网络

• PCI Express、100G 以太网 MAC、100G Reed-Solomon FEC 和 KP-FEC 硬核 IP


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图 12. 异构 3D SiP 收发器 Tile 体系结构

Trans

ceive

r PLL

s, RX

, and

TX CL

ocks

Trans

ceive

rs (2

4 Cha

nnels

)

100G

Ethe

rnet

Har

d IP

Trans

ceive

r Bon

ding

Trans

ceive

r Refe

renc

e Cloc

ks

Trans

ceive

rBa

nk(6

Chan

nels) Tra

nsce

iver P

LLs,

RX, a

nd TX

CLoc

ks

Trans

ceive

rBa

nk(6

Chan

nels)

Trans

ceive

rBa

nk(6

Chan

nels)

Trans

ceive

rBa

nk(6

Chan

nels)

PCIe

Gen3

x16 H

ard I

P

Trans

ceive

r Bon

ding

Trans

ceive

r Refe

renc

e Cloc

ks

Trans

ceive

r Tile

(24 C

hann

els)

PCIe

Gen3

Har

d IP

100G

bE H

ard I

P

EMIB

Trans

ceive

r Tile

(24 C

hann

els)

100G

bE H

ard I

P

EMIB

100 G

bE H

ard I

P

收发

器H-

Tile

收发

器E-

Tile

1.9. Stratix 10 MX 收发器

Intel Stratix 10 MX 器件提供多达 96 个全双工收发器通道。这些通道对芯片到芯片、芯片到模块以及背板应用提供从 125 Mbps 到 56 Gbps PAM-4 / 30 Gbps NRZ 的连续数据速率。对于长距离的背板驱动应用，高级自适应均衡电路用于对超过 30 dB 的系统损耗进行均衡。

所有收发器通道采用专用的物理介质附件子层(PMA)和硬式物理编码子层(PCS)。

• PMA 对物理通道提供主要接口功能。

• 在传输数据到 FPGA 内核架构之间，PCS 通常会处理编码/解码、字对齐和其它预处理功能。

在每个收发器 tile 中，收发器被安排在 6 个 PMAPCS 组中的 4 个 bank 中。每个 bank 和 tile 中通过高度可配置的时钟分配网络，都可能配置各种绑定和非绑定的数据速率。

1.9.1. PMA 功能

PMA 通道由发送器(TX)、接收器(RX)和高速时钟资源组成。


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Intel Stratix 10 MX TX 功能包括能够在高达 56 Gbps PAM4 / 30 Gbps NRZ 数据速率上实现杰出的信号完整性。时钟选项包括具有可选的小数分频综合能力的超低抖动 LC tank-based (ATX)PLL、通道 PLL 用作时钟乘法器单元(CMU)和小数分频综合 PLL (fPLL)。

• ATX PLL — 可在整数模式下配置，或者可选择在新小数分频综合模式下配置。每个 ATX PLL覆盖所支持数据速率的整个频率范围，提供了一个最低抖动的稳定灵活的时钟源。

• CMU PLL — 当没用作收发器时，select PMA channels 可配置成 channel PLLs operatingas CMUs，以提供收发器 bank 中的一个额外的主时钟源。

• fPLL — 此外，专用 fPLL 具有使用精确频率综合的能力。fPLL 可用于综合来自单个参考时钟源的多个时钟频率，对于多协议和多速率应用，取代了多个参考振荡器。

在接收器侧，每个 PMA 都有一个独立的通道 PLL，能够对时钟数据恢复进行模拟跟踪。每个 PMA也有高级均衡电路，用于对宽频谱传输损耗进行补偿。

• 可变增益放大器(VGA) — 优化接收器的动态范围

• 连续时间线性均衡器(CTLE) — 以最低功耗对通道损耗进行补偿

• 判定反馈均衡器(DFE) — 对背板提供额外的均衡性能，即便在串扰和反射存在的情况下

• 片上仪器(ODI) — 提供片上眼监控功能(Eye Viewer)。这种能力有助于在电路板启动过程中优化链路均衡参数，并支持系统链路诊断和均衡裕量测试。

图 13. Intel Stratix 10 MX 接收器模块功能

∑VGA CDR

DFE Eye Viewer

CTLE

Adaptive Parametric Tuning Engine

Deserializer

通过使用新的高级数字自适应参数调整(ADAPT)电路，所有链路均衡参数都具有自动适应功能。该电路用于动态地设置 DFE 抽头加权，调整 CTLE 参数，并优化 VGA 增益和阈值电压。最后，通过使用新的硬式精密信号完整性校验引擎(PreSICE)来自动校准上电时所有的收发器电路模块，可以确保最佳和一致的信号完整性。这给予了最多的链路裕量，并确保了成熟，可靠和无差错的操作。

表 7. 收发器 PMA 功能

功能性能

芯片到芯片数据速率 1 Gbps (7)到 56 Gbps PAM4 / 30 Gbps NRZ

背板支持以高达 56 Gbps PAM4 / 30 Gbps NRZ 的数据速率驱动背板，包括 10GBASE-KR 合规

继续...

(7) Stratix 10 收发器能在过采样(over sampling)时支持低于 1 Gbps 的数据速率。


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功能性能

光模块支持 SFP+/SFP, XFP, CXP, QSFP/QSFP28, QSFPDD, CFP/CFP2/CFP4

电缆驱动支持 SFP+ Direct Attach, PCI Express over cable, eSATA

发送预加重 5 抽头发送预加重和去加重以补偿系统通道的损耗

连续时间线性均衡器(CTLE) 双模式、高增益和高数据速率、线性接收均衡以补偿系统通道的损耗

判定反馈均衡器(DFE) 15 个固定抽头 DFE，在出现串扰和噪声环境中均衡背板通道的损耗

高级数字自适应参数调整(ADAPT)

全数字适应引擎，自动调整所有链路均衡参数 — 包括 CTLE、DFE 和 VGA 模块 — 在没有用户逻辑干涉的情况下提供最优的链路裕量

精度信号完整性校准引擎(PreSICE)

硬化校准控制器以在上电时快速校准所有收发器控制参数，这提供了最佳的信号完整性和抖动性能

ATX 发送 PLL 具有连续调谐范围的低抖动 ATX(电感-电容)发送 PLL 涵盖广泛的标准和专用协议，并具有可选的小数频率综合能力

小数分频 PLL 片上小数频率综合器取代了板级晶体振荡器，并降低了系统成本

数字辅助模拟 CDR 快速锁定时间的最佳抖动容限

片上仪器(On-DieInstrumentation) — EyeViewer 和抖动裕量工具

简化电路板启动，调试和非侵入式、高分辨率眼监视(Eye Viewer)的诊断。同时从发送器注入抖动以测试系统中的链路裕量

动态重配置支持每个收发器通道 Avalon 存储器映射接口的独立控制，从而实现收发器的最大灵活性

多个 PCS-PMA 和 PCS-Core 到FPGA 架构接口宽度

8-, 10-, 16-, 20-, 32-, 40-或 64-bit 接口宽度，提供解串宽度、编码和减少延迟的灵活性

1.9.2. PCS 功能

Intel Stratix 10 MX PMA 通道通过可配置和可旁路的 PCS 接口层与内核逻辑进行连接。

PCS 包含多个变速箱实现以去耦 PMA 和 PCS 接口宽度。这一功能对每个收发器与内核逻辑之间的8、10、16、20、32、40 或 64-bit 接口宽度的各种应用提供了很高的灵活性。

关于 PCS-Core 接口或双倍数据传输模式的详细信息，请参考 Intel Stratix 10 L-和 H-Tile 收发器 PHY 用户指南和 Intel Stratix 10 E-Tile 收发器 PHY 用户指南。

表 8. 收发器 PCS 功能

PCS 协议支持数据速率(Gbps) 发送器数据通路接收器数据通路

Standard PCS 1 到 12.5 相位补偿 FIFO、字节串化器、8B/10B 编码、位滑器、通道绑定

速率匹配 FIFO、字对齐器、8B/10B 解码器、字节解串器、字节排序

PCI ExpressGen1/Gen2 x1,x2, x4, x8, x16

2.5 和 5.0 与连接内核的 Standard PCS plus PIPE2.0 接口相同

与连接内核的 Standard PCS plus PIPE2.0 接口相同

PCI Express Gen3x1, x2, x4, x8,x16

8.0 相位补偿 FIFO、字节串化器、编码器、加扰器、位滑器、齿轮箱、通道绑定和连接内核的 PIPE 3.0 接口、自动速度协商

速率匹配 FIFO (0-600 ppm 模式)、字对齐器、解码器、解扰器、相位补偿 FIFO、模块同步、字节解串器、字节排序、连接内核的PIPE 3.0 接口、自动速度协商

CPRI 0.6144 到 9.8 与 Standard PCS plus 确定性延迟串行化相同

与 Standard PCS plus 确定性延迟解串化相同

Enhanced PCS 2.5 到 17.4 FIFO、通道绑定、位滑器和齿轮箱 FIFO、模块同步、位滑器和齿轮箱

继续...


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PCS 协议支持数据速率(Gbps) 发送器数据通路接收器数据通路

10GBASE-R 10.3125 FIFO、64B/66B 编码器、加扰器、FEC 和齿轮箱

FIFO、64B/66B 解码器、解扰器、模块同步、FEC 和齿轮箱

Interlaken 4.9 到 17.4 FIFO、通道绑定、帧生成器、CRC-32 生成器、加扰器、差异生成器、位滑器和齿轮箱

FIFO、CRC-32 检查器、帧同步、解扰器、差异检查器、模块同步和齿轮箱

SFI-S/SFI-5.2 11.3 FIFO、通道绑定、位滑器和齿轮箱 FIFO、位滑器和齿轮箱

IEEE 1588 1.25 到 10.3125 FIFO (固定延迟)、64B/66B 编码器、加扰器和齿轮箱

FIFO (固定延迟)、64B/66B 解码器、解扰器、模块同步和齿轮箱

SDI 高达 12.5 FIFO 和齿轮箱 FIFO、位滑器和齿轮箱

GigE 1.25 与 Standard PCS plus GigE 状态机相同与 Standard PCS plus GigE 状态机相同

PCS Direct 高达 30 定制定制

相关链接

Intel Stratix 10 L-和 H-Tile 收发器 PHY 用户指南

1.10. PCI Express Gen1/Gen2/Gen3 硬核 IP

Intel Stratix 10 MX 器件含有嵌入式 PCI Express 硬核 IP，专为高性能，易用性，新增功能性和设计人员的工作效率而设计。

PCI Express 硬核 IP 包括 PHY、数据链路和输出层。它还支持 x1/x2/x4/x8/x16 通道配置中的PCI Express Gen1/Gen2/Gen3 端点和根端口。PCI Express 硬核 IP 能够独立于内核逻辑(自主模式)运行。该功能使 PCI Express 链路能够在 100 ms 内完成上电和链路训练，而同时其它器件仍在配置中。硬核 IP 还提供了附加的功能，更容易支持新兴功能，例如：Single Root I/OVirtualization (SR-IOV)和可选的协议扩展。

PCI Express 硬核 IP 使用错误检查和纠正(ECC)已经改善了端到端(end-to-end)数据通路保护。此外，硬核 IP 支持 Gen1/Gen2/Gen3 速率的 PCI Express 总线上的通过协议的器件配置(CvP)。

1.11. 100G 以太网 MAC、Reed-Solomon FEC 硬核 IP 和 KP-FEC 硬核 IP

Intel Stratix 10 MX 器件包含 100G 以太网 MAC 硬核 IP、100G Reed-Solomon FEC 硬核 IP和 KP-FEC 硬核 IP 的多个实例，简化了复杂的多端口以太网系统的设计。

1.12. 10G 以太网硬核 IP

Intel Stratix 10 MX 器件包括 IEEE 802.3 10-Gbps 以太网(10GbE)兼容的 10GBASE-R PCS和 PMA 硬核 IP。可扩展的 10GbE 硬核 IP 支持多个独立的 10GbE 端口，而同时对所有的10GBASE-R PCS 实例使用单个 PLL，从而节省了内核逻辑资源和时钟网络。

与需要一个外部 XAUI-to-10G PHY 的 10 GbE Attachment Unit Interface (XAUI)接口相比，集成的串行收发器简化了多端口 10GbE 系统。此外，集成的收发器采用信号调理电路，这使能了与标准 10G XFP 和 SFP+可插拔光模块的直接连接。收发器还支持背板以太网应用，并且包括一个硬核 10GBASE-KR / 40GBASE-KR4 前向纠错(FEC)电路，可用于 10G 以及 40G 应用。集成的10G 以太网硬核 IP 和 10G 收发器节省了外部 PHY 的成本、电路板空间和系统电源。10G 以太网PCS 硬核 IP 和 10GBASE-KR FEC 存在于每个收发器通道中。


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21

https://www.altera.com/documentation/wry1479165198810.html


1.13. Interlaken PCS 硬核 IP

Intel Stratix 10 MX 器件集成了 Interlaken PCS 硬核 IP，支持每通道高达 17.4 Gbps 的数据速率。

Interlaken PCS 硬核 IP 基于为 Intel 的上一代 FPGA 而开发并经过验证的 PCS 功能，体现了与Interlaken ASSP 供应商和第三方 IP 供应商之间的互操作性。Interlaken PCS 硬核 IP 存在于Intel Stratix 10 MX 器件中的每个收发器通道中。

1.14. 外部存储器和通用 I/O

除了靠近存储器的封装级 HBM2 DRAM 交付的带宽， Intel Stratix 10 MX 器件提供了大量的外部存储器带宽，支持 DDR4 存储器接口运行在高达 2666 Mbps 的数据速率上。

这个带宽同简化设计、降低功耗和硬化高性能存储控制器的资源效率一并提供。当使用硬核或软核存储控制器时，外部存储器接口可配置成 144 位的最大宽度。

图 14. 硬核存储控制器

AXI/Avalon IF

Memory Controller

PHY Interface

Hard PHYHard Nios II

(Callibration/Control)

I/O Interface

ECCDQ/DQSCMD/ADDR

User Design

Core Fabric

Stratix 10 FPGA

HardMemory

Controller

每个 I/O bank 包含 48 个通用 I/O 和一个能够支持多种不同存储器类型(每种类型有不同的性能表现)的高效率硬核存储控制器。硬核存储控制器也能够被旁路，并且能够被用户逻辑中实现的软核控制器替代。每个 I/O 都有一个硬化的双倍数据速率(DDR)读/写路径(PHY)，能够执行关键的存储器接口功能，例如：

• 读/写整平(read/write leveling)

• FIFO 缓冲，缩短延迟并提高裕量

• 时序校准

• 片上匹配


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22


基于 Intel 的 Nios® II 技术的硬核微控制器(旨在控制多个存储器接口的校准)对时序校准起了辅助作用。该校准使 Intel Stratix 10 MX 器件能够对器件自身中或者外部存储器件中的工艺、电压或温度的变化进行补偿。高级校准算法确保了在所有操作条件下的最大带宽和可靠的时序裕量。

表 9. 外部存储器接口性能

所列速度为单排(1-rank)的情况。

接口控制器类型性能

DDR4 硬核 2666 Mbps

DDR3 硬核 2133 Mbps

QDRII+ 软核 1,100 Mtps

QDRII+ Xtreme 软核 1,266 Mtps

QDRIV 软核 2,133 Mtps

RLDRAM III 软核 2400 Mbps

RLDRAM II 软核 533 Mbps

除了并行存储器接口， Intel Stratix 10 MX 器件也支持如混合存储立方体(HMC)的串行存储器技术。HMC 被高速串行收发器支持，最多可连接 4 个 HMC 链路，每个链路运行在 15 Gbps(HMC 短距规范)或 30 Gbps (HMC 超短距规范)的数据速率上。

Intel Stratix 10 MX 器件也采用通用的 I/O，能够支持多种单端和差分 I/O 接口。支持高达 1.6Gbps 的 LVDS 速率，每对管脚即有差分驱动器也有差分输入缓冲器。这使能了每对 LVDS 的可配置方向。

1.15. 自适应逻辑模块(ALM)

Intel Stratix 10 MX 器件使用一个与上一代 Arria 10 和 Stratix V FPGA 类似的自适应逻辑模块(ALM)，以支持逻辑功能的高效实现和器件之间轻松的 IP 转换。

下面的 ALM 结构图中有 8 个输入，1 个分段式查找表(LUT)，2 个专用嵌入式加法器和 4 个专用寄存器。


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图 15. ALM 结构图

Reg

Reg

1

2

3

4

5

6

7

8

Reg

Reg

每个ALM有4个寄存器

FullAdder

FullAdder

AdaptiveLUT

ALM 的主要特性和功能包括：

• 高寄存器数，每 8 输入分段式 LUT 有 4 个寄存器，与新的 HyperFlex 体系结构协同操作，使Intel Stratix 10 MX 器件能够以极高的内核逻辑利用率最大化内核性能

• 实现选择 7 输入逻辑功能，所有 6 输入逻辑功能和 2 个独立功能，包括更小的 LUT 尺寸(例如两个独立的 4 输入 LUT)，从而优化内核逻辑利用率

Intel Quartus Prime 软件采用 ALM 逻辑结构来实现最高的性能，最佳的逻辑利用率和最少的编译次数。 Intel Quartus Prime 软件自动将旧设计映射到 Intel Stratix 10 MX ALM 体系结构，从而简化了设计重用。

1.16. 内核时钟

Intel Stratix 10 MX 器件中的内核时钟使用可编程时钟树综合。

这种技术使用专用的时钟树布线和切换电路，支持 Intel Quartus Prime 软件创建您设计所需要的时钟树。时钟树综合最小化时钟树插入延迟，降低了时钟树中的动态功耗，在保持与旧的全局时钟方案和局域时钟方案向后兼容的同时实现了内核更大的时钟灵活性。

Intel Stratix 10 MX 器件中的内核时钟网络支持时钟速率高达 1 GHz 的新的 HyperFlex 内核体系结构。它也支持高达 2666 Mbps (1/4 速率传输到内核)的硬核存储控制器。内核时钟网络受到专用时钟输入管脚、小数分频时钟综合 PLL 和整数 I/O PLL 的支持。


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1.17. 小数分频综合 PLL 和 I/O PLL

Intel Stratix 10 MX 器件含有多达 32 个小数分频综合 PLL (fPLL)，用于收发器或者在内核架构中使用。

fPLL 位于 3D SiP 收发器 H-tile，每个 tile 有 8 个，与收发器通道相邻。通过综合单个参考时钟源中的多个时钟频率，fPLL 可用于减少电路板所需的振荡器数量以及所需的时钟管脚数量。除了对收发器发送 PLL 综合参考时钟频率，fPLL 也可以直接用于发送时钟。每个 fPLL 可以独立地配置成传统整数模式、或者三阶增量总和调制的增强型小数分频模式。

除了 fPLL， Intel Stratix 10 MX 器件包含高达 15 个整数 I/O PLL (IOPLL)，在内核架构中使用以简化外部存储器接口和高速 LVDS 接口的设计。IOPLL 位于每个 bank 的 48 个通用 I/O 中，每个 I/O bank 1 个，在每个 I/O bank 中与硬核存储控制器和 LVDS SerDes 相邻。这使时序收敛更加容易，因为 IOPLL 与需要使用它们的 I/O 紧密地耦合在一起。IOPLL 可用于内核中的通用应用，例如：时钟网络延迟补偿和零延迟时钟缓冲。

1.18. 内部嵌入式存储器

Intel Stratix 10 MX 器件包含三种类型的嵌入式存储器模块：eSRAM (45-Mbit)、M20K (20-Kbit)和 MLAB (640-bit)。这种片上存储器的多样性对诸如宽而深的 FIFO 和可变缓冲器的应用提供了快速访问时间和低延迟。结合 HBM2 DRAM 堆栈提供的封装级存储器，其内部嵌入式存储器完成 Stratix 10 MX 器件的存储器层次结构。

eSRAM 模块是 Intel Stratix 10 MX 器件的一项新的创新。这些大型嵌入式 SRAM 模块紧密地耦合到内核架构，并且能够直接访问，而无需单独的存储控制器。每个 eSRAM 模块安排成 8 个通道，每个通道有 40 个 bank，总容量 45-Mbit 运行在高达 750 MHz 的时钟速率上。在 eSRAM 模块内，每个通道含有 72 位读和 72 位写的总线宽度，每个通道含有 1 个 READ 和 1 个 WRITE。这使每个 eSRAM 模块可以支持多达 864 Gbps 的总聚合带宽(读 + 写)。

eSRAM 模块实现为一个简单的双端口存储器，每个通道同时有读和写访问权限，并且包括了集成的硬核 ECC 生成和检查。与片外 SRAM 解决方案相比，eSRAM 模块能够降低系统功耗以及节省电路板空间和成本。

M20K 和 MLAB 模块大小类似于以前的 Intel 器件系列的模块大小。MLAB 模块是宽而浅的存储器的理想选择，而 M20K 模块旨在支持更大的存储器配置，并包含硬核 ECC。M20K 和 MLAB 嵌入式存储器模块都可配置成一个单端口或双端口 RAM、FIFO、ROM 或移位寄存器。这些存储器模块具有高度灵活性并支持表 10 (第 25 页)中所示的多种存储器配置。

表 10. 内部嵌入式存储器模块配置

MLAB (640 bits) M20K (20 Kbits)

64 x 10 (通过仿真支持)32 x 20

2K x 10 (或 x8)1K x 20 (或 x16)512 x 40 (或 x32)

1.19. 精度可调 DSP 模块

Intel Stratix 10 MX DSP 模块基于 Intel 的上一代器件中使用的精度可调 DSP 体系结构，具有硬定点和符合 IEEE-754 的浮点性能。

DSP 模块通过配置可支持从 18x19 到 54x54 精度范围的信号处理。通过增添流水线寄存器来提高DSP 模块的最大操作频率，并降低了功耗。


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图 16. DSP 模块：标准精度定点模式

Multiplier18 x 19

4418

Inpu

t Reg

ister

s

+/–

+/–

CoefficientRegisters


PipelineRegister

PipelineRegister

PipelineRegister

PipelineRegister

Multiplier18 x 19

+

–

SystolicRegister

SystolicRegister

Mul

tiple

xer a

nd P

ipel

ine

Regi

ster

FeedbackRegister

OutputRegister

44

64

74

18

108

图 17. DSP 模块：高精度定点模式

64

Inpu

t Reg

ister

s

+/–


PipelineRegister

PipelineRegister

Multiplier27 x 27

Pipeli

ne Re

giste

r

FeedbackRegister

OutputRegister

64

64

74

108

Pre-Adder


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图 18. DSP 模块：单精度浮点模式

32

Inpu

t Reg

ister

sPipelineRegister

PipelineRegister IEEE-754

Single-PrecisionFloating-Point

Multiplier

OutputRegister

3232

96PipelineRegister

PipelineRegister

PipelineRegister

PipelineRegister

IEEE-754 Single-PrecisionFloating-Point Adder

DSP 模块在编译时间可独立地配置成双 18x19 乘法累加或者单一 27x27 乘法累加。通过使用专用的 64-bit 级联总线，多个精度可调 DSP 模块可级联在一起来高效地实现甚至更高精度的 DSP 功能。

在浮点模式中，每个 DSP 模块提供一个单精度浮点乘法器和加法器。支持浮点加法，乘法，乘加，乘法累加。

下表显示了在一个 DSP 模块中如何选择不同精度，或者通过使用多个模块来实现不同精度。

表 11. 精度可调 DSP 模块配置

乘法器大小 DSP 模块资源预期使用

18x19 位 1/2 精度可调 DSP 模块中等精度定点

27x27 位 1 个精度可调 DSP 模块高精度定点

19x36 位 1 个有外部加法器的精度可调 DSP 模块定点 FFT

36x36 位 2 个有外部加法器的精度可调 DSP 模块超高精度定点

54x54 位 4 个有外部加法器的精度可调 DSP 模块双精度浮点

单精度浮点 1 个单精度浮点加法器，1 个单精度浮点乘法器浮点

复合乘法在 DSP 运算是很普遍的。复合乘法器最常见的一种应用是 FFT 运算。该运算的特点在于只对乘法器的一侧增大精度要求。精度可调 DSP 模块支持 FFT 运算，随着精度的增大，DSP 资源成比例增加。


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表 12. 基于精度可调 DSP 模块的复合乘法

复合乘数器大小 DSP 模块资源 FFT 使用

18x19 位 2 个精度可调 DSP 模块资源优化的 FFT

27x27 位 4 个精度可调 DSP 模块最高精度 FFT

对于有高动态范围要求的 FFT 应用，Intel FFT IP 内核提供了一个单精度浮点实现的选项，具有与高精度定点实现类似的资源使用和性能。

DSP 模块的其它特性包括：

• 硬核 18-bit 和 25-bit 预加法器

• 硬核浮点乘法器和加法器

• 64-bit 双累加器(用于独立的 I、Q 产品乘法累加)

• 18 和 27-bit FIR 滤波器的级联输出加法器链

• 18 和 27-bit 系数的嵌入式系数寄存器

• 完全独立的乘法器输出

• 对大多数模式使用 Intel Quartus Prime 软件提供的 HDL 模板的可推断性

精度可调 DSP 模块是支持高性能 DSP 应用中更高位精度增长趋势的理想选择。同时，精度可调DSP 模块能有效地支持很多现有的 18-bit DSP 应用，例如：高清晰度视频处理和远程无线电头端。通过使用精度可调 DSP 模块体系结构和硬核浮点乘法器和加法器， Intel Stratix 10 MX 器件能够有效地支持很多不同的精度等级，最高能达到浮点实现。这一灵活性促成了系统性能的提高，功耗的降低，并减少了对系统运算设计人员的体系结构约束。

1.20. 硬核处理器系统(HPS)

Intel Stratix 10 MX 器件的硬核处理器系统(HPS) Intel 业界领先的第三代 HPS。通过采用 Intel的 14-nm 三栅极技术性能，HPS 采用集成四核 64-bit ARM Cortex-A53，提供了高于上一代器件两倍的性能。HPS 通过增添一个系统存储器管理单元也实现了全系统硬件虚拟化功能。这些在体系结构上的改进确保了 Intel Stratix 10 MX 器件将满足当前和未来嵌入式市场的要求，包括：无线和有线通信，数据中心加速以及众多军事应用。


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图 19. HPS 结构图

Quad ARM Cortex-A53-Based Hard Processor System

1 MB L2 Cache with ECC

JTAG Debugor Trace

256 KBRAM

Timers(x8)

HPS-to-FPGABRIDGE

FPGA-to-HPSBRIDGE

SD/SDIO/MMCUSB OTG

(x2)

DMA(8 Channel)UART (x2)

HPS IOI2C (x5)

NANDFlash1, 2

EMAC (x3)

SPI (x4)

SDRAMScheduler 3

HPS-to-SDMSDM-to-HPS

注释：1. 集成的直接存储器访问(DMA)2. 集成的纠错代码(ECC)3. 与硬核存储器控制器连接的多端口前端接口

System MMU Cache Coherency Unit

ARM Cortex -A53

NEON FPU

32 KB I-Cachewith Parity

32 KB D-Cachewith ECC

ARM Cortex -A53

NEON FPU


32 KB D -Cachewith ECC

ARM Cortex -A53

NEON FPU



ARM Cortex -A53

NEON FPU



SDM Hard MemoryController

FPGA Fabric

Lightweight HPS-to-FPGA BRIDGE

2

1, 2

1, 2

2

1, 2

Lorem ipsum

1.20.1. Stratix 10 MX HPS 的主要功能：

表 13. Intel Stratix 10 MX HPS 的主要功能：

功能说明

四核 ARM Cortex-A53 MPCore处理器单元

• 2.3 MIPS/MHz 指令效率

• 高达 1.5 GHz 的 CPU 频率

• 1.5 GHz，总性能为 13,800 MIPS• ARMv8-A 体系结构

• 运行 64-bit 和 32-bit ARM 指令

• 16-bit 和 32-bit Thumb 指令，使存储器占用空间减少 30%

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功能说明

• 采用 8-bit Java 字节码的 Jazelle® RCT 执行体系架构

• 超标量，可变长度，带动态分支预测的无序流水线(out-of-order pipeline)• 经过改进的 ARM NEON™媒体处理引擎

• 单精度和双精度浮点单元

• CoreSight™调试和追踪技术

系统存储器管理单元 • 使能一个统一的存储器模型，并将硬件虚拟化扩展到在 FPGA 架构中实现的外设中

高速缓存一致性单元 • 在高速缓存中存储的共享数据的变更会在整个系统中传播，对协处理器单元提供双向一致性

高速缓存(Cache) • L1 Cache— 带有奇偶校验的 32 KB 的指令高速缓存

— 带有 ECC 的 32 KB 的 L1 数据高速缓存

— 奇偶校验

• L2 Cache— 1MB 共享

— 8 路集合关联(8-way set associative)— SEU 保护，包括 TAG ram 上的奇偶校验和数据 RAM 上的 ECC— 高速缓存锁定支持

片上存储器 • 256 KBB 的可擦除片上 RAM

HPS 的外部 SDRAM 和闪存接口 • 支持 DDR4、DDR3、LPDDR3 的硬核存储控制器

— 40-bit (32-bit + 8-bit ECC)，带选择封装，支持 72-bit (64-bit + 8-bit ECC)— 支持高达 2666 Mbps DDR4 和 2166 Mbps DDR3 频率

— 纠错代码(ECC)支持，包括：计算、纠错、回写校正和错误计数器

— 单独 SDRAM 突发的软件可配置的优先级计划

— 对所有 JEDEC 指定的时序参数的完全可编程的时序参数的支持

— 连接硬核存储控制器的多端口前端(MPFE)规划器接口，支持 AXI® Quality of Service (QoS)，用于连接 FPGA 架构的接口

• NAND 闪存控制器

— ONFI 1.0— DMA 的集成描述符

— 可编程硬件 ECC 支持

— 支持 8 和 16-bit 闪存器件

• 安全数字 SD/SDIO/MMC 控制器

— eMMC 4.5— 基于集成描述符的 DMA— 受支持的 CE-ATA 数字命令

— 50 MHz 操作频率

• 直接存储器访问(DMA)控制器

— 8 通道

— 支持高达 32 个外设握手(handshake)接口

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功能说明

通信接口控制器 • 三个集成 DMA 的 10/100/1000 以太网介质访问控制(MAC)— 支持 RGMII 和 RMII 外部 PHY 接口

— 通过 FPGA 逻辑支持其它 PHY 接口的选项

• GMII• MII• RMII (需要 MII 到 RMII 适配器)• RGMII (需要 GMII 到 RGMII 适配器)• SGMII (需要 GMII 到 SGMII 适配器)

— 支持对精度联网时钟同步使用 IEEE 1588-2002 和 IEEE 1588-2008 标准

— 支持对接收帧的 IEEE 802.1Q VLAN 标记检测

— 支持以太网 AVB 标准

• 两个带 DMA 的 USB On-the-Go (OTG)控制器

— 两用器件(器件和主机功能)• 高速(480 Mbps)• 全速(12 Mbps)• 低速(1.5 Mbps)• 支持 USB 1.1(全速和低速)

— 基于集成描述符的分散聚集 DMA— 支持外部 ULPI PHY— 高达 16 个双向端点，包括控制端点

— 高达 16 个主机通道

— 支持通用根集线器

— 可配置为 OTG 1.3 和 OTG 2.0 模式

• 5 个 I2C 控制器(其中三个被 EMAC 用于到外部 PHY 的 MIO)— 支持 100Kbps 以及 400Kbps 模式

— 支持 7-bit 以及 10-bit 寻址模式

— 支持 Master 和 Slave 操作模式

• 两个 UART 16550 兼容

— 高达 115.2Kbaud 的可编程波特率

• 四个串行外设接口(SPI) (2 Master、2 Slaves)— 全双工和半双工

定时器和 I/O • 定时器

— 4 个通用定时器

— 4 个看门狗定时器

• 48 个 HPS direct I/O 支持 HPS 外设直接连接到 I/O• 高达 3 个 IO，48 bank 分配给 HPS，用于 HPS DDR 访问

与逻辑内核的互连 • FPGA-to-HPSS 桥接

— 支持 FPGA 架构中的 IP bus masters 访问 HPS bus slaves— 可配置的 32、64 或 128-bit AMBA AXI 接口

• HPS-to-FPGA 桥接

— 支持 HPS bus masters 访问 FPGA 架构中的 bus slaves— 可配置的 32、64 或 128-bit AMBA AXI 接口支持到 FPGA 架构的高带宽 HPS master 传输

• HPS-to-SDM 和 SDM-to-HPS 桥接

— 支持 HPS 到达 SDM 模块，并支持 SDM 引导 HPS• 轻量级 HPS-to-FPGA 桥接

— 轻量级 32-bit AXI 接口适用于从 HPS 到 FPGA 架构中软核外设的低延迟寄存器访问

• FPGA-to-HPS SDRAM 桥接

— 高达 3 个 AMBA AXI 接口，支持 32、64 或者 128-bit 数据通路


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1.21. 电源管理

Intel Stratix 10 MX 器件采用先进的 Intel 14-nm 三栅极工艺技术，全新的 HyperFlex 内核体系结构，实现了超折叠(Hyper-Folding)，电源门控(power gating)和几种可选的降耗技术，与上一代高性能 Stratix V 器件相比，功耗最多可降低 70%。

通过 VCC 的 SmartVoltage ID 控制是内核电源的标准选项；每个器件在制造过程中都编进一个代码，使智能电压调节器在保持性能的同时能够在较低的 VCC 上操作器件。

通过使用新 HyperFlex 内核体系结构，设计运行速度能达到上一代 FPGA 的 2 倍。有了 2 倍的性能和相同的所需吞吐量，设计人员就能够对数据通路宽度进行减半以节省电能。这种优化称为超折叠(Hyper-Folding)。此外，电源门控(power gating)通过下电 FPGA 中未使用的资源来降低它们的静态功耗。 Intel Quartus Prime 软件在配置期间自动对诸如 DSP 和 M20K 门控的特定的未使用资源进行断电。

此外， Intel Stratix 10 MX 器件具有 Intel 的业界领先的低功耗收发器，并包括一些硬核 IP 模块，不仅降低了逻辑资源，与软核实现相比，也实现了显著节能。一般来说，硬核 IP 模块的功耗要比等同的软核逻辑实现少 50％。

1.22. 器件配置和安全器件管理器(SDM)

所有的 Intel Stratix 10 MX 器件都包含安全器件管理器(SDM)，它是一种专用的三重冗余处理器，用作所有 JTAG 和配置命令进入器件的入口点。SDM 也引导 SoC 器件中的 HPS，确保 HPS 能够使用 FPGA 器件具有的相同安全特性进行引导。


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图 20. SDM 结构图

安全器件管理器(SDM)

Dedicated Config I/O

FPGASector

LSM

FPGASector

LSM

FPGASector

LSM

FPGASector

LSMDual Purpose I/O Configuration

Network

可定制的安全引导进程私人，公共和基于PUF的关键支持

安全特性

接口总线，用于将配置数据从SDM传输到整个FPGA

扇区可被选择性地配置和清除敏感参数

并行配置的扇区以缩短配置时间

LSM：本地扇区管理器PUF：物理反复制技术

配置期间， Intel Stratix 10 MX 器件被分成逻辑扇区，每个逻辑扇区由本地扇区管理器(LSM)进行管理。SDM 将配置数据传递到片上配置网络中的每个 LSM。这使扇区能够被独立地配置，一次一个，而不是一次多个。这种方法实现了简化的扇区配置和重配置，以及因固有并行性而缩短了总配置时间。基于相同扇区的方法被用于响应单粒子翻转和安全攻击。

虽然扇区对器件配置和器件重配置提供了一个逻辑分离，但它们也覆盖了 FPGA 逻辑和布线的正常行和列。这意味着对 Intel Quartus Prime 软件布局布线没有影响，对扇区边界范围上的逻辑信号的时序也没有影响。

SDM 使能了可靠，安全和充分认证的器件配置，它也支持配置方案的定制，以增强器件的安全性。对于配置和重配置，这种方法具备多种优点：

• 专用安全配置管理器

• 缩短的器件配置时间，因为可同时配置多个扇区

• 可更新的配置进程

• 独立于所有其它扇区的一个或多个扇区的重配置

• 单独扇区或整个器件的归零

SDM 还提供了诸如寄存器回读和回写的额外功能，以支持 ASIC 原型设计和其它应用。


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1.23. 器件安全

基于上一代器件强健的安全特性， Intel Stratix 10 MX 器件包括了许多新增的和创新的安全增强功能。这些功能也由 SDM、紧密耦合器件配置和具有加密、认证、密钥存储和防篡改服务的重配置进行管理。

SDM 提供的安全服务包括：

• 比特流加密

• 多因素认证

• 硬加密和认证加速；AES-256、SHA-256/384、ECDSA-256/384

• 易失性和非易失性密钥存储和管理

• HPS 的引导代码认证

• 物理反复制技术(PUF)服务

• 可更新的配置进程

• 安全器件维护和升级功能

• 旁侧攻击保护

• 对传感器输入和安全攻击的脚本响应，包括选择性扇区归零

• 回读、JTAG 和测试模式禁用

• 对单粒子翻转(SEU)的增强响应

SDM 和相关安全服务 Intel Stratix 10 MX 设计提供一个强大的、多层次的安全解决方案。

1.24. 使用 PCI Express 的通过协议配置

使用 PCI Express 的通过协议配置支持在 PCI Express 总线上配置 FPGA，从而简化电路板布局并提高系统集成度。在配置 FPGA 前，利用运行在自主模式下的嵌入式 PCI Express 硬核 IP，该技术可以使 PCI Express 总线在 PCI Express 规范所允许的 100 ms 时间内上电并处于活动状态。Intel Stratix 10 MX 器件也支持 PCI Express 总线上的部分重配置，通过在重配置器件期间保持PCI Express 链路处于活动状态来降低系统停机时间。

1.25. 部分和动态重配置

部分重配置支持对部分 FPGA 进行重配置，而其它部分仍然能够继续运行。当系统的正常运行时间至关重要时，该功能是必需的，因为它能够在不中断服务的情况下进行更新和调整功能性。

除了降低功耗和成本，由于不再需要将不同时操作的功能布局在 FPGA 中，因此部分重配置也增加了有效逻辑密度。取而代之的是，这些功能可以存储在外部存储器中，并根据需要加载。通过允许单一 FPGA 上有多个应用而降低了所需 FPGA 的大小，从而节省了电路板空间并降低了功耗。部分重配置建立在 Intel Quartus Prime 设计软件中已验证增量式编译设计流程中的顶层。

Intel Stratix 10 MX 器件的动态重配置支持在通道至通道的基础上动态地更改收发器数据速率、协议和模拟设置，并且能够保持相邻收发器通道上的数据传输。动态重配置非常适用于那些要求即时多协议支持或者多速率支持的应用。收发器中的 PMA 和 PCS 模块都能够使用这种技术进行重配置。收发器的动态重配置可与 FPGA 的部分重配置一起使用，以同时使能内核和收发器的部分重配置。


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1.26. 快进编译(Fast Forward Compile)

Intel Quartus Prime 软件中这一创新的 Fast Forward Compile 功能能够发现您设计中的性能瓶颈，并提供详细逐步的性能提高建议。Compiler 报告通过采用这些建议评估可以实现的最大操作频率。作为新的 Hyper-Aware 设计流程的一部分，Fast Forward Compile 使您能够最大限度地提高 Intel Stratix 10 MX 设计的性能，并实现快速时序收敛。

以前，这类优化需要进行多个耗时的设计迭代，包括重新运行完整的设计编译来确定变更的效果。Fast Forward Compile 使您能够更好地专注于您的开发方向，以及如何提高设计性能和吞吐量。这种技术大大减少了在性能探索方面的猜测，从而减少了设计迭代，其 Intel Stratix 10 MX 设计的内核性能也提升了 2 倍。

1.27. 单粒子翻转(SEU)检错和纠错

Intel Stratix 10 MX 器件提供强大的 SEU 错误检测和纠正电路。该检测和纠正电路包括对Configuration RAM (CRAM)编程位和用户存储器的保护。CRAM 受一个连续运行的奇偶校验检查电路保护，该电路集成了 ECC，自动纠正 1 位或 2 位错误并检查高阶多位错误。

CRAM 阵列的物理布局经过优化使大多数多比特翻转(multi-bit upsets)显示为独立的单比特或双比特错误，集成的 CRAM ECC 电路对这些独立的单比特或双比特错误进行自动纠正。除了 CRAM保护，用户存储器还包括集成的 ECC 电路，并对错误检测和纠正进行了布局优化。

SEU 错误检测和纠正硬件受到软核 IP 以及 Intel Quartus Prime 软件的支持，以提供一个完整的SEU 缓解解决方案。完整解决方案的组件包括：

• 对 CRAM 和用户 eSRAM 和 M20K 存储器模块的硬核错误检测和纠正

• 存储器单元的物理布局经过优化使 SEU 的可能性降到最低

• 敏感度处理软核 IP，报告 CRAM 翻转影响使用过的位还是未使用的位

• Intel Quartus Prime 软件支持的故障注入软核 IP，更改 CRAM 位的状态以用于测试目的

• Intel Quartus Prime 软件中的层次结构标记

• 三模冗余(TMR)，用于安全器件管理器和关键的片上状态机

除了以上列出的 SEU 缓解功能，用于 Intel Stratix 10 MX 器件的 Intel 14-nm 三栅极工艺技术是基于 FinFET 晶体管的，与传统的平面型晶体管相比，FinFET 晶体管具有更低的 SEU 易感性。

1.28. 文件修订历史

表 14. Intel Stratix 10 MX (DRAM 系统级封装)器件概述的文件修订历史

日期版本修顶内容

2018 年 2 月 2018.02.27 进行了如下更改：

• 更正了" Intel Stratix 10 MX 封装计划"表中 F2597 封装的封装体大小。

2017 年 10 月 2017.10.30 进行了如下更改：

• 更改了"与 Stratix V 器件相比， Intel Stratix 10 MX 器件的主要功能"表中嵌入式存储器(M20K)功能的说明。

• 更改了"与 Stratix V 器件相比， Intel Stratix 10 MX 器件的主要功能"表中18x19 乘法器的数量。

• 更改了" Intel Stratix 10 MX 器件功能"表中可用通用 I/O 的总数。

继续...


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日期版本修顶内容

• 更改了" Intel Stratix 10 MX 系列计划 — FPGA 内核(第 1 部分)"表中 MX1650 和 MX 2100 器件的资源可用性。

• 更改了" Intel Stratix 10 MX 系列计划 — 互连、PLL、硬核 IP 和 HBM2 (第2 部分)"表中 MX 1650 和 MX 2100 器件的最大化 GPIO 和最大化 XCVR 的可用性。

• 更改了" Intel Stratix 10 MX 封装计划"表中 F2597 封装的资源计数。

2017 年 7 月 2017.07.17 首次发布。


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intel stratix 10 mx (dram 系统级封 装 器件概述intel stratix 10 mx 器件集成3d...

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