Quartus IIソフトウェアへの紹介

2        Quartus II デザイン・ソフトウェア  •    2011    •    www.altera.com

「Quartus IIソフトウェアへの紹介」アルテラQuartus ® IIデザイン・ソフトウェアは、FPGAおよびCPLDデザインのすべてのユーザーのデザ

イン・ニーズに簡単に適用できる完全なマルチプラットフォームのデザイン環境です。 Quartus IIソフトウェアは、アルテラのFPGA、CPLD、およびHardCopy® ASICに最高の生産性とパフォーマンスを

提供します。

Quartus IIソフトウェアは、優れた合成と配置配線を提供し、コンパイル時間を短縮できます。コンパ

イル時間の短縮機能は、次のものが含まれています。

• マルチプロセッサのサポート

• Rapid Recompile

• インクリメンタル・コンパイル

インクリメンタル・コンパイルとRapid Recompile

Quartus IIのAnalysis and Synthesisは、Quartus II Fitterと共に, コンパイルの間でデザイン変化の部分だけをイ

ンクリメンタルにコンパイルします。 インクリメンタル・コンパイル機能によって、変更されたパーティ

ションだけをコンパイルし、コンパイル時間は最大70%削減します。

Rapid Recompile機能は、 小さなECO (Engineering Change Order：設計変更管理) について、平均で65%のコン

パイル時間を短縮することで、デザインのタイミング保全を向上させ、生産性を最大化します。

シミュレーションModelSim®-Altera Editionソフトウェア、または

Quartus IIソフトウェアに

よってサポートされてい

るEDAシミュレータを使

用して、デザインの機能

およびタイミング・シミ

ュレーションを実行でき

ます。Quartus II NativeLink機能は、Quartus IIソフトウェア内からサ

ード・パーティのシミュ

レータと他のEDAツール

を実行することができま

す。

コンパイル時間の比較

Qsysシステム・インテグレーション・ツールはIP機能とサブシステ

ムを接続するために自動的に相互接続論理を生成することによって

FPGAデザイン過程で時間と取り組みを大幅に節約します。 Qsysは、

高性能、スケーラブルなシステム、および改向上した設計再利用機

会を届ける新しいFPGA-optimized Network-on-a-Chip (NoC)技術で動かさ

れた次世代SOPC Builderツールです。

10%

100%

Relat

ive C

ompi

le T

ime (

Log

Scal

e)

Quartus II Software Version

Quartus II Relative Compilation Time by Release(Relative Time Based on Fixed Designs and Fixed CPU)

25%

50%

75%

10%

100%

4.0

4.1

4.2

5.0

5.1

6.0

6.1

7.1

7.1

8.0

8.1

9.0

9.1

10.0

10.1

Relat

ive C

ompi

le T

ime (

Log

scal

e)

Quartus II Version

Quartus II Relative Compilation Time by Release(Relative time based on fixed designs & fixed CPU)

25%

50%

75%

4.0 5.0 6.0 7.0 8.0 9.0 10.0 11.0.

For v11.0, use v10.1 data point.

4.0 5.0 6.0 7.0 8.0 9.0 10.0 11.0

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デザイン・エントリ

デザインは、HDLまたは回路図として開始することができます。MegaWizard Plug-In Managerを使用すること

により、デザイン・ファイルでインスタンス化されるカスタム・メガファンクション・バリエーションを

含むデザイン・ファイルを作成または変更することができます。

タイミングおよびパワー解析Quartus II TimeQuest Timing Analyzerは、デザ

インのタイミング特性を分析することがで

きます。アルテラは、包括的なSynopsys Design Constraints(SDC)のFPGAベンダとして

第2世代の使いやすいタイミング・アナライ

ザをサポートします。TimeQuestのアナライ

ザでは、 タイミング制約やレポートを作成

するために、完全なGUIおよびスクリプト環

境を提供します。また、簡単に最初の制約

を作成することができるタイミング解析ウ

ィザードが含まれています。

PowerPlay電力アナライザ ・フロー

TimeQuest Timing Analyzer

Quartus II PowerPlay 電力解析と最適化ツールを使用すると、

設計サイクル全体の消費電力を見積もることができます。

パワーの最適化技術を使用しているので、消費電力は10%の

パワー削減を提供します。アルテラのPowerPlay Early Power Estimatorは、Microsoft Excelベースのスプレッド・シートを使

用して消費電力を見積ります。PowerPlayパワー・アナライ

ザはポスト・フィッティング電力解析を実行し、デバイス

のリソースとデザイン・エンティティによって電力特性を

報告します。

�

�

�

�

�

Power-Optimized Design

Speed Area Power

Synthesis

Placement andRouting

Optimize Power

PowerPlayPower Analyzer

DesignEntry Constraints

検証Quartus II開発ソフトウェアには、コンパイルとフィッティング結果の解析に役立ついくつかのツールが

あります。SignalTap IIロジック・アナライザとSystem Console検証を行うことで、デバイス上およびシス

テムでデザインをプローブすることができます。

　オンライン・リソースへのリンク

ビデオ入力： Basic Compilation Flow

技術資料：Design Planning with the Quartus II Software

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デザイン・エントリ

QsysQsysシステムの統合ツールは、一般的にデザイン・モジュール、 IP（Intellectual Property）コアおよびコン

ポーネントと呼ばれるカスタムHDLデザイン・ブロックを接続するための内部接続ロジックを自動的に生成

することによって、FPGA設計プロセスの時間と労力を節約できます。Qsysには、より高いパフォーマンス

を提供する新しいFPGAに最適化されたNoCベースの技術によって供給されています。Qsysには、デザインの

再利用とスケーラブルなシステムを有効にすることによって抽象化と生産性の向上のレベルを発生させま

す。

Qsysインタコネクト・ファブリックの例

Quartus II Block EditorQuartus II Block Editor を使用すると、回路図またはブロック図を使ったグラフィック・デザイン情報の入力

および編集を行うことができます。Block Editor はブロックとロジックを表す記号が含むBlock Design File（（.bdf）を読み込んで編集します。

MegaWizard Plug-In ManagerMegaWizard Plug-In Managerを使用することにより、デザイン・ファイルでインスタンス化されるカスタム・

メガファンクション・バリエーションを含むデザイン・ファイルが作成または変更できます。MegaWizard Plug-In Managerでは、パラメータおよびオプション・ポートの値を設定することができます。

. . . Processing 2

8 Bit

Clock 1

Address

Data

Data

Address

Address

Control A32 Bit

InterruptController

Width MatchWidth MatchWidth MatchWidth MatchWidth Match

Control B32 Bit

Clock 2 Qsys Auto-Generated Interconnect

Memory B Memory C

Arbiter

Data

Processing 18 Bit

Processing 316 Bit

Processing 464 Bit

Processing 564 Bit Processing X

Memory A

Arbiter

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デザイン・パーティション

デザイン・パーティションにデザイン・エンティティを割り当てることができます。デザイン・パーティ

ションはインクリメンタル・コンパイルの間に保存されるか、または再コンパイルされる論理的なデザイ

ン・ブロックです。インクリメンタル・コンパイルを使用すると、最適化するデザインのパーティション

を再コンパイルすることによって、時間と労力を節約できます。Quartus IIソフトウェアは、すでに設計要

件を満たしているパーティションの前のコンパイル結果を保持します。Design Partition Plannerを使用すれ

ば、ユーザーはデザイン階層のグラフィカルな表現を表示することができ、効果的なデザイン・パーティ

ションを作成することができます。

オンライン・リソースへのリンク

ビデオ入力：Design Entry

Webcast: Qsysシステム統合ツール（ベータ版）を活用する理由

Quartus IIオンライン・ヘルプ：About Design Entry

ウェブサイト：Design Entry and Planning Resource Center

技術資料：Qsysでシステムの作成

インクリメンタル・デザイン・プランニングと手法

Quartus IIソフトウェアは、インクリメンタル・コンパイル・デザイン・フローおよびブロック・ベースの

デザイン・フローを含むいくつかの異なるデザイン手法に調整されています。 チーム・ベースのインクリ

メンタル・コンパイル・フローでは、デザインがパーティションに分割されます。各チーム・メンバー

は、機能的に独立するパーティションを確認することができ、プロジェクト・リーダーにパーティション

のソース・コードを提供するだけで統合することができます。 プレース・ホルダを使用することで、1つ

のパーティションがまだ完成されていなくても、プロジェクト・リーダーは大規模なデザインをコンパイ

ルすることができます。

一個のQuartus IIプロジェクト内のすべてのデザイン・パーティションをコンパイルすることによって、デ

ザインが一貫性のあるアサインメント・セットでコンパイルされていることを確認します。

インクリメンタル・デザインには、次のものを含みます。

• 論理合成

• デザイン分割

• フル・コンパイル

• シミュレーション、検証、分析、設計の変更に続きます

•デザイン階層の変更要素だけを再コンパイル

オンライン・リソースへのリンク

ビデオ入力: Incremental Compilation

ビデオ入力: Rapid Recompile

ウェブ：インクリメンタル・コンパイル・リソース・センタ

オンライン・ヘルプ: About Incremental Compilation

技術資料：Best Practices for Incremental Compilation Partitions and Floorplan Assignments

技術資料：Quartus IIハンドブック：Incremental Compilation for Hierar-chical and Team-Based Design

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Quartusの統合された合成とFitterQuartus IIソフトウェアには、包括的な合成ソリューションを含み、また主要サードパーティ・ベンダ製の合

成ソフトウェアも親和性良く統合することができます。Quartus II合成機能は、完全にVerilog HDLおよびVHDLの言語をサポートしています。そして、ゲート数を最小限に冗長なロジックを削除し、かつ効率的にデバ

イスのアーキテクチャを使用するアルゴリズムが含まれています。Quartus II合成機能は、最適な結果を達成

するための合成プロセスを導くために、高度な合成オプションやコンパイラ・ディレクティブが含まれて

います。

Quartus II Fitterはターゲット・デバイスのために、デザインを配置配線します。Quartus II合成機能によって

作成されたデータ・ベースを使用して、フィッタは、ターゲット・デバイスの利用可能なリソースとプロ

ジェクトのロジックとタイミングの要件に一致します。そして、それぞれのロジック・ファンクションを

配線およびタイミングに関して最適となるロジック・セル位置に割り当て、適切な配線パスとピン配置を

選択します。

Netlist ViewerとChip PlannerQuartus II RTL Viewer、State Machine Viewer、およびTechnology Map Viewerは、デバッグ、最適化、および制約

のエントリのプロセス中に初期と完全にマップされた合成結果を表示するのに強力な方法を提供しま

す。Chip Plannerは、デザイン・サイクル後半でロジックへの迅速かつ効率的な変更を可能にすることによ

り、ECOをサポートします。それは、デバイスのアーキテクチャにマッピングされたユーザーのポストの配

置とルーティング設計のビジュアル表示を提供し、特定のルーティングおよびリソース使用量を作成し、

移動し、および削除することができます。

オンライン・リソースへのリンク

　ウェブサイト： 論理合成および

　ネットリスト・ビューワのリソ

　ース・センタ

　オンライン・ヘルプ：About （（（（（（（（（（Netlist Viewer

オンライン・ヘルプ：About Chip Planner

完全なコンパイルとインクリメンタル・コンパイルの比較

A B C

A B C

A B CQuartus II Project

(No Partitions)

Incremental CompilationTop-Down Approach

Quartus II Project

Create Design Partitions (A, B, C)

Step 1Step 1

Step 2Step 2

Full Compilation

Modify Design (In Red)Re-Compile Whole Project

Quartus II Project

Modify Design in Partition ARe-Compile Only Partition A

Quartus II Project(No Partitions) A B C

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アサインメントの作成アサインメントにより、デザイン内のロジックに対してさまざまなオプションと設定に指定することができ

ます。デザインにリソースの割り当てを行った時、Quartus II ソフトウェアはそれらのリソースの割り当てを

デバイスのリソースに適合させ、他の設定した制約条件を満たすようにし、デザイン内部にある残りのロジ

ックの最適化を行います。Assignment EditorとPin Plannerは、Quartus II開発ソフトウェアでのピン、ノードお

よびエンティティ・レベル・アサインメントの作成と編集をするためのインタフェースです。Pin Plannerは、個々のピンとグループ・ピンへのアサインメントを行うことができます。それは異なるピンの種類とI / Oバンクを表し、追加の記号表さまざまな色や記号を持つデバイスのパッケージ・ビューが含まれていま

す。Pin Plannerに使用される記号は、デバイス・ファミリのデータ・シートで使用される記号と非常に似て

います。

オンライン・リソースへのリンク

オンライン・ヘルプ:About Assignment

オンライン・ヘルプ:About the Pin

Planner

技術資料：Constraining Designs

技術資料：I/O管理

シミュレーションModelSim-Altera Editionソフトウェア

またはQuartus IIソフトウェアでサ

ポートされている任意のEDAシミ

ュレータを使用して、デザインの

機能およびタイミングのシミュレ

ーションを実行できます。Quartus IIソフトウェアは、シミュレーショ

ンを実行するために、次の機能を

提供します。

• シミュレーション・ツールとの

NativeLink統合

• 出力ネットリスト・ファイルの

生成

• 機能およびタイミング・シミュ

レーション・ライブラリ

• テストベンチ・テンプレートと

メモリ初期化の生成

• 電力解析のための入力の生成

アサインメント・エントリ・フロー

Quartus II Project File (.qpf)

Quartus IIAssignment Editor

Quartus IISettings Dialog Box

Verilog Quartus Mapping Files (.vqm)

Quartus IISettings File (.qsf)

From Block-Based Design

To Quartus II Analysis &Synthesis

Quartus II Design Files

Quartus IIPin Planner

Quartus IIDesign Partitions

Window

Quartus IIChip Planner

TimeQuestTiming Analyzer

Synopsys Design Constraints File (.sdc)

アルテラは、アルテラ固有のコンポーネントが含まれているデザ

インのシミュレーション・ライブラリとQuartus IIソフトウェアで

コンパイルされたデザインのための原子ベース・タイミング・シ

ミュレーション・ライブラリを提供します。

また、Quartus IIソフトウェアは、合成、タイミング解析、およびフォーマル検証を含むデザイン・フローの他のステージのために、精通しているEDAツールを使用することができます。

オンライン・リソースへのリンク

ビデオ入力：ModelSim Simulation

ウェブサイト：EDA パートナー

オンライン・ヘルプ：About Using the ModelSim Software with the Quartus II software

技術資料：Simulating Altera Designs

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TimeQuestタイミング・アナライザTimeQuestタイミング・アナライザは、業界標準の制約、解析、および

レポート手法によって、ASICスタイルの強力なタイミング解析ツール

です。SDCコマンドと書式設定を使用すると、分析を指示すること、

またはタイミング制約を満たすために、デバイス内のロジックの配置

を最適化するために、Quartus II Fitterを指示することができます。

TimeQuestアナライザはデザインのタイミング・パスの解析、各パスで

の伝播遅延の計算、タイミング制約違反のチェックを実行し、または

結果を報告します。 TimeQuestアナライザがタイミング違反をレポー

トした場合は、レポートをカスタマイズして特定のパスに関する正確

なタイミング情報を表示します。 その後、デザインが追加のタイミ

ング制約や例外、ロジックの変更、または配置配線の制約が必要かど

うかを決定することができます。

PowerPlay電力アナライザQuartus II PowerPlay電力解析ツールを使用して、デザイン・サイクル全体のスタティックおよびダイナミック

な消費電力の見積りが可能です。PowerPlay電力クアナライザは消費電力をブロック・タイプおよびエンティ

ティでハイライトできる消費電力レポートを生成して、熱条件と電源要件を計画することができます。

電力解析フロー

オンライン・リソースへのリンクビデオ入力：TimeQuest Timing Analysis

ウェブサイト：TimeQuestタイミ

ング・アナライザ・リソース・

センタ

オンライン・ヘルプ： About TimeQuest Timing Analysis

技術資料：Quartus II TimeQuestタイミング・アナライザ

技術資料：Best Practices for the Quartus II TimeQuest Timing Analyzer

From Quartus II Analysis & Synthesis and Quartus II FitterQuartus II PowerPlay

Power Analyzerquartus_pow

Signal Activity File (.saf)

Signal Activity File (.saf) or Value Change Dump File (.vcd)

ReportFiles(.rpt, .htm)

Quartus II Settings File (.qsf)

Power Estimation File (<revision name>_early_pwr.csv)

User-DefinedSettings

From Quartus IICompiler

From Quartus IISimulator or

Other EDASimulation Tool

PowerPlay EarlyPower Estimator

Spreadsheet

PowerPlay Power アナライザ

は、さまざまなデータ・ソー

スから情報を受け取り、消費

電力に影響を与えるいくつか

の要因でそれを分析します。

これで、高品質の電力推定値

を得られます。それは全体の

計算された動的およびスタテ

ィック的な熱消費電力を、解

析に使用される信号の活動か

らの消費電流、およびそれが

電力の分析を基づかせている

様々な入力を詳述メトリック

自信を報告します。

オンライン・リソースへのリンク

ビデオ：PowerPlay Power Analyzer - Power Analysis

ウェブサイト：PowerPlay Power Analyzer サポート・リソース

オンライン・ヘルプ：About the PowerPlay Power Analyzer

オンライン・ヘルプ：Performing an Early Power Estimate Using the PowerPlay Early Power Estimator

技術資料：PowerPlayによる電力解析

Quartus IIデザイン・ソフトウェア • 2011 • www.altera.com        9

検証Quartus IIソフトウェアは、いくつかの検証ツールを備えており、システム中とシステムの速度でデザインの

動作を分析します。

• SignalTap IIロジック・アナライザは、ユーザ定義のトリガ条件に基づいて、Quartus IIソフトウェアへの

JTAGインタフェースを介し、信号をルーティングすることができます。

• SignalProbe機能は、外部ロジック・アナライザやオシロスコープへのルート選択した信号に配線リソース

以外の場合未使用のデバイスを使用することができます。

• In-System Memory ContentとIn-System Sources and Probes Editorsは実行時にデザインのデータを表示および

変更することができます。

• 外部ロジック・アナライザ・インタフェースとVirtual JTAGインタフェースはデザインを完全に相互作用の

カスタマイズできます。

• 同時スイッチング・ノイズ（SSN）アナライザは出力ピンの同時スイッチングによる電圧ノイズを推定す

ることによって、 I/Oプランニングをサポートしています。

システム・コンソールシステム・コンソールは、そのパスでQsysモジュールを識別するため、モジュールにデバッグ接続をオー

プンおよびクローズするために、デザインの低レベル・ハードウェアのデバッグを行うためにTclスクリプ

トとGUIが用意されています。トランシーバ・ベースのデザインで、チャネルのリンクを設定するためにシ

ステムコンソールのトランシーバ・ツール・キットのコンポーネントを使用して、テストのグラフィカ

ル・ビューのEyeQとAuto Sweepテストを自動的に実行することができます。

オンライン・リソースへのリンク

ビデオ入力：Transceiver Toolkit

ウェブサイト：On-Chip Debugging Design Examples

技術資料：System Debugging Tools Overview

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「Altera Software Installation and Licensing」マニュアル

http://www.altera.com/literature/manual/quartus_install.pdf

「Altera Software Installation and Licensing」マニ

ュアルはソフトウェア要件、インストール、

およびWindowsとLinuxワーク・ステーション

のライセンスに関する詳細な情報を提供しま

す。

他のアルテラの文献

http://www.altera.com/literature/lit-qts.jsp

アルテラのウェブサイトから入手できる文献

は、アルテラの製品および機能に関する最新

の情報であり、製品がリリースされた後で

も、頻繁に更新されます。

顧客の要求に応じて、アルテラは最新の製品

機能に関する文献と任意の追加情報を追加し

続けます。

ウェブサイト：製品コード http://www.altera.com/buy/software/buy-software.html

トレーニング：Quartus IIソフトウェアの使

用: 概要http://www.altera.com/education/training/courses/ODSW1100

関連情報オンライン・ヘルプ

http://quartushelp.altera.com

Quartus IIソフトウェアではQuartus IIソフトウェ

アに包括的なドキュメンテーションを提供する

ブラウザ・ベースのヘルプ・システムが含まれ

ています。 ヘルプ・システムは、Quartus IIソフトウェアから個別に入手することも可能で

す。

ナレッジ・データベース

http://www.altera.com/support/kdb/kdb-index.jsp

アルテラ・ナレッジ・データベースは、サポー

ト・ソリューション、FAQまたは最新のテクニ

カル情報が提供されています。

Quartus IIインタラクティブ・チュートリアル

http://www.altera.com/education/training/courses/ODSW1050

Quartus IIソフトウェアには、Flashベースのイ

ンタラクティブ・チュートリアルが含まれてい

ます。 このチュートリアルのモジュールは、

デザイン入力、コンパイル、タイミング解析、

プログラミング、インクリメンタル・コンパイ

ル、デバッグ、およびQsysシステム統合ツール

を含むQuartus IIデザイン・ソフトウェアの基本

的な機能の使用方法を教えます。

Quartus IIハンドブック

http://www.altera.com/literature/hb/qts/ quartusii_handbook.pdf

Quartus IIハンドブックは、設計から検証までのプロ

グラマブル・ロジックのデザイン・サイクルに関す

「Altera Software Installation and Licensing」マニュアル

る包括的な情報を提供します。

Copyright © 2011 Altera Corporation. All rights reserved. Altera, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, mask work rights, and copyrights. PDF, April 2011 GB-1003-1.0

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