XAPP582 (v1.0) 2013 年 1 月 31 日 japan.xilinx.com 1

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概要 コ ンパ ク ト カ メ ラ ポー ト 2 (CCP2) プ ロ ト コルを用いてカ メ ラ センサー と レ シーバー間を イ ン ター

フ ェ イ ス し ます。信号処理方式には Sub-LVDS を使用し ます。図 1 に、ザイ リ ン ク ス 7 シ リ ーズ FPGA を組み込んだ CCP2 システムの ト ポロ ジの例を示し ます。

こ のアプ リ ケーシ ョ ン ノー ト では、Sub-LVDS の電気的仕様について説明し ています。また、Sub-LVDS ト ラ ン ス ミ ッ ターの電気的特性をエ ミ ュ レー ト する抵抗 ト ポ ロ ジを実装する リ フ ァ レ ン ス デザイ ンが

含まれています。 FPGA レシーバーについて も説明し ます。

SubLVDS ト ラ ンス ミ ッ ター

SubLVDS は、 IEEE 1596.3 標準 [参照 1] に規定 さ れた LVDS のサブセ ッ ト の低電圧差動信号です。

SubLVDS の動作電圧は 1.8V または 1.5V です。 レシーバーには 1.8V VCCO を使用し ます。 表 1 に、

SubLVDS の実装に必要なパラ メ ーターを示し ます。

表 1 に示し たパラ メ ーターの測定方法を図 2 と図 3 に示し ます。

VCMF

SubLVDS と LVDS の主な違いの 1 つは、固定同相電圧 VCMF です。SubLVDS の公称同相電圧は 0.9V ですが、 LVDS の公称同相電圧は 1.25V です。 図 2 に、 2 つのシングルエン ド信号 VINP と VINN の ト

グルを示し ます。 図の下側の太線は、 グ ラ ン ド基準を示し ます。 VINP と VINN の平均は VCMF です。

アプ リ ケーシ ョ ン ノ ー ト : 7 シ リーズ FPGA

XAPP582 (v1.0) 2013 年 1 月 31 日

7 シ リーズ FPGA の HR (High Range) I/O を 用いたコ ンパク ト カ メ ラ ポー ト 2 Sub-LVDS著者 : Brandon Day

X-Ref Target - Figure 1

図 1 : カ メ ラ センサーなどのコ ンポーネン ト にイン ターフ ェ イスする 7 シ リーズ FPGA の ト ポロジの例

Camera Sensor Module 7 Series Xilinx FPGA

Data +Data –

Interface Link/Processor/Codec...

Data +Data –

Data +Data –

Clk/Strobe +Clk/Stobe –

Clk/Strobe +Clk/Stobe –

X582_01_031612

表 1 : SubLVDS ト ラ ンス ミ ッ ターの仕様

パラ メ ーター 最小 公称 最大 単位

VCMF 固定同相電圧 0.8 0.9 1.0 V

VOD 差動電圧幅 100 150 200 mV

IOD 駆動電流範囲 0.833 1.5 2 mA

駆動電流変動 15%

Ro 出力イ ンピーダン ス 40 140 Ω

SubLVDS レシーバー

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VCMF は式 1 で定義されます。

式 1

VOD

SubLVDS と LVDS の も う 1 つの主な違いは、 差動電圧幅 VOD です。 SubLVDS の最大差動振幅は

200mV です。 図 3 に、 SubLVDS の差動信号と使用される測定ポイ ン ト を示し ます。 黒い太線はグ ラ ン

ド を表し ます。 こ の信号の電圧は、 VCMF ではな く グ ラ ン ド を中心 と し て変動し ているため、 シングル

エン ド信号ではな く 差動信号であ る こ と が明らかです。

差動信号の VOD は式 2 で定義されます。

式 2

VOD を測定する と き、 VOP は信号の ト ップ ラ イ ンに等し く 、VON は信号のベース ラ イ ンに等し く な り ま

す。

SubLVDS レシーバー

SubLVDS レシーバーは、 差動自己バイ アス レシーバーです。 表 2 に SubLVDS レシーバーの仕様を示

し ます。

表 2 に 4 つのパラ メ ーター (入力電圧範囲、 VTHH、 VTHL、 および終端抵抗値) を示し ます。 同相電圧

の範囲は 0.5V ～ 1.3V であ る こ と から、入力電圧範囲は明白です。VTHH と VTHL については、「VTHH、

X-Ref Target - Figure 2

図 2 : VCMF の測定の基準を示すシングルエン ド シグナリ ング

X-Ref Target - Figure 3

図 3 : SubLVDS の差動信号

VINP

VINN

VCMF

VID

GNDX582_02_040412

VCMF VINP VINN+ 2=

GND

VOD = VOP – VON

VOD = VOP – VON X582_03_040512

VOD VOP VON–=

表 2 : SubLVDS レシーバーの仕様

パラ メ ーター 最小 標準 最大 単位

入力電圧範囲 (VCMF) – 0.4 VCMF (0.9V) (VCMF) + 0.4 V

レシーバー入力の高し きい値 VTHH 25 mV

レシーバー入力の低し きい値 VTHL -25 mV

終端抵抗値 80 100 120 Ω

SubLVDS レシーバー

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VTHL、 およびア イ幅」 で詳し く 説明し ます。 終端抵抗値は、 レシーバーの入力に配置される並列終端

の値です。 この終端抵抗値は、 こ のアプ リ ケーシ ョ ン ノー ト の後半で説明する直列抵抗値と混同し ない

で く ださ い。

VTHH、 VTHL、 およびアイ幅

レシーバーのア イには VTHL と VTHH の 2 つのし きい値があ り 、 表 2 に示すよ う に VTHL は –25mV、

VTHH は +25mVです。 これは 50mV 差動信号または ±25mV です。 図 4 では、 黒い太線はグ ラ ン ド を

表し、 グ ラ ン ド の上下の破線は VTHL と VTHH の測定ポイ ン ト を示し ます。

SubLVDS には厳密なア イ マス クはあ り ません。 し たがって、 図 5 のア イ ダ イ アグ ラ ムは、 複数のマー

カーで VTHH と VTHL に基づ く ア イ マス ク を表し ています。こ のア イ ダ イ アグ ラ ムは、グ ラ ン ド (GND) を表す黒い太線の上下に振幅する信号で表される差動信号です。 ア イのユニ ッ ト イ ン ターバルは、 総ユ

ニ ッ ト イ ン ターバルで表現されます。た と えば、 イ ン ターフ ェ イ スが 200Mb/s で動作し ている場合、総

ユニ ッ ト イ ン ターバルは 5ns です。 グ ラ ン ド よ り も 25mV 高いポイ ン ト と グ ラ ン ド よ り も 25mV 低い

ポイ ン ト で、 信号がオープン またはク ロ ッ シングが発生し ない箇所にはボ ッ ク スが描かれます。 ボ ッ ク

ス内の領域では、差動測定ユニ ッ ト イ ン ターバルが定義されます。図 5 に、 こ のアプ リ ケーシ ョ ン ノー

ト の SubLVDS レシーバー ア イの定義を示し ます。

SubLVDS ト ラ ンス ミ ッ ターへの DIFF_HSTL_II_F_18 の使用

DIFF_HSTL_II_F I/O 規格の公称同相電圧は 0.9V なので、 SubLVDS ト ラ ン ス ミ ッ ターにはこ の規格

を採用し ま し た。 DIFF_HSTL_II_F_18 は、 SubLVDS 信号に使用するには振幅が大きすぎます。 信号

振幅を小さ く し、 同相電圧を適切な範囲に維持し ながら SubLVDS 仕様を満たせる よ う に、 直列抵抗を

イ ン ラ イ ンで配置し ます。図 6 に、 こ のアプ リ ケーシ ョ ン ノー ト で SubLVDS 回路の実装に使用し た リ

フ ァ レン ス デザイ ンの ト ポロ ジを示し ます。

X-Ref Target - Figure 4

図 4 : グラ ン ド を基準とする VTHH と VTHL の測定ポイ ン ト を示す差動信号

X-Ref Target - Figure 5

図 5 : SubLVDS アイ マスクの例

GNDVTHH

VTHL

25 mV

–25 mV

X582_04_040512

Total Unit Interval

Differential Measured Unit Interval

+25 mV

–25 mV

GND

X582_05_031612

リ フ ァ レンス デザイ ンの ト ポロジ

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リ フ ァ レンス デザイ ンの ト ポロジ

システムを設計する際は、 ボード と システムを実際に反映するモデルを選択する こ と が重要です。 こ こ

では、 モデルを選ぶ際の一般的なガイ ド ラ イ ンを説明し ます。

ト ラ ンス ミ ッ ター

図 6 の左側から説明し ます。 リ フ ァ レン ス デザイ ンに使用し た ト ラ ン ス ミ ッ ターは、 ザイ リ ン ク スが提

供する IBIS (Input/Output Buffer Information Specification) シ ミ ュ レーシ ョ ン モデルです。 IBIS モデ

ルから使用される実際の I/O 規格は、DIFF_HSTL_II_F です。 このモデルはシ ミ ュ レーシ ョ ンのセ ッ ト

ア ッ プ時に選択し ます。

パッ ケージ容量

パッ ケージ容量はシ ミ ュ レーシ ョ ンの一部です。このアプ リ ケーシ ョ ン ノ ー ト では、IBIS および SPICE モデルに付属のパッ ケージ フ ァ イルを使用し ます。 実際の例 と し て、 ピン AB20 を持つ FBG900_7K325T.pkg フ ァ イルは、 ベアダ イ フ リ ッ プチ ッ プ パ ッ ケージの一部です。 その他のパ ッ

ケージおよびピン も使用でき ますが、 こ のピン、 デバイ ス、 およびパッ ケージを標準的オプシ ョ ン と し

て選択し ま し た。

IO_L6N_T0_VREF_12 ピンの RLC は次の とお り です。

• R = 0.173453Ω

• L = 1.46861nH

• C = 1.39896pF

直列抵抗

470Ω(許容誤差 1%) の直列抵抗を、 ボード上の ト ラ ン ス ミ ッ ターの近 く に配置し ます。 470Ωの抵抗を

使用する理由は次の とお り です。

• 200mV の範囲よ り も低い VOD を得るのに十分な強さ

• 多 く の メ ーカーから提供されている一般的な値

• 0204 および 0102 パッ ケージで利用可能

• 許容誤差 1% の製品を利用可能

X-Ref Target - Figure 6

図 6 : SubLVDS の実装に使用した DIFF_HSTL18_II_F リ フ ァ レンス デザインの ト ポロジ

470Ω±1%

470Ω±1%

High RangeDIFF_HSTL18_II_F

SubLVDS

50.0Ω1.0 ns

50.0Ω1.0 ns

Xilinx HRIOB PCB

X582_06_122112

SubLVDSReceiver

電気的シ ミ ュ レーシ ョ ン と リ フ ァ レンス デザイ ン

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CCP2 デザイ ンでは、 通常はパッ ケージの小型化が重要な要因と な り ます。 デザイ ンは一定の範囲内の

抵抗値で問題な く 動作し ます。 このアプ リ ケーシ ョ ン ノ ー ト では、 これらの値を選択する際のガイ ド ラ

イ ンを示し ます。

ボー ドの ト レース

CCP2 は、 一般にイ ンピーダン ス 50Ω、 6 イ ンチ未満の ト レースに使用されます。 これらのシ ミ ュ レー

シ ョ ンには同じガイ ド ラ イ ンが適用されて き ま し た。 ユーザーのボード が 6 イ ンチよ り 短い場合やイ ン

ピーダン ス プロ フ ァ イルが異なる場合は、ボード のイ ンピーダン ス プロ フ ァ イルを使用し てシ ミ ュ レー

シ ョ ンを行います。

SubLVDS レシーバー

SubLVDS レシーバーは、ラ イ ンの終端に配置されます。ユーザーはこ こに特定の SubLVDS レシーバー

を配置でき ます。

電気的シ ミ ュ レーシ ョ ン と リ フ ァ レンス デザイ ン

シ ミ ュ レーシ ョ ン ツール

ザイ リ ン ク スは、 SelectIO™ テ ク ノ ロ ジ シ ミ ュ レーシ ョ ンの 2 つの手法 (IBIS と SPICE) を提供し ま

す。 IBIS と SPICE の両方の例が、 Mentor Graphics 社の HyperLynx シ ミ ュ レーシ ョ ン法 と Synopsis 社の HSPICE を使用し て提供されています。 その他のシ ミ ュ レータ も あ り ますが、 この 2 つが最も一般

的なシ ミ ュ レータです。

シ ミ ュ レーシ ョ ン コーナー

ザイ リ ン ク スが提供する IBIS モデルは、 SPICE モデルから生成される テキス ト フ ォーマ ッ ト モデル

です。 ザイ リ ン ク スの IBIS モデルは、 MIN、 MAX、 および TYP の 3 つのコーナーから生成されます

(表 3)。

図 7 に、 HyperLynx シ ミ ュ レーシ ョ ンのレ イ ア ウ ト を示し ます。 IBIS フ ァ イルには、 AB20 ピ ンに適

合する よ う に IBIS モデルを手動で編集し たパ ッ ケージが含まれています。 SPICE モデルに合わせて、

も う 1 つの IBIS モデルの代わ り に 50Ω VTT 終端を使用し ています。

表 3 : IBIS シ ミ ュ レーシ ョ ン モデルのコーナー

IBIS コーナーの状態 (HyperLynx)

シ リ コ ン プロセス コーナー

温度 () 電圧

MIN (Slow-Weak) Slow 85 -5%

TYP (Typical) Typical 25 公称電圧

MAX (Fast-Strong) Fast 0 +5%

電気的シ ミ ュ レーシ ョ ン と リ フ ァ レンス デザイ ン

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Mentor Graphics 社のツールで IBIS モデルを用いてプローブする と きは、At PIN の代わ り に At DIE を

選択し ます。 これでよ り 良いシ ミ ュ レーシ ョ ン結果が得られます。 差動出力を使用し てア イ開口を測定

し ます。 このシ ミ ュ レーシ ョ ンでは、 R4.1 と R3.1 に差動プローブを挿入し ま し た。 し たがって、 結果

は差動方式にな り ます。

ザイ リ ン ク スが提供する SPICE モデルは、 回路設計から生成される暗号化された ト ラ ンジス タ モデル

です。 これらのモデルは 3 つのプロセス コーナーから生成されますが、各シ ミ ュ レーシ ョ ンについて電

圧と温度の設定が可能です。 こ のアプ リ ケーシ ョ ン ノー ト では、 表 4 に示す設定を使用し ま し た。

図 8 に、 リ フ ァ レ ン ス デザイ ン内で提供される SPICE デッ ク の例で作成される ト ポ ロ ジを示し ます。

こ の SPICE デッ ク の例には、 IBIS モデル と同じ RLC パッ ケージ設定を使用し ま し た。 SPICE デッ ク

内では 50Ω VTT 終端が使用されています。この SPICE デッ クは PTN3700 IBIS モデルを使用する よ う

にセ ッ ト ア ッ プされているため、 コード を修正し て、 50Ω VTT 終端の代わ り にこの IBIS モデルを使用

でき ます。

X-Ref Target - Figure 7

図 7 : 50Ω VTT を使用し た IBIS シ ミ ュ レーシ ョ ン モデル

表 4 : SPICE シ ミ ュ レーシ ョ ン モデルのコーナー

SPICE コーナー

の状態

シ リ コ ン プロセス コーナー

温度 () 電圧

MIN Slow 125 -5%

TYP Typical 25 公称電圧

MAX Fast -40 +5%

X582_07_122112

U1

R1

R2

TL2

TL3

R3

R4

VpullUp0.9V

KINTEX7DIFF_HSTL_II_18_...

18N

18P

470.0Ω

470.0Ω

50.0Ω1.000 nsSimple

50.0Ω1.000 nsSimple

50.0Ω

50.0Ω

VpullUp0.9V

電気的シ ミ ュ レーシ ョ ンの結果

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ト ラ ン ジ ッ ト 応答 フ ァ イ ル (.tr0) を プ ロ ーブす る と き は、 プ ロ ーブ ポ イ ン ト t_right_p お よ び

t_right_n をシングルエン ド ポイ ン ト に使用し ます。 ア イ幅を測定する と きは、 t_right_p – t_right_n を

使用し ます。 これで差動方式の結果が得られます。

電気的シ ミ ュ レーシ ョ ンの結果

表 5 に電気的シ ミ ュ レーシ ョ ンの結果を示し ます。データには 2 つのヘッ ダーがあ り 、1 つは SubLVDS 仕様、 も う 1 つはこのアプ リ ケーシ ョ ン ノ ー ト で実装される DIFF_HSTL18_II_F のヘッ ダーです。 各

行のパラ メ ーターを確認する と、 こ の結果は電気的仕様を満た し ている こ と がわか り ます。

差動測定アイ SubLVDS のパフ ォーマン スの範囲は、 図 8 で定義される、 125、 –5% 電圧の HSPICE Slow シ ミ ュ

レーシ ョ ンに適用される ± 25mV アパーチャ またはア イ マス ク のア イ ダ イ アグ ラ ムに基づいています。

図 9 は、 1.66ns の可能な幅の う ち 1.62ns、 すなわち 0.978 UI 開口を示し ています。 レシーバーのパッ

ケージの影響がシ ミ ュ レーシ ョ ンに加味される と、 ア イ開口はよ り 狭 く な り ます。

X-Ref Target - Figure 8

図 8 : リ フ ァ レンス デザイ ンで提供される HSPICE デッ クの ト ポロジ

0.9V

50Ω1 ns0.173452Ω 1.46861 nH

1.3989 pF

DIFF_HSTL_II_F HSPICEModel

RLC Network toEmulate Package

Board Series ResistorPlaced on PCB

Transmission LineTermination

0.9V

50Ω1 ns

0.173452Ω 1.46861 nH

1.3989 pF

470Ω

470Ω

50Ω

50Ω

0V

0V

X582_08_122112

表 5 : 470Ω 終端を使用し た DIFF_HSTL18_II_F_HR の結果

パラ メ ーターSubLVDS 仕様

このアプ リ ケーシ ョ ン ノ ー ト で実装され

る DIFF_HSTL18_II_F 単位

最小 公称 最大 最小 公称 最大

VCMF 固定同相電圧 0.8 0.9 1.0 0.8 1.0 V

VOD 差動電圧幅 100 150 200 100 200 mV

IOD 駆動電流範囲 0.833 1.5 2 0.833 2.0 mA

駆動電流変動 15% 15%

差動測定アイ

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図 10 に、 IBIS モデルの PRBS15 シ ミ ュ レーシ ョ ン結果を示し ます。 ア イ測定は、 約 25mV に置かれ

た 2 つのカーソルを用いて行いま し た。 ア イ幅は 1.66ns の う ち 1.63ns、すなわち 0.98 UI 開口です。 レ

シーバーのパッ ケージがシ ミ ュ レーシ ョ ンに加味される と、 ア イ開口は狭 く な り ます。

IBIS および SPICE シ ミ ュ レーシ ョ ンは、異な る温度の 2 種類のシ ミ ュ レーシ ョ ン モデルをマージンの

範囲内で追跡し ます。

パフ ォーマンス

0.70 UI の差動測定ア イ をガ イ ド ラ イ ン と し て使用するすべてのボー ド およびアプ リ ケーシ ョ ンで、 タ

イ ミ ング ク ロージャ を実行する必要があ り ます (表 6 を参照)。これは特定のシ ミ ュ レーシ ョ ンのガイ ド

X-Ref Target - Figure 9

図 9 : M コーナーにおける図 8 の 600Mb/s 差動アイ測定

X-Ref Target - Figure 10

図 10 : Slow-Weak コーナーにおける図 7 の 600Mb/s 差動アイ シ ミ ュ レーシ ョ ンの結果

X582_09_013013

X582_10_013013

リ フ ァ レンス デザイ ン

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ラ イ ンにすぎません。 特定のシステムのシ ミ ュ レーシ ョ ン と タ イ ミ ング ク ロージ ャの実行は、 ユーザー

の責任と な り ます。

リ フ ァ レンス デザイ ン

こ のアプ リ ケーシ ョ ン ノ ー ト の リ フ ァ レ ン ス デザイ ン フ ァ イルは、 次のサイ ト から ダウ ン ロード でき

ます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=202234

表 7 に、 リ フ ァ レ ン ス デザイ ンの詳細を示し ます。

表 6 : DIFF_HSTL18_II_F を使用し てザイ リ ン クスが実装し た SubLVDS のパフ ォーマンスのガイ ド

ラ イ ン

スピー ド グレー ドパフ ォーマンス

(Mb/s)

3 600

2/2L 600

1 600

–2L/0.9V 600

表 7 : リ フ ァ レンス デザイ ンの詳細

パラ メ ーター 説明

全般

開発者 Brandon Day

ターゲ ッ ト デバイ ス (ステ ッ ピング レベル、ES、プロ ダ

ク シ ョ ン、 ス ピード グレード )7 シ リ ーズ FPGA

ソース コード の提供 あ り

ソース コード の形式 SPICE デッ クおよびフ リ ーフ ォーム回路図

既存のザイ リ ン ク ス アプ リ ケーシ ョ ン ノ ー ト / リ フ ァ レ

ン ス デザ イ ン、 CORE Generator ツール、 サー ド パー

テ ィ からデザイ ンへのコード /IP の使用

な し

シ ミ ュ レーシ ョ ン

機能シ ミ ュ レーシ ョ ンの実施 な し

タ イ ミ ング シ ミ ュ レーシ ョ ンの実施 な し

機能シ ミ ュ レ ーシ ョ ンお よ び タ イ ミ ン グ シ ミ ュ レ ー

シ ョ ンでのテス ト ベンチの使用

な し

テス ト ベンチの形式 な し

使用し たシ ミ ュ レータ ツール/バージ ョ ン HSPICE バージ ョ ン 2010.03-SP1、

2010.12-SP1、 2010.12-SP2、 2011.09、

2011.09-SP1、 2011.09-SP2HyperLynx v8.2 64-bit

SPICE/IBIS シ ミ ュ レーシ ョ ンの実施 あ り

イ ンプ リ メ ンテーシ ョ ン

使用し た合成ツール/バージ ョ ン な し

使用し た イ ンプ リ メ ンテーシ ョ ン ツール/バージ ョ ン な し

ス タ テ ィ ッ ク タ イ ミ ング解析の実施 な し

ハー ド ウ ェ ア検証

ハード ウ ェア検証の実施 な し

検証に使用し たハード ウ ェ ア プラ ッ ト フ ォーム な し

ま とめ

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表 8 に、 デバイ スの リ ソース使用率を示し ます。

ま とめ DIFF_HSTL_18 I/O 規格と送信ソース と しての直列終端を用いて、 高データ レー ト の 7 シ リ ーズ FPGA HR (High-Range) I/O ブロ ッ ク内で SubLVDS I/O 規格を使用でき ます。FPGA を SubLVDS のレシーバー

と し て使用する場合は、 ボード上の 100Ω 並列抵抗を利用して、 LVDS_25 または DIFF_HSTL_II_18 を

レシーバーと して使用でき ます。 これらのアプ リ ケーシ ョ ンでは、ユーザーが独自のシステム検証を行い、

タ イ ミ ング ク ロージャ を実施する こ と を強 く 推奨し ます。

参考資料 こ のアプ リ ケーシ ョ ン ノー ト では、 次の参考資料が使用されています。

1. IEEE Std.1596.3-1996 : 『IEEE Standard for Low-Voltage Differential Signals (LVDS) for Scalable Coherent Interface (SCI)』、 IEEE Standardhttp://standards.ieee.org/findstds/standard/1596.3-1996.html

表 8 : デバイスのリ ソース使用率

パラ メ ーター 仕様/詳細

最大周波数 (ス ピード グレード別) -1 600Mb/s

-2 600Mb/s

-3 600Mb/s

テス ト ベンチな しのデバイ スの リ ソース使用率

(必須)ス ラ イ ス な し

GCLK バッ フ ァー な し

IOB ピン 1 ペア当た り 2 本

バス幅 な し

I/O 規格 HSTL18_II_F

HDL 言語のサポー ト な し

検証用のターゲ ッ ト メ モ リ デバイ ス シ ミ ュ レーシ ョ ン な し

な し

ハード ウ ェ ア な し

な し

改訂履歴

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改訂履歴 次の表に、 こ の文書の改訂履歴を示し ます。

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2013 年 1 月 31 日 1.0 初版 リ リ ース