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ATN - Analog Technology Network – ISSCC2010 報告

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ISSCC2011 報告　（ＡＤＣ / ＤＡＣ関係　第一報）報告者：麻殖生（まいお）　健二　（ ATN, 東京都市大学）

　 ＡＴＮからのその他の参加者：堀田教授（東京都市大）、中川准一氏開催期間：２０１１年２月２０日～２４日（主セッション： 2/21 ～ 23 ）開催場所：ＵＳＡ　サンフランシスコ・マリオットホテル

■ 　 世界で最も権威のある最先端ＩＣ・ LSI 回路技術の発表の場■ 　１９５４年以来。２０１１年で５８回開催。（１９５５年：４セッション、内３セッションがアナログ）■ 　常に時代の先行指標を提供（１９９０年までのメモリ、マイコン技術、最近の通信用ＬＳＩ技術）■ 　 今年のテーマ：“ Electronics for Healthy Living”■ 　概要および動向：　－　参加人数：約３０００人　－　論文採択率：各国からの選りすぐりの投稿論文（６６９件）のうち、３２％（２１１件）が採択。　－　発表件数比は、北米：ヨーロッパ：アジア＝３８％：２９％：３３％（次頁参照）　－　発表機関：数年前までは企業主体。近年はＩＣの試作が容易になったため、大学の発表が激増。　－　日本からの発表機関（筆頭者の所属機関で分類）　　　 企業：東芝（７件）、ソニー（３）、ＮＥＣ（２）、日立（１）、ルネサス（１）、キャノン（１）　　　 大学：東大（３件）、慶応（３）、東工大（１）、静岡大（１）、近畿大（１）　－　発表は、通信・アナログ関係が約 1/2 、プロセッサ・メモリ関係が 1/4 、センサその他が 1/4 （次頁参照）　－　ここ数年、テーマに沿った生体情報等のセンシングシステムの発表が目立つ。興味深い分野であるが、　　　 かつてのビデオ等の民生応用や携帯等の通信応用のような大市場に育つか疑問。

ISSCC ( IEEE International Solid-State Circuits Conference )

出張報告者は、ここ２０年、ほぼ毎年参加し、とくに専門分野のアナログＬＳＩの技術動向を継続調査。企業退職後の最近５年は、 NPO/Analog Technology Network を介して調査結果を公開。

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地域別発表件数の推移

0

20

40

60

80

100

発表年度

発表

件数

（％）

北米

ヨーロッパ

アジア（除、日本）

日本

ISSCCのセッション数推移

0

10

20

30

40

発表年度

セッシ

ョン数

その他通信アナログメモリロジック

・ 1980 年代のメモリ、ロジック（マイコン等）の時代から 1990 年代以降のアナログ、通信応用の時代へ。・ 2005 年頃から、バイオセンサ、ＭＥＭＳ、有機ＴＦＴ等、のシリコン以外の分野の発表が顕著。

・ 1980 年以前は、ほとんど USA の発表。・ 1980 年代は、 USA と日本が半々。・ 1990 年代以降は通信市場の進展でヨーロッパ勢が進出。・ 2000 年以降は、北米、欧州、アジアが均衡状態に！・最近は、大学や公的研究機関の発表が激増している。・今年（ 2011 年）は、韓国が日本に並んだ。・日本は東芝、ソニーが健在だが、従来世界のﾘｰﾀﾞｰｸﾗｽであった日立＋ルネサスは激減（半導体から撤退？したように思えるほどである）。・日本の大学は、東大、慶応がこの数年がんばっている。

ISSCC2011 ：分野別セッション数および地域別比率の推移

１０年間隔 １年間隔 １０年間隔 １年間隔

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ISSCC2011 ： ADC / DAC 分野１．概要・ ADC/DAC は全２７セッション中、２セッション（１６件）＋別セッション ( 数件）であり、昨年と同 程度。・ＡＤＣ・ＤＡＣ発表概要　 - トピックス： ΔΣ 方式が復活。従来、実現困難であった超高速（ BW=125MHz) が 45nmCMOSで出てきた。　 - ここ数年の傾向：高速・高精度から、⇒低電力化・高効率化競争は変わらず。　 - 回路方式：復活していた逐次比較方式が縮小。パイプラインと ΔΣ が主。　 - プロセス：殆どが 40nm~90nm CMOS プロセス適用。企業からの発表は 130-180nm が多く、堅実。　 - 大学、公的研究機関からの発表が昨年と同様多い。（５０％が大学からの発表）。・発表機関の分布（ ADC/DAC ：１６件。筆頭者の所属機関で分類）　－地域別：北米 = ５ , Europe= ８ , Asia= ３ ( 日本０件、台湾１件、中国１件、イスラエル１件）　－機関別：大学・研究機関：８件 、企業： ８件

３．日本の位置付け・ ここ数年、日本は凋落傾向にあり、ヨーロッパ、アメリカの大学の台頭が目立つ。・ 世界的には大学や公的研究機関の発表が激増しているなか、日本は従来、企業ががんばってきたが今年は０件。 ( 別セッションでイメージセンサ内蔵 ADC として、静岡大学やソニーが各１件発表）。・ 日本は、ＴＦＴ等の特殊素子やシステムチップに活路を見出そうとしているようだ。

２．技術潮流・ＡＤＣ用途：１９８０年代の民生応用　⇒　１９９０年代の通信応用　⇒　２００８年頃から次世代応用模索の　　　　　　　　時代へ！。（センサネット、バイオやＭＥＭＳ等の発表が増えているが本命になりうるか？）。・ＡＤＣ方式： パイプラインや ΔΣ方式は完全に成熟したが、高速分野対応へ舵取り。　　　　　　　　有機薄膜トランジスタを使ったＡＤＣ・ＤＡＣの発表が増えつつある。・ＡＤＣ性能： 2.6GS/s ADC 等 , 高速応用が目を引いた。また BW=125MHzの ΔΣは驚異的。・ＤＡＣ： 久しぶりに４件もの発表があった。光通信用 26GS/s DAC は Current steering方式、ｵｰﾃﾞｨ用はｵ ΔΣ。

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４．ＡＤＣ／ＤＡＣ　主要発表論文４．１　 Session 10:Nyquist-Rate Converters （発表件数８件）・パイプラインおよび逐次比較方式の発表が半々。・ 2.6GS/s ADC や 56GS/s DAC など、超高速ＡＤＣ／ＤＡＣが高速通信応用として顕著。・高速 ADC は で低電力化の傾向。ﾀｲﾑｲﾝﾀｰﾘｰﾌﾞ *黄色：目を引いた発表

No. 方式 論文名 発表機関 主要応用

プロセスサイズ

電圧電力FOM

内容、特徴

10.1 InterleavedSAR ADC

A 480mW 2.6GS/ s 10b 65nmCMOS Time- Interleaved ADC with48.5dB SNDR up to Nyquist

NXPSemicon.オランダ

Cable TV65nmCMOS

5.1mm̂ 21.2/ 1.3/ 1.6V

480mW

10bit, 2.6GS/ s, BW >5GHz, SNDR=48.5dB,・54MS/ s SAR ADC 48・ を ケタイム補間T/H 16 ADC・ は４系統、１系統当り ケの を駆動。内４ケは冗長性をもたせるために使用。

DAC DNL Current steering・ﾛｰｶﾙ は非２進（ 改善）の 方式・ゲインとオフセットはキャリブレーション10.2

InterleavedPipeline

ADCA 12b 1GS/ s SiGe BiCMOS Two-Way Time- Interleaved Pipeline ADC

TIｲｽﾗｴﾙ0.18umSiGe

BiCMOS2.4mm̂ 2

3.3/ 1.8V575mW

12bit, 1GS/ s, SNR=59dB(@500MHz),・4b x 4・ 段構成。初段のみ２系統にして低電力化

10.3 PipelineADC

An 800MS/ s Dual-Residue PipelineADC in 40nm CMOS

Broadcomオランダ ｲｰｻ ﾈｯﾄ 40nm

CMOS0.88mm̂ 2

1/ 2.5V105mW.

0.18pJ / conv.

12bit, 800MS/ s, SNDR=59dB,・5b + 3b + 2b x 5 ・ の７段構成

ADC・４系統ﾊ ｲ゚ﾌ ﾗ゚ｲﾝ のﾀｲﾑ ｲﾝﾀﾘｰﾌﾞ

10.4 PipelineADC

A 16b 80MS/ s 100mW 77.6dB SNRCMOS Piprline ADC

AnalogDevices

USACH多 ｼｽﾃﾑ 180nm

CMOS9.9mm̂ 2

?V100mW

0.2pJ / conv.

16bit, BW=80S/ s, SNDR=77.6dB(@10MHz),・4b x 5 SHAmp・ 段構成。初段 は省電力、低雑音化のため不使

MDAC ADC用。初段は 用と 用の２系統用意。・前２段は精度補正（工場で補正され、ｵﾝﾁｯﾌ ﾒ゚ﾓﾘに書込み）10.5 SAR

ADCA 0.024mm̂ 2 8b 400MS/ s SARADC with 2b/Cycle and ResistiveDAC in 65nm CMOS

マカオ大中国

65nmCMOS

0.024mm̂ 2

1.2V4mW

73fJ / conv.

bit, 00MS/s, SNDR=44.5dB・８ ４2bit/ x 4 ・ ｻｲｸﾙ ｸﾛｯｸ のＳＡＲ構成

10.6 SARADC

A Resolution-Reconfigurable 5- to-10b 0.4- to-1V Power Scalable SARADC

MITUSA

ｾﾝｻ ﾈｯﾄﾒﾃ ｨ゙ｶﾙ ﾓﾆﾀ65nmCMOS

0.21mm̂ 2

0.4-1V116-205mW

105-22fJ / conv.

5-10bit SAR ADC・各種ｾﾝｻの精度対応の 可変 ・DAC・省電力のためﾛｰｶﾙ は電荷再配分型

10.7CurrentSteering

DAC

A 12b 1.25GS/ s DAC in 90nmCMOS with >70dB SFDR up to500MHz

ChiaoTung 大

台湾

90nmCMOS

0.83mm̂ 21.2/ 2.5V128mW

12bit, 1.25GS/ s, SFDR>70dB(@500MHz)・6bit current steering 6bit・上位 は 型、下位 は２進荷重型・ﾃﾞー ﾀ切換え時の過渡ノイズ軽減のために２つの工夫

10.8CurrentSteering

DACA 56GS/ s 6b DAC in 65nm CMOSwith 256x6b Memory

Cienaカナダ 光伝送用

65nmCMOS

0.24mm̂ 31.1/ 2.5V750mW

6bit, ・光送信用の 56GS/ s, SFDR>30dBc(@27GHz)・ 16ch x 6bit, 3.5Gb/ s MPX 26Gs/ sﾃﾞー ﾀ入力は 。内部の で まで56Gs/ sﾃﾞー ﾀﾚｰﾄを上げ、電流ＤＡＣの切換えで

4bit current steering・上位 は 型

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４．２　 Session 27: Oversampling Converters （発表件数：８件）・成熟した ΔΣ 方式が復活。 ADC は高速化志向。 BW=125MHz は驚異的。・久しぶりに高精度 DAC （オーディオ用）の発表あり。 ADＩや TI は不断にがんばっている。

*黄色：目を引いた発表

No. 方式 論文名 発表機関 主要応用 プロセス

電圧電力FOM

内容、特徴

27.1 Δ ΣADC

A 4GHz CT Δ Σ ADC with 70dBDR and -74dBFS THD in 125MHzBW

NXPSemicon.オランダ

GSM・ のbaseband用HD・ ﾋ ﾃ゙ ｵ゙用

45nmCMOS

0.9mm̂ 2

1.1/ 1.8V256mW0.7pJ / s

BW=125MHz Δ Σ , fck=4GHz, SNDR=65dB・ は では世界最速 bit feedforword 1 feedback・３次連続型４ 。２つの および つの

ループで高周波安定性と低ノイズ化。local-ADC・速度ネックとなる の入力容量を見えなくする工夫

27.2 Δ ΣADC

An 8mW 50MS/s CT Δ ΣModulator with 81dB SFDR andDigital Background DACLinearization

ULM大ドイツ 無線機器用

90nmCMOS

0.15mm̂ 2

1.2V8mW

125fJ / conv

50MS/ s SFDR=81dB 8mW・ は驚異的。 bit OSR=10 (fck=500MHz)・３次連続型４ 。

DEM DAC・ 不使用。 精度確保のためにデジタル補正27.3 Δ Σ

ADCA Third-Order Δ Σ ModulatorUsing Noise-Shaped BidirectionalSingle-Slope Quantizer

Oregon州立大USA

180nmCMOS

0.44mm̂ 2

1.5V2.9mW

210fJ / step

・fck=50MHz SNDR=78dB OSR=24・２重積分型ADC Local Δ Σ ADCを に使った離散型

27.4 Δ ΣADC

A 250mV 7.5uW 61dB SNDR CMOSSC Δ Σ Modulator Using a Near-Threshold-Voltage-Biased CMOSInverter Technique

KULeuvenベルギー

・無線伝送・医用携帯機器

130nmCMOS

0.34mm̂ 2

250mV7.5uW

?fJ / step

0.25V , fck=1.4MHz,OSR=70, SNDR=61dB・ 動作は驚異的(BW=10kHz)

SC 1bit ADC・３次 型 。・定電圧動作のキーはｲﾝﾊ ﾞー ﾀﾍﾞー ｽのｱﾝﾌ と゚ﾚﾍ ﾙ゙ ｼﾌﾄ回路Vthn/ Vthp=270/ 280mV・

27.5 Δ ΣADC

A 84dB SNDR 100kHz BandwidthLow-Power Single Op-Amp Third-Order Δ Σ Modulator Consuming140uW

Pavia大イタリー

ｾﾝｻ ｰﾈｯﾄｼｽﾃﾑ180nmCMOS

0.5mm̂ 2

1.5V140uW

54fJ / step

BW=100kHz, OSR=16(fck=3.2MHz), SNDR= dB・ ８４ SC bit・３次 型 ５ 。

27.6 Δ ΣADC

A 1.7mW 11b 1-1-1 MASH Δ ΣTime- to-Digital Converter

KULeuvenベルギー

原子炉宇宙

130nmCMOS?mm̂ 2

1.2V1.7mW

?fJ / step

BW=100kHz, OSR=25(fck=5MHz), SNDR=60dB・, 1-1-1MASH・３次 型。

27.7 Δ ΣDAC

A 120dB-SNR 100dB-THD+N21.5mW/ ch Multibit CT Δ Σ DAC

AnalogDevices

USAc多 hｵｰﾃ ｨ゙ｵ用

0.35umCMOS

1.35mm̂ 2

3-5.5V21.5mW/ ch?pJ / step

BW= 50・ 約 kHz, OSR=128(fck=6.1MHz), SNR=120dBCT 2 8bit DAC・キーは： 型ＤＡＣ，次 、および 精度確保のため

3- level rotational DEMに 、とDigital-Analog間の回路の工夫

27.8 Δ ΣDAC

A 108dB-DR 120dB-THD and0.5Vrms Output Audio DAC withInter-Symbol- Interference-ShapingAlgorithm in 45nm CMOS

TIﾃ ﾝ゙ﾏｰ ｸ ｵｰﾃ ｨ゙ｵ用45nmCMOS

0.16mm̂ 2

1.45/1.1V0.88mW?pJ / step

BW= 50・ 約 kHz, OSR=64(fck=3.1MHz), DR=120dB5bit 1-1MASH + new Inter-Symbol- Interference ・ 構成・new ISI（出力ｼﾝﾎ ﾙ゙間の干渉によるエラーの回避策適用による高精度化）がミソ

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４．３　その他　 （発表件数：３件）　　　　 Session 17: Biomedical & Displays （１件） , Session 23: Image Sensors（２件）・高 化のためイメージセンサ内蔵カラムＡＤＣはここ数年の流れであり、定着ﾌﾚｰﾑﾚｰﾄの感あり。・ ディスプレイドライバー用ＤＡＣとして２件の発表あり。下表はそのうちの１件。

No. 種類 論文名 発表機関 主要応用 プロセス 電圧

電力 内容、特徴

23.1Folding/CyclicADC

An 80uVrms-Temporal-Noise82dB-DR CMOS Image Sensor witha 13- to-19b Variable-ResolutionColum-Parallel Folding-Integration/Cyclic ADC

静岡大 イメージセンサ

0.18umCIS 3.3V

folding cyclic ADC 13 19bit・ 型と 型を組合わせた で ～ を実現。SC 1.5bitADC・カラム毎に 型積分器と のみ、小面積。

folding ADC 1-6bit, 13 cyclic(=13bit) 13-19bit・ で 回の で計 。

23.11２回計数型

ADCA 17.7Mpixel 120fps CMOS Sensorwith 34.8Gb/ s Readout ソニー イメージ

センサ90nmCIS 2.9V

12bit ADC・２回計数型 。（基本方式は数年前に発表）1・ｹのランプ発生器とカラム毎の比較器のみの簡単構成

17.10 R-RDAC

A 10b Resistor-Resistor-StringDAC with Current Compensationfor Compact LCD Driver Ics

Tsing Hua大

台湾

LCDドライバ

0.35/0.5umCMOS

0.27mm̂ 25V

6mWx18ch

10bit, DNL/ INL=0.14/0.6LSB, 18ch・R-string DAC R-R DAC.6bit-R string・ 型 を２段従属接続したDAC 6bit, 4bit 型 。前段 後段 構成。

64 R-string 16 R-string ・前段 ヶの 。後段 ヶの はＳＷを介して前R R-string段 に選択接続。ﾊ ｯ゙ﾌｧ不使用、代わりに後段 の上下に定電流源設置し、負荷の影響を回避。

*黄色：目を引いた発表