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JERARQUÍAS DE MEMORIA
Organización de Computadoras
Facultad de Ingeniería Universidad de Buenos Aires
10/09/2017 Jerarquías de Memoria 1
Universidad de Buenos Aires
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Introducción
Grande y rápida:
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2
Grande y rápida:
Explotando la
Jeraquía de Memoria
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Que significan todos estosParámetros?
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3
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La Brecha CPU-Memoria
1000
10000
100000
Desempeño
CPU
55% por año
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4
1
10
100
1000
1980 1985 1990 1995 2000 2005
Año
Desempeño
CPU
Memoria35% por año
7% por año
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El Principio de Localidad para las Referencias a Memoria
� Los programas referencian la memoria localmente• Localidad espacial
•
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• Localidad temporal
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La Memoria Local o Memoria Cache
CPUMemoria
PrincipalCPU CacheMemoria
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CPU PrincipalCPU CacheMemoria
Principal
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Estructura Básica de una Jerarquía de Memoria
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Estructura Básica de una Jerarquía de Memoria
Caches L1 L2 L3
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Principal
Secundaria
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Estructura Básica de una Jerarquía de Memoria
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Funcionamiento Básico
.
Bloques
.. .
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CPU Cache
Memoria
Principal
Transferencia
de Bloques
Transferencia
de Palabras
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Funcionamiento Básico
� La Memoria Cache contiene copias de los bloques de memoria principal.
� Hit: lo buscado por la CPU está en � Hit: lo buscado por la CPU está en cache. Si no está es Miss y se produce una penalidad.
� Trabaja sobre demanda.
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Bloque
Nro.
Bloque
Nro.
...
.
Organizaciones Básicas:
Totalmente Asociativa
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Memoria
Cache
Totalmente Asociativa
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Bloque
Nro.
Bloque
Nro.Organizaciones Básicas:
Correspondencia Directa
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Memoria
Cache por
Correspondencia Directa
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Organizaciones Básicas:
Correspondencia Directa
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0
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0
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Bloque
Nro.
Conjunto
Nro.
0 {
1 {
2 {
Organizaciones Básicas:
Asociativa por Conjuntos
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5
6
7
Memoria
Cache Asociativa
por Conjuntos
2 {
3 {
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Contenido de la Memoria Cache
10110xxxxNúmero
de Bloqueen RAM
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11010xxxx 10000xxxx
00011xxxx 10010xxxx
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Políticas de reemplazo
� LRU
� FIFO
� RANDOM� RANDOM
� Basadas en Distancias de Pila LRU
� Óptima (Belady 1963)
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Que pasa en una escritura?
� Políticas de escritura• Write Through
• Write Back
� Miss de escritura, dos casos:• Write Allocate
• Write No-Allocate
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Ecuación de desempeño de CPUcon Memoria cache
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Otra Medida de Desempeño
Tiempo Promedio de Acceso a Memoria:
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Optimizaciones para mejorar el desempeño en sistemas con memoria cache
� Reducir la Penalidad de miss
� Reducir el Miss Rate
� Reducir el tiempo de Hit
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Reduccion de Penalidad de MissCaches Multinivel
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Reduccion de Penalidad de missCritical Word First, Early Restart
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Reduccion de Penalidad de miss
� Prioridad a Lecturas sobre las escrituras
� Merging Write buffers
� Caches de VíctimasCaches de Víctimas
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Reducción de la Tasa Miss
Causas de los misses en memoria cache?Causas de los misses en memoria cache?
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Herramientas de Modelado y Análisis
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Una Clasificación para los Desaciertos en Memoria Cache
� Modelo de las “Tres C” • A favor:
• Tipos conceptuales• Obligatorios
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• Obligatorios• Capacidad• Conflicto
• Muy difundidos
• En contra• A veces da resultados incorrectos• No clasifica individualmente
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Metodología Experimental
� Simulaciones manejadas por trazas� Benchmarks SPEC95
• SPECint95:• compress, go, gcc, m88ksim, li, perl, ijpeg, vortex
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• compress, go, gcc, m88ksim, li, perl, ijpeg, vortex• SPECfp95
• applu, apsi, turb3d, su2cor, hydro2d, swim, tomcatv, wave5, mgrid, fppp.
� Trazas• Herramienta: ATOM• Formato: ASF• Logitud: 700 a 1200 millones de instrucciones
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Benchmarks SPECint95
Cache de Instrucciones
3
3.5
4
4.5
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32
0
0.5
1
1.5
2
2.5
3
1 2 4 8 16 32 64 128 256 512 1024 2048
Asociatividad
Miss
Oblig Oblig+Cap Total Oblig+Cap(3C)
8Kb
16Kb
32Kb64Kb
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Cache de Instrucciones
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
1 2 4 8 16 32 64 128 256 512 1024 2048
Asociatividad
Miss
Oblig Oblig+Cap Total Oblig+Cap(3C)
8Kb
16Kb
32Kb64Kb
Cache de Instrucciones
0
0,5
1
1,5
2
2,5
1 2 4 8 16 32 64 128 256 512 1024 2048
Asociatividad
Miss
Oblig Oblig+Cap Total Oblig+Cap(3C)
8Kb
16Kb
32Kb64Kb
SPECint SPECfp
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
33
Cache de Datos
0
1
2
3
4
5
6
7
8
9
1 2 4 8 16 32 64 128 256 512 1024 2048
Asociatividad
Miss
Oblig Oblig+Cap Total Oblig+Cap(3C)
8Kb
16Kb
32Kb64Kb
Cache de Datos
02
468
1012
141618
1 2 4 8 16 32 64 128 256 512 1024 2048
Asociatividad
Miss
Obig Obig+Cap Total Obig+Cap(3C)
8Kb16Kb 32Kb
64Kb
SPECint SPECfp
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Reducción de la Tasa Miss
� Caches más grandes y más asociativas
10
Cache de Datos, SPECint95
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
34
02468
10
8192 16384 32768 65536
Miss
Tamaño (Bytes)
DM
2W
4W
SW
FA
![Page 35: jerarquias de memoria - materias.fi.uba.armaterias.fi.uba.ar/6620/clases/clase4.pdf · Uso de la Clasificación D3C para el Modelo del Lazo Simple Obligatorios Capacidad Conflicto](https://reader030.vdocuments.pub/reader030/viewer/2022040211/5e71d85a5a0d17205a08f0bd/html5/thumbnails/35.jpg)
Reducción de la tasa de miss.Asociatividad mas alta.
� La organización de correspondencia directa sufre de thrashing.
� El esquema asociativo por conjunto lo reduce o elimina.
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Otro Modelo: de las Tres C Determinístico “D3C”
• Obligatorios
• Capacidad
• Conflicto
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
36
Definición operacional, se basa en las distancias de pila LRU D:
BDConflicto
BDCapacidad
computablenoDosObligatori
≤
>
→
:
:
:
Con B como la cantidad de bloques en la memoria cache
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C
Desaciertos dela cache bajoestudio
Desaciertos de lacache totalmente
asociativa(Capacidad 3C)
Desaciertos de la cache totalmente asociativa infinita
(Obligatorios)
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BU
A
C
Total de referenciasa memoria
Capacidad D3C Conflicto D3C
ABConflicto
CBACapacidad
CosObligatori
¬=
¬=
=
.
..
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El Modelo del Lazo Simple
� Aplicaciones con desempeño pobre bajo LRU• Memoria Virtual
•
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38
• Memoria Cache• Lazos: componente importante en la mayoría de
las aplicaciones.
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El Modelo del Lazo Simple
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Memoria
Lazo
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El Modelo del Lazo Simple
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
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Memoria
CacheLazo
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Uso de la Clasificación D3C para el Modelo del Lazo Simple
Obligatorios Capacidad Conflicto Total
3C 0 1 -0,4 0,6
D3C 0 0,6 0 0,6
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
41
D3C 0 0,6 0 0,6
Cache LRU asociativa por conjuntos de grado 2, lazo 20% más grande que la memoria cache.
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El Modelo del Lazo Simple
� Definiciones• L tamaño del lazo
• C tamaño de la memoria cache
•
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
42
•α=(L-C)/L
� Organizaciones analizadas• Todas las asociatividades
• Políticas de reemplazo LRU/FIFO, Random, Óptima y No Reemplazo
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Relación de Desaciertos para el Modelo del Lazo Simple
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
43
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Uso de la Clasificación D3C para el Modelo de las Referencias a Memoria al Azar
M
B−1B
−1
Obligatorios Capacidad Conflicto Total
3C 0 0
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
44
M−1
M
B−1
−
−
−
B
M
N
B
NM
B
M 1
3C 0 0
D3C 0 ≠0M
B−1
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Uso de la Clasificación D3C para el Caso de la Anomalía de Belady
B = 3 Obligatorios Capacidad Conflicto Total
3C 5 5 -1 9
D3C 5 4 0 9
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
45
B = 4 Obligatorios Capacidad Conflicto Total
3C 5 3 3 10
D3C 5 3 2 10
Secuencia: 0,1,2,3,0,1,4,0,1,2,3,4, cache totalmente asociativa FIFO
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Uso de la Clasificación D3C en la Cache de Víctimas
6
8
10
Total
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
46
-2
0
2
4
DM DM + V DM DM + V DM DM + V
Miss
Total
Conf
Cap.
3C D3C
Benchmark Su2cor, cache DM de 8 Kbytes y cache de víctimas de128 bytes (4 bloques de 32 bytes)
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Reducción de la Tasa Miss
� Bloques más grandes
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
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Reducción de Ciclos de stall en cache via paralelismo
� Caches no bloqueantes
� Hardware prefetching
� Software prefetching� Software prefetching• Programa
• Compilador
Opciones
Buffer prefetching
Cache prefetching
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48
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Redución de la tasa de miss. Optimizaciones del Software
� Lectura adelantada (prefetching) de datos e instrucciones.
� Reemplazo de elementos de arreglos por escalares.� Intercambio de bucles.� Operación en bloques (blocking algorithms).� Rellenado de arreglos (array padding).� Reducción de solapamiento (aliasing).
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Redución del tiempo de hit
� Caches más pequeñas y más simples
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
50
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Redución del tiempo de hit
� Evitar traducción de páginas
� Cache pipeline
� Trace Caches (intel p4)� Trace Caches (intel p4)
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
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Mejorar el ancho de banda de la memoria principal.
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
52
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Intercalado
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
53
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Tecnología DRAM
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
54
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10/09/2017 Modelización y Simulación de Jerarquías de Memoria
55
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DRAM Convencional
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
56
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DRAM de Modo Página Rápido
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
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DRAM de Modo Página Rápido(EDO)
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
58
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RAM Sincrónica (SDRAM)
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
59
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Evolución DRAM sincrónica
� SDRAM
� DDR
� DDR2� DDR2
� DDR3
� DDR4, 5, etc (video)
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60
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Memoria Virtual
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61
Memoria Virtual
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Antecedentes
� Overlays
� Registro cerco
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62
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Memoria Virtual Páginada
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
63
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Memoria Virtual Páginada: tamañosde los espacios virtual y físico
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
64
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Comparación parámetrosMemoria Virual–Memoria Cache
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
65
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Mapeo de las Páginas Virtuales
Totalmente
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
66
TotalmenteAsociativo
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Proceso de traducción
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
67
Solo es necesariotraducir el númerode página
El offset seconcatena
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Traducción: tabla de Traducciónde páginas.
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
68
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Páginas se alojan en memoriafísica o disco.
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
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10/09/2017 Modelización y Simulación de Jerarquías de Memoria
70
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Técnicas de traducción rápida: TLB (Translation Lookaside Buffer) o cache de traducción de páginas.
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
71
CPU TLB
MEMORIA
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TLB
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
72
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TLB. Ejemplo
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
73
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Miss en TLB (MIPS)
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
74
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Caches direccionadas pordirecciones físicas
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
75
CPU TLBMEMORIA
CACHE
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TLB y CACHE
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
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Index Virtual – Tag Físico
10/09/2017 Modelización y Simulación de Jerarquías de Memoria
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Caches direccionadas pordirecciones virtuales
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CPU TLBMEMORIA
CACHE
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Memoria Virtual Segmentada
� Bloques de tamaño variable: segmentos
� Dos palabras por dirección:• Número de segmento.
•• Número de segmento.
• Offset dentro del segmento
� Visible a la arquitectura de programación
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Paginado vs Segmentado
Segmentado: bloques de tamaño variable Dos palabras porDirección: nro segmentoy offset
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Paginado vs Segmentado
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Memoria Virtual
Programa
puede superar
la memoria
fisica
Protección Compartir Direcciones
Virtuales
Overlays xOverlays x
RegistroCerco
x x
Memoria V. Páginada
x x x x
Memoria V. Segmentada
x x x x
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FIN
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