KỸ THUẬT XUNG SỐ

ĐẠI HỌC ĐÀ NẴNG

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT

KHOA ĐIỆN - ĐIỆN TỬ

TS. NGUYỄN LINH NAM

Chương 5:

MẠCH LOGIC TỔ HỢP

5.1. Khái niệm hệ tổ hợp

5.2. Phân tích Phương pháp thiết kế 5.3. Mạch hợp kênh (MUX)/phân kênh

(DEMUX) 5.4. Mạch số học (cộng, so sánh, kiểm tra

chẵn lẽ) 5.5. Mạch mã hóa 5.6. Mạch giải mã/chuyển mã

Mục tiêu của chương:

- Trình bày được khái niệm hệ tổ hợp.

- Vận dụng được phương pháp phân tích và thiết kế hệ tổ hợp.

- Thiết kế một số hệ tổ hợp trong các thiết bị kỹ thuật số:

MẠCH MUX

MẠCH DEMUX

MẠCH SỐ HỌC

MẠCH MÃ HÓA/GIẢI MÃ

MẠCH CHUYỂN MÃ

KHÁI NIỆM:

Đặc điểm: tín hiệu ra tại mỗi thời điểm chỉ phụ thuộc vào giá trị các tín hiệu vào thời điểm đó.

Sơ đồ khối:

Mạch tổ

hợp

x1 x2

xn

y1 y2

ym

- Mạch có n ngõ vào và m ngõ ra. - Các tín hiệu vào x1, x2,..., xn được coi là biến vào. - Các tín hiệu ra y1, y2,..., ym là các hàm ra

Công thức tổng quát: ( )1 1 1 2 ny =f x ,x ,...,x

( )2 2 1 2 ny =f x ,x ,...,x

............................

( )m m 1 2 ny =f x ,x ,...,x

PHƯƠNG PHÁP PHÂN TÍCH VÀ THIẾT KẾ HỆ TỔ HỢP:

PHÂN TÍCH:

Các bước phân tích được cụ thể hóa bằng sơ đồ sau:

Sơ đồ logic

Viết biểu thức hàm ngõ ra

Rút gọn Kê bảng chân lý

Viết biểu thức hàm ngõ ra: - Bước 1: đặt các biến phụ ở đầu ra của mỗi mạch logic.

- Bước 2: viết phương trình của các biến phụ đó. - Bước 3: ở biểu thức cuối cùng, thay thế các giá trị tương ứng để rút ra được hàm logic cho các đầu ra cho sơ đồ đã cho. Rút gọn: tối thiểu hoá biểu thức trên bằng các phương pháp tối thiểu hoá. Kê bảng chân lý: tính toán các giá trị hàm lôgic tín hiệu đầu ra tương ứng với tổ hợp có thể của các giá trị tín hiệu đầu vào.

Ví dụ:

a. Viết biểu thức hàm logic ngõ ra Y theo các biến ngõ vào A, B, C. b. Lập bảng giá trị biểu diễn hàm Y(A,B,C) c. Tối thiểu hóa hàm Y(A,B,C), vẽ lại mạch logic tối ưu.

Nhiệm vụ: - Xác định biến đầu vào - Xác định hàm số ngõ ra - Xác định mối liên hệ logic giữa các hàm số ngõ ra với các biến ngõ vào đó

Bảng chân lý: Là bảng liệt kê giá trị của các hàm số ngõ ra tương ứng vời từng tổ hợp biến đầu vào.

Tối thiểu hoá: - Tối thiểu số biến - Tối thiểu số số hạng - Sử dụng ít cổng logic nhất tiết kiệm chi phí thiết kế

THIẾT KẾ: Để thiết kế mạch tổ hợp, thông thường phải qua các bước cơ bản tìm ra sơ đồ mạch điện logic từ yêu cầu nhiệm vụ logic đã cho:

Vấn đề logic

Kê bảng chân lý

Biểu thức tối thiểu

Sơ đồ logic

Bìa Karnaugh

Biểu thức logic

Rút gọn

Thiết kế mạch số: Sử dụng 7 loại cổng logic cơ bản để thiết kế mạch số thực hiện hàm chức năng, hay thực hiện vấn đề logic đặt ra.

Ví dụ: thực hiện mạch logic điều khiển hoạt động của đèn Z và quạt Q được thực hiện thông qua ba chuyển mạch A, B, C như trong hình vẽ.

A

B

C

Z

Q

Nguồn điện

A B C Z Q

ngắt

ngắt

ngắt

ngắt

nối

nối

nối

nối

ngắt

ngắt

nối

nối

ngắt

ngắt

nối

nối

ngắt

nối

ngắt

nối

ngắt

nối

ngắt

nối

tắt

sáng

tắt

sáng

tắt

sáng

sáng

sáng

tắt

chạy

tắt

chạy

tắt

chạy

tắt

chạy

Bảng chức năng

Bảng giá trị

A, B, C: ngắt =0; nối=1

Z : tắt=0; sáng=1

Q : tắt=0; chạy=1

A B C Z Q

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

1

1

0

1

0

1

0

1

0

1

Tối thiểu hóa:

1

1 1 1 1

AB

C

Z

00 01 11 10

0

1 1 1 1 1

AB

C

Q

00 01 11 10

0

1

Z=C+AB Q=C

Mạch thiết kế:

A

B

CZ

Q

Bài tập: thiết kế mạch logic thực hiện hàm chức năng sau

a.

b. 15,11,6,5,414,12,10,9,8,3,2,1,0DC,B,A,f d

13,12,8,7,3.15,11,10,9,6,5,4,2,1DC,B,A,f D

15,14,13,12,11,10,9,8,4,3,2,1,0DC,B,A,f

15,14,12,11,10,9,8,6,5,4,3,2,1,0DC,B,A,fc.

d.

HỆ CHỌN KÊNH (MUX) Sơ đồ khối của một mạch chọn kênh như trên hình sau:

MUX

A0

A1

A2n-1

X

CS/EN

Y

A0, A1, …, A2n

-1 là 2n kênh tín hiệu vào.

X là tín hiệu điều khiển n bit.

Y là ngõ ra.

Ngoài ra mạch còn có thể có đường

tín hiệu chọn mạch CS (Chip select)

hay EN (Chip enable).

Chức năng của mạch chọn kênh: với tín hiệu điều khiển X n bit có 2n từ mã khác nhau. Ứng với mỗi giá trị, cụ thể của X, ngõ ra Y kết nối với một ngõ vào xác định trong số 2n kênh tín hiệu vào.

Ví dụ: xây dựng mạch chọn kênh có 4 tín hiệu vào (MUX 4 1)

Để điều khiển chọn 1 trong 4 kênh vào đòi hỏi tín hiệu điều khiển phải gồm 2 bit X= x1x0 .

Lập bảng giá trị:

x1 x0 Y

0 0

0 1

1 0

1 1

A0

A1

A2

A3

Từ bảng giá trị suy ra biểu thức ngõ ra của mạch như sau:

0 1 0 1 1 0 2 1 0 3 1 0Y=A x x A x x A x x A x x+ + +

Mạch thiết kế:

y

0A

1A

2A

3A

0x

1x

Sơ đồ mạch MUX 41

Sơ đồ chức năng:

0A

1A

2A

3A

0x

1x

y

Sơ đồ chức năng mạch MUX 41

Sử dụng mạch chọn kênh MUX4→1 thiết kế mạch số thực hiện hàm chức năng sau

15,14,13,12,11,10,9,8,6,5,4,3,2,0DC,B,A,f

Ví dụ:

HỆ PHÂN KÊNH (DEMUX):

Sơ đồ khối của mạch phân kênh

A

X

DEMUX

0y

1y

n2 1y

-

tín hiệu vào A

tín hiệu điều khiển X n bit

2n ngõ ra từ y0 đến

ứng với mỗi giá trị cụ thể của X, kênh vào A nối với một ngõ ra xác định trong số 2n ngõ ra

n2 1y

-

Ví dụ: Xây dựng mạch phân kênh với 4 đường tín hiệu ra.

Lập bảng giá trị của mạch, trong đó:

Vào

x1 x0

Ra

Y0 Y1 Y2 Y3

0 0

0 1

1 0

1 1

A 0 0 0

0 A 0 0

0 0 A 0

0 0 0 A

1 0x x 01=

A nối với Y0

A nối với Y1

A nối với Y2

A nối với Y3

1 0x x 00=

1 0x x 10=

1 0x x 11=

Từ bảng giá trị chúng ta viết các biểu thức ngõ ra:

0 1 0Y =Ax x

1 1 0Y =Ax x

2 1 0Y =Ax x

3 1 0Y =Ax x

Sơ đồ nguyên lý mạch và sơ đồ chức năng của nó được cho trên hình sau:

0Y

1Y

2Y

3Y

0x

1x

A

0Y

1Y

2Y

3Y0x

1x

A

Ví dụ : Thiết kế mạch giải mã 24 tích cực mức 0 theo bảng giá trị sau:

Vào Ra

EN x1 x0 Y0 Y1 Y2 Y3

1 X X

0 0 0

0 0 1

0 1 0

0 1 1

1 1 1 1

0 1 1 1

1 0 1 1

1 1 0 1

1 1 1 0

Trên cơ sở bảng giá trị ta viết các biểu thức ngõ ra của mạch:

0 1 0Y =EN+x +x

1 1 0Y =EN+x +x

2 1 0Y =EN+x +x

3 1 0Y =EN+x +x

Sơ đồ nguyên lý và sơ đồ chức năng của mạch cho trên hình sau:

0Y

1Y

2Y

3YEN

0x

1x

0Y

1Y

2Y

3Y0x

1x

EN

HỆ SO SÁNH:

So sánh

A

B

A>B

A=B

A<B

Chức năng của mạch là so sánh hai số n bit A và B. Mạch có ba ngõ ra. Ngõ ra thứ nhất chỉ thị trạng thái A>B, ngõ ra thứ hai chỉ thị A=B, ngõ ra thứ ba chỉ thị A<B.

Ví dụ: Xây dựng mạch so sánh 1 bit, trong đó các ngõ vào và ra tích cực mức 1.

Vào Ra

A B Y1 Y2 Y3

0 0

0 1

1 0

1 1

0 1 0

0 0 1

1 0 0

0 1 0

*lập bảng giá trị *biểu thức ngõ ra được viết như sau:

1Y AB=

3Y AB=

BAABBAY2

*Sơ đồ nguyên lý mạch so sánh hai số 1 bit được thiết kế:

3Y

2Y

1YA

B

MẠCH CỘNG:

* Công dụng: thực hiện phép tính là nhiệm vụ cơ bản của máy tính số. Trong máy tính, các phép cộng, trừ, nhân, chia đều được quy về phép cộng theo một cách nào đó, vầy phép cộng là phép tính cơ bản của máy tính số.

* Mạch cộng được phân thành hai loại: - Mạch cộng bán phần HA (Half Adder) - Mạch cộng toàn phần FA (Full Adder)

Mạch cộng bán phần HA (Half Adder) thực hiện cộng hai số hạng một bit A và B và cho kết quả là tổng S (một bit) và số nhớ C.

HA

A

B

S

C

* Sơ đồ khối Vào Ra

A B S C

0 0

0 1

1 0

1 1

0 0

1 0

1 0

0 1

* Bảng trạng thái

* Từ bảng trạng thái ta viết biểu thức của hàm:

* Thiết kế mạch cộng HA

S

C

A

B

Mạch cộng toàn phần FA (Full Adder): cho phép cộng hai số hạng nhiều bit A và B và thực hiện cộng cả số nhớ từ bit thấp đưa lên C-1.

FA

A

B

S

C C-1

* Sơ đồ khối -A, B: hai số hạng của phép cộng

- C-1: số nhớ của bit có trọng số nhỏ hơn bên cạnh mang tới

- S: tổng

- C: số nhớ

* Bảng trạng thái Vào

A B C-1

Ra

S C

Vào

A B C-1

Ra

S C

0 0 0

0 0 1

0 1 0

0 1 1

0 0

1 0

1 0

0 1

1 0 0

1 0 1

1 1 0

1 1 1

1 0

0 1

0 1

1 1

* Biểu diễn bằng bìa Karnaugh S và C ta được:

AB S

00 01 11 10

0 1

C-1

1 1 1

1

AB C

00 01 11 10

0 1

C-1

1 1 1

1

Hàm S không thể rút gọn bằng bìa karnaugh nên ta thực hiện bằng phương pháp đại số:

Rút gọn C bằng bìa karnaugh :

-1 -1C=AB+AC BC+

* Mạch thiết kế

A

B

S

C

C-1

Cũng có thể thực hiện mạch cộng toàn phần trên cơ sở HA. Với mục đích này ta biến đổi C theo cách khác:

Đối với HA0: 0 0 0A =A B =B C =AB

Đối với HA1: 1 0 1 -1A =S B =C

Vậy: C=C0+C1

* Mạch thiết kế

HA

A

B

S0

C0

A0

B0

HA

S

C-1C

1A

1B

MẠCH KIỂM TRA CHẴN LẼ:

Trong quá trình truyền tin, khi truyền dữ liệu giữa hai điểm có

khoảng cách lớn thường xuất hiện lỗi do tác động của nhiễu hay

do sự thay đổi thông số vật lý của môi trường truyền tin. Có nhiều

phương pháp mã hóa dữ liệu để phát hiện lỗi và sửa lỗi khi truyền

dữ liệu. Một trong những phương pháp đơn giản nhất là thêm 1

bit vào dữ liệu truyền sao cho số lượng chữ số 1 trong mỗi từ mã

luôn là một số chẵn (hoặc lẻ). Bit thêm vào gọi là bit chẵn (hoặc

lẻ).

Để thực hiện được việc truyền dữ liệu theo phương pháp này, cần

phải:

- Xây dựng sơ đồ tạo được bit chẵn, lẻ để thêm vào n bit dữ liệu.

- Xây dựng sơ đồ kiểm tra hệ xem đó là hệ chẵn hay lẻ với (n+1) bit

ở đầu vào.

Ví dụ: Thiết kế mạch tạo bit chẵn, lẻ cho từ mã 3 bit. Hoạt động của mạch được mô tả trong bảng trạng thái, với A2A1A0 là 3 bit dữ liệu vào, bo là bit lẻ và be là bit chẵn.

Vào

A2 A1 A0

Ra

be bo

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0 1

1 0

1 0

0 1

1 0

0 1

0 1

1 0

eo bb

012012012012e AAAAAAAAAAAAb

0101201012e AAAAAAAAAAb

012012e AAAAAAb

012e AAAb

012o AAAb

Từ bảng trạng thái có thể thấy be và bo có giá trị ngược nhau, nghĩa là:

với:

Sơ đồ logic mạch tạo bit chẵn lẻ

Ví dụ: Thiết kế mạch kiểm tra chẵn lẻ cho từ mã 4 bit. Hoạt động của mạch được mô tả trong bảng trạng thái , với A2A1A0 là 3 bit dữ liệu, B là bit chẵn (lẻ), fo là hàm lẻ và fe là hàm chẵn.

Vào

A2 A1 A0 B

Ra

fe fo

Vào

A2 A1 A0 B

Ra

fe fo

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0

0 1

0 1

1 0

0 1

1 0

1 0

0 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

0 1

1 0

1 0

0 1

1 0

0 1

0 1

1 0

oe ff

BAAAf 012o

Từ bảng trạng thái có thể thấy fe và fo có giá trị ngược nhau, nghĩa là:

Sơ đồ logic mạch tạo bit chẵn lẻ được thiết kế trên hình:

MẠCH MÃ HÓA (ENCODER): Mã hóa là dùng văn tự, ký hiệu hay mã để biểu thị một đối tượng.

Mô hình toán học:

Mạch có chức năng biến đổi N đường tín hiệu vào thành n đường tín hiệu ra, trong đó 2n≥N.

Ví dụ: Thiết kế mạch mã hoá nhị phân 8→3 với ngõ vào tích cực mức 1.

Vào

a0 a1 a2 a3 a4 a5 a6 a7

Ra

b2 b1 b0

1 0 0 0 0 0 0 0

0 1 0 0 0 0 0 0

0 0 1 0 0 0 0 0

0 0 0 1 0 0 0 0

0 0 0 0 1 0 0 0

0 0 0 0 0 1 0 0

0 0 0 0 0 0 1 0

0 0 0 0 0 0 0 1

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

- a0, a1,…, a7 là 8 đường tín hiệu vào - b2, b1, b0 là 3 ngõ ra

Đối với mạch này, khi một ngõ vào ở mức tích cực (mức 1) và các ngõ vào còn lại ở mức 0 thì ngõ ra xuất hiện từ mã tương ứng. Phương trình logic của hàm ngõ ra như sau:

Sơ đồ chức năng và sơ đồ logic của mạch được thiết kế

MẠCH GIẢI MÃ (DECODER):

Mạch mã hóa-giải mã

MẠCH CHUYỂN MÃ: Chuyển đổi một loại mã → loại mã khác Trong nhiều trường hợp tín hiệu ra của mạch được dùng

để điều khiển các dụng cụ chỉ thị, khi đó mạch được gọi là chuyển mã.

Với mỗi bộ mã xác định, nếu dụng cụ chỉ thị khác nhau thì mạch chuyển mã cũng khác nhau.

Ví dụ: Thiết kế mạch chuyển mã BCD8421→LED 7 đoạn

Thiết kế mạch chuyển mã BCD8421→LED 7 đoạn LED 7 đoạn

Cathode chung Anode chung

“HIGH”, logic “1″ “LOW”, logic “0″

LED sáng LED sáng

Thiết kế với ngõ ra tích cực mức thấp: Anode chung (logic 0) trong đó 6 trạng thái 1010→1111 không được sử dụng, ta gán giá trị

tùy định X tại các tổ hợp biến này

D C B A a b c d e f g

0

1

2

3

4

5

6

7

8

9

-

-

-

-

-

-

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

0

1

0

0

1

0

0

0

0

0

X

X

X

X

X

X

0

0

0

0

0

1

1

0

0

0

X

X

X

X

X

X

0

0

1

0

0

0

0

0

0

0

X

X

X

X

X

X

0

1

0

0

1

0

0

1

0

0

X

X

X

X

X

X

0

1

0

1

1

1

0

1

0

1

X

X

X

X

X

X

0

1

1

1

0

0

0

1

0

0

X

X

X

X

X

X

1

1

0

0

0

0

0

1

0

0

X

X

X

X

X

X

Bảng trạng thái

Tối thiểu hóa các ngõ ra:

00

DC a

01 11 10

01

BA

10

11

00

0 X 0

0 X 0

0 0 X X

0 0 X X

00

DC b

01 11 10

01

BA

10

11

00

0 0 X 0

0 X 0

0 0 X X

0 X X

AC.AC.D.Ba

AB.ABCb

Ví dụ: Thiết kế mạch chuyển mã nhị phân 4 bit sang mã Gray.

Vào Ra Vào Ra

B3 B2 B1 B0 G3 G2 G1 G0 B3 B2 B1 B0 G3 G2 G1 G0

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

0 0 0 0

0 0 0 1

0 0 1 1

0 0 1 0

0 1 1 0

0 1 1 1

0 1 0 1

0 1 0 0

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

1 1 0 0

1 1 0 1

1 1 1 1

1 1 1 0

1 0 1 0

1 0 1 1

1 0 0 1

1 0 0 0

tín hiệu vào là 4 bit tín hiệu B3, B2, B1, B0 tín hiệu ra là 4 bit mã Gray G3, G2, G1, G0

Hàm ngõ ra sau khi rút gọn:

Sơ đồ logic mạch chuyển mã nhị phân – Gray :

Bài tập: Thiết kế mạch chuyển mã BCD8421 bit sang mã Quá 3.

Lưu ý: với các tổ hợp từ 10 đến 15, trạng thái ngõ ra là tùy định X