Kmitočtové syntézátory a ústředny

Smyčka fázového závěsu

oscilátorřízený

napětím

filtr DP

fázovýkomparátor

f0, 0

f0

fvst, vst

s0 (t)

uŘ

uk

svst (t)

fVST = f0

φk(t) = φVST(t) - φO(t)

Smyčka fázového závěsu = regulační smyčka s automatickým řízením

•fázový nebo také kmitočtový detektor,

•filtr s charakterem dolní kmitočtové propusti,

•oscilátor nebo multivibrátor řízený napětím

•a případně některé další obvody

Fázový komparátor zpracovává dva vstupní signály sVST(t) a s0(t) mající shodný kmitočet fVST = f0 a srovnává jejich vzájemné fázové posunutí

k(t) = VST(t) - O(t)

s plným úhlem 2, odpovídajícím fázovému posunutí o celou jednu periodu

T1(t)/T = k(t)/2

střední hodnota pravoúhlých kmitů, které mají minimum na úrovni uL = 0 V a rozkmit uH, je úměrná jejich činiteli využití T1/T, tedy

uKstř(t) = uH.T1(t)/T = uH.k(t)/2 = KK.k(t)

řídicí veličina = střední hodnota šířkově modulovaných pravoúhlých kmitů uK

dolní propust DP: ze signálu uK ponechá jen uŘ, které přelaďuje oscilátor řízený napětím (OŘN, VCO) se signálem s0(t)

operátorový tvar pro přenos fázového komparátoru UK(p) = KK.k.(p).

přenos DP FDP = UŘ(p)/UK(p)

určuje základní přenosové vlastnosti smyčky fázového závěsu, rychlost jeho odezvy na změny, jeho přesnost a stabilitu

oscilátor na uŘ lineární změnou úhlového kmitočtu

0(t) = 2f0(t) = d0(t)/dt = K0.uŘ(t)

K0 je převodní konstanta oscilátoru řízeného napětím

operátorový přenos VCO:

0(p)/UŘ(p) = K0/p

operátorový přenos otevřené smyčky fázového závěsu:

G(p) = 0(p)/k(p) = KK.FDP(p).K0/p

operátorový přenos po uzavření zpětné vazby:

H(p) = O(p)/VST(p) = G(p)/(1 + G(p)) = KK.FDP(p).K0/(p + KK.FDP(p).K0)

přenosové vlastnosti smyčky fázového závěsu lze ovlivnit pouze volbou funkce FDP(p) filtru, protože KK a KO jsou kmitočtově nezávislé konstanty

v praxi se nejčastěji užívají dolní propusti druhého řádu, tím se vytvářejí smyčky druhého řádu

Skupinové schéma smyčky s vřazeným děličem pro násobení kmitočtu

oscilátorřízený

napětím

filtr DP

fázovýkomparátor

dělička1/N

dělička1/M

f0

fvs t

vstfM

Nf 0

N

f0

M

vstf

N

f0

M

vstf

=1

R

C

OŘN

detektor

u1

f1u3

u4

f2 = f1

filtr

u2

4030

UDD

0Vu4

u1

u2

u3

kmitočtovádetekcef1 f2

fázovádetekcef1 = f2

kmitočtovádetekcef1 f2

u4

0 2 4 6

-2-4

USS

UDDIN

Q1

INB

INA

a

USS

UDD

IN

Q2

INB

INA

b

( VYSOKÁ IMPEDANCE )

Q3

Obvod 4046

=10

0

0

KOMP. A

KOMP. B

Q1

Q2

Q3

INA

INB

Vstupnízesilovač

Průběh signálu: a) komparátoru A, b) komparátoru B

Použití obvodů smyčky fázového závěsu 4046

4046

INAINB

PLLQ1

Q2Q3

IN

EN

O

DEM

C1C2R1R2ZD

uŘ

R1100 K

C11n0

fVÝST

UDD= 9 V , USS= 0 V

Zapojení převodníku napětí na kmitočet v rozsahu 0 až 18,5 kHz

pFCRf

32

1

11max

4046

INA

INB

PLLQ1

Q2

Q3

IN

EN

O

DEM

C1C2R1R2ZD

C11n0

&&

4011

1

NASTAVENÍZÁKLADNÍHO

KMITOČTU

2

ŘÍDÍCÍ SIGNÁL

UDD

Generátor modulovaných kmitů se stoprocentní amplitudovou modulací

&&4011

FMMODULOVANÝSIGNÁL

R2330K

R1100K

C1

C210

R3390k

C34n7

R4100k

4046

INA

INB

PLLQ1

Q2

Q3

IN

EN

O

DEM

C1C2R1R2ZD

Generátor proměnného FM signálu

4046

INA

INB

PLLQ1

Q2

Q3

IN

EN

O

DEM

C1C2R1R2ZD mA

R1100K

R210K

C24n7

R38K3

C24n7

R447K

C1100nfVST

UDD=9VUSS=0V

f0

uDEM

i0...1mA

Ri

Analogový měřič kmitočtu s obvodem 4046, pracujícím jako převodník f/U

i3

BEVST

i

DEM

RR

ufk

RR

ui

3

R1100K...1M

R35K6

C2100p

R5100K

C110

R6270R

UDD=9V

4046

INA

INB

PLLQ1

Q2

Q3

IN

EN

O

DEM

C1C2R1R2ZD

T

D

LF 155

UDD

M

NF SIGNÁL

R247K

R45K6

ZISK-

+

Vysílač kmitočtově modulovaných světelných kmitů

nfukf 0

R133K

R35K6

C4 100p

R6270K

C210

R9560R

LF 155

UDD(9V)

R45K6

-

+

R2100K

C1100n

R5100K

4046

INA

INB

PLLQ1

Q2

Q3

IN

EN

O

DEM

C1C2R1R2ZD

+

C31n0

R7100K

& 1

UDD

40494001

D1

D2

DETEKCEZAVĚŠENÍ

NF SIGNÁL

DO ZESILOVAČE

R8M1

Přijímač kmitočtově modulovaných světelných kmitů

Čítače a děliče kmitočtu

rozdělení čítačů:

asynchronní

synchronní

podle funkce:

čítače pro čítání vpřed (inkrementování, zvětšení obsahu čítače o 1 při příchodu každého čítacího impulsu),

čítače pro čítání vzad (dekrementování, při příchodu čítacího impulsu se zmenší obsah čítače o 1)

čítače vratné (reverzibilní, při příchodu čítacího impulsu se obsah čítače buď zvětší o 1 nebo zmenší o 1, a to podle toho, do jakého provozního režimu je čítač nastaven vnějším řídicím signálem).

používané kódy: binární, BCD nebo Johnsonův

další - nulování, pevné přednastavení nebo programovatelné nastavení

PEVNĚ NASTAVENÉ ČÍTAČE A DĚLIČE KMITOČTU4013

RGLD

R

C

S

QVÝSTUP

VSTUP

4013

RGLD

R

C

S

Q

4013

RGLD

R

C

S

Q

4013

RGLD

R

C

S

Q

f/2nf/4f/2f

n21

74ALS74

TED

C

SR

TED

C

SR

+5V4K7

f/4f/2f

1

2

a b

c

f/2, f/22, ..., f/2N.

a) Jednobitový dvojkový čítač, b) 2-bitový dvojkový asynchronní čítač, c) kaskádní uspořádání N-bitového dvojkového asynchronního čítače

Johnsonův čítač pracuje s Johnsonovým číselným kódem

integrovaná podoba - např. 4017, 4022

nebo lze sestavit z jednodušších klopných obvodů

vstupní čítací impulsy ovládají řídicí vstupy všech klopných obvodů současně, čítač pracuje synchronně,

zpoždění z čítacího vstupu na jednotlivé výstupy je ve všech případech přibližně konstantní

pravdivostní

tabulka:

NUL počet impulsů výstupy

VSTUP Q4 Q3 Q2 Q1 Q0

1 X 0 0 0 0 0

0 0 0 0 0 0 0

0 1 0 0 0 0 1

0 2 0 0 0 1 1

0 3 0 0 1 1 1

0 4 0 1 1 1 1

0 5 1 1 1 1 1

0 6 1 1 1 1 0

0 7 1 1 1 0 0

0 8 1 1 0 0 0

0 9 1 0 0 0 0

RGLD

R

C

S

QRGLD

R

C

S

QRGLD

R

C

S

QRGLD

R

C

S

QRGLD

R

C

S

Q

5x4013

N

VSTUP

NUL

Q0 Q1 Q2 Q3 Q4

Johnsonův čítač

FFJ

K

CP

S

R

Q

MC74ACT109

FFJ

K

CP

S

R

Q

MC74ACT109

CLOCK

f

H

Q0Q1

f/2 f/4

_L_S

vstupy výstup výstup

S R CP J K Q Q

L H X X X H L H L X X X L H L L X X X H H H H L L L H H H H L překlopí se H H L H beze změny H H H H H L H H L X X beze změny

Pravdivostní tabulka klopného obvodu JK typu MC74ACT109

PŘEDNASTAVITELNÉ A PROGRAMOVATELNÉ ČÍTAČE A DĚLIČE KMITOČTU

CD

CD

&L

A

B

C

D

L

R

A

B

C

D

BO

CA

CT10

1 1

CD

CD

&L

A

B

C

D

L

R

A

B

C

D

BO

CA

CT10f CD1 CD2

5x6K85x6K8

1 23 4

74AC04___BO2

___BO1

74AC19274AC192

f/N

A2A1

B1

+5V

12

8

480

40

2010

přepínač BCD(desítky)

přepínač BCD(jednotky)

t

___B01

___B02

A2

B1

A1

CD1

12 11 10 9 8 7 6 5 4 3 2 1 0 12 11

0 0

10

Kmitočtové syntézátory

4046

INA

INB

PLLQ1

Q2

Q3

IN

EN

O

DEM

C1C2R1R2ZD

CT2C

R

Q1

4024

Q2

Q3

Q4

Q5

Q6

Q7

&

1 ... 128 kHz

VÝSTUP

fvýst

x 1

x 2

x 4

x 8x 16

x 32

x 64

x 128R610k

R5100k

C447p

R3100k

R44k7

C368n

fk

4011R2

10M

R1200k

C247p

C130p

K1 kHz

121 ::N i

N

fff 0 INBINA

INAINAINB ffNfNf i 20

Přesnost a stabilita kmitočtů f0 = 1, 2, 4, 8, ..., 128 kHz je dána výhradně přesností a stabilitou krystalem řízeného generátoru opěrných kmitů

místo čítače 4024 a přepínače můžeme použít programovatelný čítač, dělící kmitočet v poměru N : 1, kde N je libovolné přirozené číslo, a rozšířit tak počet nastavitelných kmitočtů fO výstupních kmitů syntézátoru

pokud doplníme ještě další programovatelný čítač ve funkci děliče kmitočtu s dělicím poměrem M : 1 mezi krystalový generátor pracující na kmitočtu fKG a vstup INA detektoru, vytvoříme kmitočtový syntézátor, který realizuje rovnici

M

NffNf KGINA0

můžeme tak nastavovat libovolné kmitočty f0, které lze z kmitočtu fKG odvodit násobením zlomkem, jenž představuje podíl dvou přirozených čísel

Časové základny

1

1

33p 10MHz

82p

1K

10n

1K

1

2

1

3

A A

BCD

B

R0&

CT10

&R9

A A

BCD

B

R0&

CT10

&R9

A A

BCD

B

R0&

CT10

&R9

A A

BCD

B

R0&

CT10

&R9

A A

BCD

B

R0&

CT10

&R9

A A

BCD

B

R0&

CT10

&R94 5 6 8 97

74ALS04 6x74ALS90

MX

SN74LS151

&S0

1

2

3

4

5

6

7

A

B

C

S

E1

E2

E3

CD

CU

&L

A

B

C

D

L

R

A

B

CD

BO

CA

CT10

M1

M2

M4

M8

+5V

4K7

1 1

10

11

12

13

T=M.10E-7s

SN74ALS192

VÝSTUP(T=10ns až

0,9s)

T

~15ns

MH74ALS04

10Hz100Hz1kHz10kHz100kHz1MHz10MHz

100ns

1s

10s

100s

1ms

10ms

100ms

časová základna:

generuje výstupní puls s periodou nastavitelnou v rozsahu T = 100 ns až 900 ms, a to v diskrétních hodnotách, vyjádřených vztahem

710 EMT

M je mantisa, nastavitelná v hodnotách M = 1, 2, ..., 9

E - 7 je exponent, přičemž číslo E nabývá při přepínání hodnot E = 0, 1, ..., 6

vstupní logické signály E4, E2, E1 nabývají binárních hodnot 0 nebo 1 tak, že kombinace E4E2E1 představuje tříbitové binární vyjádření čísla exponentu E

podobně signály M8, M4, M2, M1 vyjadřují v kódu BCD mantisu M

tyto řídicí signály (s aktivní úrovní H) mohou být dodávány např. z výstupu digitálních přepínačů pracujících v kódu BCD, nebo je lze zadávat i z libovolného jiného zdroje digitálního signálu, a to i dálkově

pro požadavek prvoúhlých kmitů se střídou 1 : 1 stačí zdvojnásobit kmitočet generátoru na 20 MHz a za výstup děliče LO11 zařadit ještě dělič dvěma

střídu 1 : 1 výstupních pravoúhlých kmitů však můžeme docílit i následující úpravou: měníme periodu T0 pravoúhlých kmitů z generátoru (f0 = 20 MHz) dělením v přednastavovaném děliči 11, potom dělíme kmitočet výstupního impulsového signálu děličem dvěma a dostáváme pravoúhlé kmity se střídou 1 : 1, teprve potom dělíme kmitočet po dekádách, které jsou zapojeny pro symetrické dělení deseti

Zpracování a zviditelnění vícebitových digitálních signálů Obvody pro sčítání a odčítání

Neúplná sčítačka má dva vstupy A, B a dva výstupy S, P. Výstup S udává výsledek součtu jednobitových čísel A a B, výstup P generuje přenos vznikající při součtu. Pro výstupy platí logické funkce

BABABAS ABP

Úplná sčítačka jednobitová je sestavena ze dvou neúplných sčítaček. Má tři vstupy, ke vstupům A a B přibývá vstup pro přenos ze sčítačky nižšího bitu.

1 nnnn PBAS nnnnnnn BPAPBAP 11

&

&

&

=1

=1Pn-1

Pn

Sn

Pn-1

Pn-1

1

2

3

4

5

ÚPLNÁSČÍTAČKA

ÚPLNÁSČÍTAČKA

NEÚPLNÁSČÍTAČKA

B0

A0S0

P0

A1

B1

P1

S1

A2

B2

P2

S2

S3

úplné vícebitové sčítačky se vyrábějí také v integrované podobě

např. obvody SN7483 a CD4008BM (čtyřbitová úplná sčítačka), 74181, 74LS381 a 74AS881 (velmi rychlá aritmeticko-logická jednotka pro 16 aritmetických a 16 logických operací se dvěma čtyřbitovými čísly), případně 74AS888 (8-bitový bipolární řez velmi rychlého procesoru)

SMC

0

A1

B1

A2

B2

A3

B3

A4

B4

C4

S1

S2

S3

S4

A4

B4

A5

B5

A6

B6

A7

B7

S4

S5

S6

S7

SMC

0

A1

B1

A2

B2

A3

B3

A4

B4

C4

S1

S2

S3

S4

A0

B0

A1

B1

A2

B2

A3

B3

S0

S1

S2

S3

SMC

0

A1

B1

A2

B2

A3

B3

A4

B4

C4

S1

S2

S3

S4

A8

B8

A9

B9

A10

B10

A11

B11

S11

S12

S8

S9

S10

3x 4008 BM (74LS83)

A = A11A10......A0B = B11B10.......B0S = S11S10.......S0

S= A + B

1 2 3

Sčítání dvou 12-bitových dvojkových čísel

Úplná odčítačka. Aritmetické operace odčítání se obvykle realizují pomocí součtu doplňkových čísel v zapojení se sčítačkami. V některých případech však může být vhodnější použít přímé odčítačky.

Neúplnou odčítačku můžeme pro rozdíl popsat logickými funkcemi

BAR

BAV

a úplnou odčítačku pro rozdíl An-(Bn+Vn-1) funkcemi

1 nnnn VBAR11 nnnnnnn VBVABAV

&

=1

1

B

A

R

V

1

23

&

=1

1

Rn

Vn

8

97

&

=1

1

Bn

An

5

64

Vn-1

(An-Bn-Vn-1)

1

10

a) Schéma neúplné odčítačky a b) úplné odčítačky

Odčítání pomocí dvojkového doplňku převádí aritmetickou operaci rozdílu na součet dvou čísel.

Pokud pracujeme s dvojkovými čísly, můžeme záporná čísla vyjádřit ve dvojkovém doplňkovém kódu. Pro doplňkový kód je typické, že kladná čísla mají 0 na pozici nejvyššího bitu, naopak čísla záporná zde mají 1. Kladná čísla jsou tedy ve dvojkovém doplňkovém kódu vyjádřena běžným způsobem (pouze MSB=0). Pro odvození záporného čísla v doplňkovém dvojkovém kódu používáme zvláštní algoritmus:

1. vyjádříme absolutní hodnotu čísla jako kladné dvojkové číslo,

2. komplementujeme bit po bitu (01, 10),

3. přičteme číslo 1,

4. zanedbáme jakýkoliv přenos z nejvyššího bitu.

SM

A1

B1

A2

B2

A3

B3

A4

B4

C4

S1

S2

S3

S4

A0

B0

A1

B1

A2

B2

A3

B3

S0

S1

S2

S3

=1

=1

=1

=1

SMC0

A1

B1

A2

B2

A3

B3

A4

B4

C4

S1

S2

S3

S4

A4

B4

A5

B5

A6

B6

A7

B7

S4

S5

S6

S7

=1

=1

=1

=1

S8

10

V (L pro B+A, H pro B-A) 2x74LS83

C0

Využití integrované sčítačky pro součet a rozdíl dvou 8-bitových čísel

Obvody pro násobení

MULT1A

&

2D

2C2B

2A

1D

1C

1B

EN

Y0

Y1

Y2Y3

MULT1A

&

2D

2C2B

2A

1D

1C

1B

EN

Y0

Y1

Y2Y3

20

21

24

23

20

21

24

23

čísloX

čísloY

součinX.Y

27

26

24

25

23

22

20

21

2

1

SN74285

74284

Převodníky kódu

Čítací metoda převodu BCD/BIN

1&

ST& ST&&

START

470p

220R

74ALS04

~100ns

74ALS00 74ALS74

TED

CS

R

4K7

+5V

KONEC

330R

100p(~10MHz)

CD

CU

&L

A

B

CD

L

R

AB

CD

BOCA

CT10 CD

CU

&L

A

B

CD

L

R

AB

CD

BOCA

CT10

BO8

74ALS00 74132

CD

CU

&L

A

BC

D

L

R

A

BC

D

BO

CA

CT2

1

CD

CU

&L

A

BC

D

L

R

A

BC

D

BO

CA

CT2

2x74ACT192

2x74ACT193

20K+5V

20K+5V

E16

E32

E64

E1

E2

E3

E4

D10

D20

D40

D80

D1

D2

D4

D8

74ALS04

Pro vzájemný převod BCDBIN a BINBCD existuje dále několik algoritmů; jejich uplatnění přichází v úvahu zejména při nasazení mikropočítačů, neboť jsou obzvláště vhodné pro převod vykonáním určitého programu.

Jiný způsob převodu, při němž je nejdůležitější rychlost převodu, je založen na využití převodníků kódu naprogramovaných v pevné paměti. Např. pro kódy BCD a BIN existují specializované integrované převodníky, které lze řadit do kaskády k dosažení větší šířky slova. Obecně lze naprogramovat libovolnou paměť ROM, EPROM příp. EEPROM pro funkci převodníku mezi dvěma libovolnými jednoznačnými kódy. Paměť se potom používá tak, že adresové vstupy jsou buzeny převáděným číslem ve vstupním kódu a na datových výstupech odebíráme totéž číslo, vyjádřené ve výstupním požadovaném kódu. Rychlost převodu závisí na konkrétním typu použité paměti, většinou však pro 8 až 12-bitová slova nepřesahuje zpoždění dobu několik desítek ns

Zobrazení informace na displeji LED ve statickém režimu

d

a

b

ce

fg

t (t)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Základní tvary zobrazitelné na sedmisegmentovém zobrazovači dekodéry řady x46 a x47

QAQBQCQDQEQFQG

B

X/Y>A

C

D

LT

BI

BO

D1

D2

D3D3

TEST

+5V

d.p.

+5Vd

d.p.

e

f

g

c

b

a

HP 5082-76608x120R74LS47

Základní zapojení displeje se statickým provozem (a desetinou tečkou)

znak vstupy BO výstupy

(funkce) LT/ BI/ D C B A (BI/RBO) a b c d e f g

0 1 1 0 0 0 0 1 0 0 0 0 0 0 1

1 1 X 0 0 0 1 1 1 0 0 1 1 1 1

2 1 X 0 0 1 0 1 0 0 1 0 0 1 0

3 1 X 0 0 1 1 1 0 0 0 0 1 1 0

4 1 X 0 1 0 0 1 1 0 0 1 1 0 0

5 1 X 0 1 0 1 1 0 1 0 0 1 0 0

6 1 X 0 1 1 0 1 1 1 0 0 0 0 0

7 1 X 0 1 1 1 1 0 0 0 1 1 1 1

8 1 X 1 0 0 0 1 0 0 0 0 0 0 0

9 1 X 1 0 0 1 1 0 0 0 1 1 0 0

10 1 X 1 0 1 0 1 1 1 1 0 0 1 0

11 1 X 1 0 1 1 1 1 1 0 0 1 1 0

12 1 X 1 1 0 0 1 1 0 1 1 1 0 0

13 1 X 1 1 0 1 1 0 1 1 0 1 0 0

14 1 X 1 1 1 0 1 1 1 1 0 0 0 0

15 1 X 1 1 1 1 1 1 1 1 1 1 1 1

vypnuto X X X X X X 0 1 1 1 1 1 1 1

potlačená 0 0 L 0 0 0 0 0 1 1 1 1 1 1 1

test X X X X X X 1 0 0 0 0 0 0 0

Pravdivostní tabulka budiče 74x46 a 74x47 displeje LED se sedmi segmenty

Při návrhu obvodů pro buzení displejů LED vycházíme z parametrů zvoleného displeje. Obvykle se používá pět základních grafů:

A. pracovní charakteristiky IP/IDCmax(tp) pro impulsní buzení v dynamickém režimu (Ip je vrcholový proud, IDCmax maximální stejnosměrný proud, tp doba trvání impulsu,

B. teplotní závislost maximálního stejnosměrného proudu IDCmax (A) segmentu na teplotě A okolí s uvažovaným teplotním odporem RJA,

C. relativní účinnost svícení na jednotku proudu vztažená na vrcholový proud segmentu,

D. AV charakteristika diody LED v propustném směru iF(uF),

E. relativní svítivost (vztažená na svítivost při 5 mA) jako funkce stejnosměrného proudu diodou E/E5mA(IDC).

Většinou se displej nastavuje pro maximální světelný výkon při určité teplotě okolí. Limitujícími údaji tedy jsou: maximální přípustný proud IDC při dlouhé životnosti a přípustná teplota při dané konstrukci pouzdra.

Maximální teplota přechodu LED bývá 100C pro plastické pouzdro a 80 až 110C pro ostatní typy.

108

6

4

2

1 10 100 1000 10000 s

tpulse

DC

P

I

I

f = 100 Hz

300 Hz

1 kHz

3 kHz

10 kHz

)( pulseDC

P tI

I

4x74LS247

QAQBQCQDQEQFQG

B

X/Y>A

C

D

LT

BI

BO

D10D20D40D80 x

10

D200D400

QAQBQCQDQEQFQG

B

X/Y>A

C

D

LT

BI

BO

D100

D800 x 1

00

QAQBQCQDQEQFQG

B

X/Y>A

C

D

LT

BI

BO

D1000D2000D4000D8000

x 1

00

0

QAQBQCQDQEQFQG

B

X/Y>A

C

D

LT

BI

BO

D1D2D4D8 x

1

4321

TEST

Řízení vícemístného displeje

DISPX8

X1

X2

X4

LD

BL

+5V

DATA

DESETINNÁ TEČKA

ZÁPIS DAT

VYPNUTO

DP

HDSP 0781

{Aplikační zapojení maticového zobrazovače s vestavěnou pamětí a převodníkem kódu