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1 CONTAG-Jubiläum / CONday 2011

CONTAG GmbH

Referent:Dr.-Ing. Dieter Friedrich

SMW Elektronik GmbH

CONday 2011Leiterplattenoberflächen - Layoutgestaltung - Lötprozesse

Päwesiner Weg 30 13581 Berlin

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2 Themen „Metallurgie“ und „Geometrie“

Leiterplattenoberflächen

Layoutgestaltung

Lötprozesse

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3 Löttechnologie anno 1760

Lötkolben Lötspezialist

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4 Planarisierung der Elektronik

Diskrete Verdrahtung(Radioempfänger Körting 1939)

1. Leiterplattenanwendung(Radioempfänger Philips 1954)

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5 Lötverfahren für elektronische Baugruppen

Reflowlöten SMD beidseitig plus Selektivlöten THD

Reflowlöten SMD beidseitig

Reflowlöten SMD einseitig

Wellenlöten (Doppelwelle) THD und SMD

Wellenlöten THD

Schlepplöten THD

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6 Entstehung einer Lötverbindung

Kupfer

Cu

Kupfer

Cu

Lot

Sn(Pb)

Sn(X)

IntermetallischeZonen

Cu6Sn5Cu3Sn

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7 Löten / Verfahrensparameter

Badlötverfahren Reflowlötverfahren

Lottransfer und Wärmetransfer

simultan

Quasi unendli-ches Lotvolumen

Dauer Lötprozess „kurz“

Lottransfer und Wärmetransfer

sequentiell

Begrenztes und definierbares Lotvolumen

Dauer Lötprozess „lang“

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8 Lötbare Oberflächen in der Elektronik

Lötbarer Grundwerkstoffz.B. Kupfer (Cu)

Material nicht beschichtetz.B. Cu blank

Material beschichtetMetallisch / nicht metallisch

Aufschmelzende Beschichtungen

z.B. Sn(Pb), Sn(X)

Sich lösende Beschichtungen

z.B. Au, Ag

SchützendeBeschichtungen

z.B. OSP

HAL Chem. Sn

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9 Ablegieren von Sn(X) an Alloy 42-Beinchen

Schlechte Lötbarkeit des Basismaterials führt zu „Schein“-Lötungen

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10 REFLOW-Löten (Definition = „wieder fließen“)

Kupfer

Cu

Kupfer

Cu

Leiterplatte

HAL-Finish

BE-Anschluss

heißverzinnt

Lotfuge = „freies“ Lot

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11 HAL-Probleme

Benetzungsdefekte Schichtstärken / Planarität

Padstruktur

grob fein

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12 Reaktion chem. Sn / Cu

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13 Ablegieren von Au beim Weichlöten mit Sn-Loten

Mögliche Probleme

Zu dünnes GoldZu dickes GoldP-Gehalt in Ni

Ni-PassivierungVerunreinigung

µm/s

Au

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14 Layout Plastkdioden

Padkante

Package

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15 Lotpastendruck / Lotvolumen / Pseudofehler AOI

Diode schwimmt auf und verdreht sich

Vergleich Padflächezu BE-Lötfläche

Reduzierung des Lotpastenvolumens

Anpassung des Lotpastenvolumens führt zu korrekter Bauteillage

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16 Lötstopplack / Topologie / Windowing

„Stand off“ Schablone

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17 BGA-Layout (Test-Lp)

SM- und NSM-Design gemischt ... ... ergibt unterschiedliche Balls

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18 QFN: Lotfuge und Porenbildung

Aufgerasterte Lotpastenvolumina führen zu optimaler Lotfuge und

zu Reduzierung der Voids

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19 Beispiele für weniger schöne Layouts

So sollte man es nicht machen …

Layout für QFNLayout für µBGA

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20

… schlechter DruckGutes Layout …

Bottle neck: Lotpastendruck

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21 Temperaturprofile Reflowlöten Pb-frei

Reflowprofil „SOAK“ Reflowprofil „TENT“

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22 Alles richtig gemacht, aber …

??????

Tombstone („Auflieger“)

Ursache: Kleberreste in Bauelementfenstern

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23 Ziel: Fehlerfreie Baugruppenfertigung

FAZIT 1: Die „Universal-Leiterplatten-Oberfläche“gibt es nicht und wird es auch in Zukunft nicht geben

FAZIT 3: Die Leiterplatte ist nicht alles, aber ohne prozessgerechte Leiterplatte ist alles nichts !

FAZIT 2: Die fertigungsgerechte Gestaltung von Leiterplatten und Druckschablonen ist Teil der Bau-gruppenkonstruktion – Nacharbeit oder gar Repara-

tur verursachen Mehrkosten und Minderqualität

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24 Immer noch aktuell …

WHATEVER HAS

TO BE DONE

SHOULD BE

DONE WELL(Earl of Chesterfield, 1694 – 1773)

Vielen Dank für Ihr Interesse !