lpマルチビットΔΣad変調器 dac非線形性2次ノイズシェー...

マルチビット・ローパスΔΣAD変調器DAC非線形性

２次DWAアルゴリズムの研究

群馬大学電気電子工学科

萩原広之傘昊小林春夫

1

発表内容

・研究目標

・LPΔΣAD変調器

・DAC非線形性１次ノイズシェープ

・DAC非線形性２次ノイズシェープ

・開発アルゴリズムの実現

・まとめ

2

研究目標

マルチビットΔΣAD変調器用DAC非線形性を

２次ノイズシェープするアルゴリズムの開発とその

回路実現

3

LPΔΣAD変調器

4

LPΔΣAD変調器

f

低周波

アプリケーション：通信機器

センサー

オーディオ機器

特徴

・アナログ回路規模が小さい

・精度の低いデバイスで

高精度AD変換を実現

ΔΣAD変調器

X Y Filter 1bit AD

1bit DA

Σ+

-

アナログ入力デジタル出力

LP

5

Power

ω

)()(1

1)(

)(1

)()( zE

zHzX

zH

zHzY

X YLP Filter 1bit AD

1bit DA

Σ+

-


Σ ΣH(z)X(z) Y(z)

E(z)

+ ++-

LPΔΣAD変調器

フィルタ伝達関数

量子化ノイズ

デジタル出力信号

アナログ入力信号

:)(

:)(

:)(

:)(

zH

zE

zY

zX

H (j ω )

ω

信号帯域内の

量子化ノイズ低下

⇒ 高SNRを実現

H(z)⇒∞

STF=１ NTF=０6

Digital

Anal

og

A

B

Σ ΣH(z)X(z) Y(z)

E(z)

+ ++-

X YLP Filter 1bit AD

1bit DA

Σ+

-


δ(z)はノイズ・シェープされない

)()(1

1)()(

)(1

)()( zE

zHzzX

zH

zHzY

δ

非線形性

X YLP Filter multi bit AD

multi bit DA

Σ+

-


Σ ΣH(z)X(z) Y(z)

E(z)

+ ++-

Σ

δ (z)

++

マルチビットDACの非線形性

)()(1

1)(

)(1

)()( zE

zHzX

zH

zHzY

7

マルチビットDAC回路図構成

-

+

Vout

Co

C

S S S SS SS SS SS S S S1234567 0 012345S S67

Vref

7 C6 C5 C4 C3 C2 C1 C0

C0～C7＝C

8

-

+

Vout

Co

-

+

Vout

Co

C

S S

C

S S

C

S S

C

S S

C

S S

C

S S

C

S S1234567 0 012345

C

S S67

Vref

マルチビットDAC 動作(例)S7＝S6＝S5=S4＝S3=0，

S2=S1=S0=1のとき

VrefC

CVout

o

3

+ -+ -

+-

+-

+-

+-

+-

+-

refCV refCV refCV

+-

+-

+-

+-

+-

+-

refCV refCV refCV 9

マルチビットDAC問題点

C0～C7の値がバラ付く

CCC

8

70 ・・・

77

11

00

eCC

eCC

eCC

ミスマッチを

7,1,0 eee とおく

VrefC

CmVout

o

VrefC

CmVout

o

ref

o

ha VC

ee

・・・

マルチビットDACの非線系性ノイズ10

マルチビットDAC問題点

-

+

Vout

Co

C

S S S SS SS SS SS S S S1234567 0 012345S S67

Vref

7 C6 C5 C4 C3 C2 C1 C0

0 1 2 3 4 5 6 7432257154

input

特定セルの非線形性ノイズが信号に蓄積する

使用するセルを一定の法則下で選択するアルゴリズムが必要

11

DAC非線形性１次ノイズシェープ

12

DAC

1/z 1/z

δ

１次ノイズシェープ

1次ノイズシェープ1/(1-1/Z)されている

アナログ出力

Y

デジタル入力

X

デジタル

積分フィルタ

アナログ

微分フィルタ

)()/11()()( zZzXzY δ

13

DAC

1/z 1/z

δ アナログ出力Y

デジタル入力

X=３、２、４・・・・・

)()/11()()( zZzXzY δ

DACの入力範囲 0～+∞ 直接実現不可能

３３

３３５

５２

５

４

９

９

９level DACの

入力範囲

０～８

１次ノイズシェープの動作

14

ノイズシェープアルゴリズムの等価回路

77

11

00

eCC

eCC

eCC

ミスマッチを

7,1,0 eee とおく

+

-Vout

+-Co

Vref

C+e0

S0

C+e5

S6

S5

S7

S4S3

S2

S1

C+e1

C+e4

C+e6

C+e3

C+e2

C+e7

15

+

-Vout

+-Co

Vref

C+e0

S0

C+e5

S6

S5

S7

S4S3

S2

S1

C+e1

C+e4

C+e6

C+e3

C+e2

C+e7

１次ローパスエレメントローテイション法

0 1 2 3 4 5 6 7

4

3

2

2

5

7

1

5

4

)/11/(1)( ZzH

信号の終わる所の次が次の信号のスタートライン

：Pointer

入力の最後の場所を記憶させる

16

DAC非線形性１次シェープ結果確認変調器出力パワースペクトラム

DAC非線系性あり

１次シェープ

理想

17

DAC非線形性１次シェープ結果確認SNR vs OSR

１次シェープ

理想


18

DAC非線形性２次ノイズシェープ

19

2次ノイズシェープ

)()/11()()( 2 zZzXzY δ

２次シェープ1/(1-1/Z)2 を確認

DAC

1/z 1/z

δアナログ出力

Y

デジタル入力

X

デジタル

積分フィルタ

アナログ

微分フィルタ

1/z 1/z

DAC

1/z 1/z

δ

X Y

１次シェープを応用して

２次シェープをさせる

20

動作

0 1 2 3 4 5 6 7

4

3

6

2

5

7

1

5

4

2)/11/(1)( ZzH

0 1 2 3 4 5 6 7

4 + + + +3

6

2

5

7

1

5

4

0 1 2 3 4 5 6 7

4

3

6

2

5

7

1

5

4

0 1 2 3 4 5 6 7

4

3

6

2

5

7

1

5

4

0 1 2 3 4 5 6 7

4

3 + + + + + + +6

2

5

7

1

5

4

4+3＝7

0 1 2 3 4 5 6 7

4

3 - - - -6

2

5

7

1

5

4

0 1 2 3 4 5 6 7

4

3 - + + + +6

2

5

7

1

5

4

0 1 2 3 4 5 6 7

4

3 - + + + +6 + + + ++ ++ ++ ++ ++2

5

7

1

5

4

－電荷が発生

0 1 2 3 4 5 6 7

4

3

6

2

5

7

1

5

4

4+3+6＝13

0 1 2 3 4 5 6 7

4

3

6 - - - - - - -2

5

7

1

5

4

0 1 2 3 4 5 6 7

4

3

6 ++ + + + +2

5

7

1

5

4

-

+

1

1

0 0

２倍の電荷が発生

：一つ前のクロックで

使われた+の信号

21

Y(0)=I0+I1+I2+I3

Y(1)=I4+I5+I6+I7－I3

Y(2)=2×I3+I4+I5+I6+I7

Y(3)=I0+I1+I2－I7

Y(4)=I0+I1+I2+2×I7

Y(5)=2×I3+2×I4+2×I5+I6

Y(6)=I0+I1+I6+I7－ (I3+I4+I5)

Y(7)=2×I2+I3+I4+I52－I7

Y(4)=I0+I1+I2+2×I7

Y(5)=2×I3+2×I4+2×I5+I6

Y(6)=I0+I1+I6+I7－ (I3+I4+I5)

Y(7)=2×I2+I3+I4+I5

Y(8)=I3+I4+I5+I6+I7－I2

2)/11/(1)( ZzH

２倍の電荷が必要

ーの電荷が必要

動作

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

22

動作

+

++

-

2

1

0

1

入力：マイナス側

入力：プラス側

ートライン：マイナス側信号スタ

トライン：プラス側信号スター

ー：マイナス側ポインタ

：プラス側ポインター

：入力データ

ｎ－

ｎ

ｎ－

ｎ

ｎ－

ｎ

ｎ

DACA

DACA

S

S

Po

Po

D

)(

)(

)(

)(

)(

)(

)(

)1(Amod)(D)(A

1)(Pomod)(S

)(Po)1(Dmod)(Po

8

8

2-n

0k

8

nnn

nn

knn

＝

＝

＝

プラス側計算

))1(A(mod)(A

1)1(Pomod)(S

)1(Po)(Po

8

8

nn

nn

nn

＝

＝

＝

マイナス側計算

－

－

出力はプラス側出力とマイナス側力との差で表される

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

23

セルの-1,0,1,2の動作＋側

9)()(

1)()()(

nAnPom

nAnPomnPo

ｰ側

9)1()(

1)1()()(

nAnPom

nAnPomnPo

出力2の発生

出力1の発生

出力－1の発生

17)()(

9)()()(

nAnPom

nAnPomnPo

この条件で出力1と－1の条件を両方とも満たす場合、または満たさない場合は0

-1 1 2 出力× ○ × 1× ○ ○ 2○ × × -1○ ○ × 0× × × 0

24

開発アルゴリズムの実現回路

25

スイッチドキャパシタセグメント型DAC

-

+

Vout

Co

Vref

GND

C 7 C 2 C 1 C 0. . . .

-

+

Vout

Co

Vref

GND

C 7 C 2 C 1 C 0. . . .

26

セルの入力について

それぞれのセルが、－1,0,1,2を取れるようにしなければならない

マイナス動作

マルチクロック動作

27

-

+

Vout

Co

Vref

GND


・１クロックの間に２回

電荷を貯めて送り出す

+-

+-

VrefCQ 1

28

-

+

Vout

Co

Vref

GND


+-

+-

VrefCQ 1



VrefC

CVout

o

1

VrefCQo 1

+ -+ -

29

-

+

Vout

Co

Vref

GND




VrefC

CVout

o

1

VrefCQo 1

+ -+ -

+-

+-

VrefCQ 1

30

-

+

Vout

Co

Vref

GND


+-

+-

VrefCQ 1



+ -+ -

VrefC

CVout

o

12

VrefCQo 12+ -

+ -

31

-

+

Vout

Co

Vref

GND

マイナス動作

+-

+-

VrefCQ 1

・キャパシタのプラス側とマイナス側を反対に繋ぐ

off on

32

-

+

Vout

Co

Vref

GND

マイナス動作

+-

+-

VrefCQ 1

・キャパシタのプラス側とマイナス側を反対に繋ぐ

off on

VrefCQ 1

VrefC

CVout

o

1

VrefCQo 1

+-+-

33

-

+

Vout

Co

C 7 C3 C 2C 6 C 5 C 1C 4 C0

Vref

GND

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+-+

-+

-+

-+

-+

-+

-+

-

入力４0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

動作

34

-

+

Vout

Co

C 7 C3 C 2C 6 C 5 C 1C 4 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

入力４

+-+

-+

-+

-+

-+

-+

-+

-

入力４0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+ -+ -

VrefC

CVout

o

4

CVrefQo 4

35

-

+

Vout

Co

C 7 C3 C 2C 6 C 5 C 1C 4 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+-+

-+

-+

-+

-+

-+

-+

-+

-+

-

マイナス動作

入力３0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + + 36

-

+

Vout

Co

C 7 C3 C 2C 6 C 5 C 1C 4 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

入力３0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+-+

-+

-+

-+

-+

-+

-+

-+

-+

-

+ -+ -

VrefC

CVout

o

3

CVrefQo 3

37

-

+

Vout

Co

C 7 C3 C 2C 6 C 5 C 1C 4 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+-+

-+

-+

-+

-+

-+

-+

-+

-+

-

入力６0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + + 38

-

+

Vout

Co

C 7 C3 C 2C 6 C 5 C 1C 4 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

入力６0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+-+

-+

-+

-+

-+

-+

-+

-+

-+

-


+ -+ -

VrefC

CVout

o

5

CVrefQo 5

39

-

+

Vout

Co

C 7 C3 C 2C 6 C 5 C 1C 4 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+ -+ -

+-+

-

入力６0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

VrefC

CVout

o

5

CVrefQo 5

40

-

+

Vout

Co

C 7 C3 C 2C 6 C 5 C 1C 4 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+-+

-

入力６0 1 2 3 4 5 6 7

4 + + + +3 - + + + +6 ++ + + + +2 + + + -5 + + + ++7 ++ ++ ++ +1 + + - - - + +5 ++ + + +4 - + + + + +

+ -+ -

VrefC

CVout

o

6

CVrefQo 6

41

シミュレーション

セル番号非線系性の量

0 -0.002

1 -0.004

2 -0.012

3 -0.012

4 0.006

5 -0.01

6 -0.008

7 0.042

２次変調器

42

DAC非線形性２次シェープ結果確認変調器出力スペクトラム

理想

１次シェープ

２次シェープ


43

理想２次シェープ

１次シェープ


DAC非線形性２次シェープのSNR vs OSR

理想 116.6ｄB

2次シェープ 116ｄB

１次シェープ 102.7ｄB

ミスマッチ 24.7ｄB７８ｄB

１３.３ｄB

０．６ｄB

44

まとめ

• DAC非線形性を２次シェープするアルゴリズムを

開発

• DAC非線形性をシェープする回路を実現

• MATLABシミュレーションにより提案アルゴリズムの効果を確認

今後の課題

複素バンドパス変調器への拡張

45

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