max 10 fpga開発キット・ユーザー・ガイド...このボードについて 1 2015.11.06...
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MAX 10 FPGA開発キット・ユーザー・ガイド
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UG-011692015.11.06
101 Innovation DriveSan Jose, CA 95134www.altera.com
目次
このボードについて.......................................................................................... 1-1概要................................................................................................................................................................1-3ボードの取り扱い..................................................................................................................................... 1-5
使用開始に際して.............................................................................................. 2-1Quartus IIウェブ・エディション・ソフトウェア.......................................................................... 2-1開発キットのインストール....................................................................................................................2-1USB-Blasterドライバのインストール..................................................................................................2-2ボード・アップデート・ポータル.......................................................................................................2-3
ボード・テスト・システム...............................................................................3-1Configureメニューの使用.......................................................................................................................3-3System Infoタブ..........................................................................................................................................3-5GPIOタブ.................................................................................................................................................... 3-7Flashタブ..................................................................................................................................................... 3-9HSMCタブ................................................................................................................................................ 3-11DDR3タブ................................................................................................................................................. 3-13ADCタブ................................................................................................................................................... 3-15HDMIタブ................................................................................................................................................ 3-17Sleep Modeタブ........................................................................................................................................3-19パワー・モニタ........................................................................................................................................3-21クロック・コントロール...................................................................................................................... 3-23
ボード・コンポーネント...................................................................................4-1このボードについて.................................................................................................................................4-1主要なデバイス..........................................................................................................................................4-3コンフィギュレーション........................................................................................................................ 4-4
Quartus II Programmerの使用.................................................................................................... 4-4内部コンフィギュレーション手法の選択............................................................................. 4-4スイッチおよびジャンパの設定............................................................................................... 4-5
ステータス・エレメント........................................................................................................................ 4-7設定エレメント..........................................................................................................................................4-8汎用ユーザー入出力.................................................................................................................................4-8クロック回路.............................................................................................................................................. 4-9
オンボード・オシレータ.......................................................................................................... 4-10オフボード・クロック入出力................................................................................................. 4-11
コンポーネントとインタフェース.................................................................................................... 4-1210/100/1000イーサネット PHY............................................................................................... 4-12デジタル-アナログ・コンバータ........................................................................................... 4-15
目次-2
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HDMIビデオ出力....................................................................................................................... 4-15HSMC.............................................................................................................................................. 4-17Pmodコネクタ............................................................................................................................. 4-22USB - UART変換器 ....................................................................................................................4-23
メモリ......................................................................................................................................................... 4-24DDR3リビジョン B ボード...................................................................................................... 4-24DDR3リビジョン Cボード......................................................................................................4-26フラッシュ.................................................................................................................................... 4-29
電源分配システム................................................................................................................................... 4-31
追加情報............................................................................................................. A-1ボードおよびユーザー・ガイドの改訂履歴.................................................................................... A-1コンプライアンスと適合に関して......................................................................................................A-2
CE EMI適合への注意..................................................................................................................A-2
目次-3
Altera Corporation
このボードについて 12015.11.06
UG-01169 更新情報 フィードバック
MAX® 10 FPGA開発ボードは、 アルテラ® MAX 10デバイスの性能と機能を評価するためのハードウェア・プラットフォームを提供します。開発キットには、以下のコンポーネントが付属する、RoHS-および CE-準拠のMAX 10 FPGA開発ボードが含まれます。• 主要なデバイス：
• MAX 10 FPGA（10M50D、デュアル電源、F484パッケージ）• Enpirion® EN2342QIインダクタ統合型 4 A PowerSoC電圧モード同期降圧コンバータ
Enpirion• EN6337QIインダクタ統合型 3 A高効率 PowerSoC DC-DC降圧コンバータ• Enpirion EP5358xUIインダクタ統合型 600 mA PowerSoC DC-DC降圧コンバータ• MAX II CPLD – EPM1270M256C4N（オンボード USB-Blaster™ II）
• プログラミングとコンフィギュレーション：• エンベデッド USB-Blaster II（JTAG）• オプションで 10ピン・ヘッダを介する JTAG直接接続
• メモリ・デバイス：• 64 Mx16 1 Gb DDR3 SDRAMとソフト・メモリ・コントローラ• 128 Mx8 1 Gb DDR3 SDRAMとソフト・メモリ・コントローラ• 512 Mb Quadシリアル・ペリフェラル・インタフェース（QSPI）フラッシュ
• 通信ポート：• ギガビット・イーサネット（GbE）RJ-45ポート 2個
• イーサネット・ポート A（下）• イーサネット・ポート B（上）
• ミニ USB2.0 UART 1個• 高精細マルチメディア・インタフェース（HDMI）ビデオ出力 1個• ユニバーサル高速メザニン・カード（HSMC）コネクタ 1個• 12ピン Digilent Pmod™互換コネクタ 2個
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.
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• アナログ：• MAX 10 FPGAアナログ-デジタル・コンバータ（ADC）SMA入力 2個• 2x10 ADCヘッダ• ADCへのポテンショメータ入力• 外部 16ビット・デジタル-アナログ・コンバータ（DAC）デバイスと SMA出力 1個
• クロック：• 25 MHzシングル・エンド外部オシレータ・クロック・ソース• Silicon labsクロック・ジェネレータとプログラマブル周波数 GUI
• オンボード USB-Blaster™ II用のミニ USBケーブル• 2 A電源およびコード• 無償の Quartus® IIウェブ・エディション開発ソフトウェア（ソフトウェアとライセンスはウェブサイトからダウンロード）
• 包括的な関連資料• ユーザー・マニュアル、部品表、回路図、ボード・ファイル
1-2 このボードについてUG-01169
2015.11.06
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概要図 1-1: MAX 10 FPGAボード・コンポーネント（表面）
PMODCONNECTOR(J4)
FPGARECONFIGUREBUTTON
USERPUSH BUTTONS
DC INPUT12 V(J15)
HSMC CONNECTOR(J2)
USER LEDs DDR3 64Mx16SDRAM
Enpirion EN2342QI 4APowerSoCEnpirion EN6337 3A
PowerSoC
JTAG HEADER(J14)
USB BLASTER(J12)
USB to UART(J11)
CLOCK GENERATIONCHIP
POT1
2x10 PIN HEADER(J20)
SMA - ANAIN2(J19)
HDMI CONNECTOR(J8)
FPGA_CPU_RESETBUTTON
POWERSWITCH(SW3)
PMODCONNECTOR(J5)
DUAL ETHERNETCONNECTOR(RJ1)
SMA - ANAIN1(J18)
SMA - DACOUT(J1)
16-Bit DAC
MAX II USB-BLASTER IICIRCUIT
Ethernet A (Bottom)Ethernet B (Top)
LED4
LED3
LED2
LED1
LED0
USER PB3USER PB2USER PB1USER PB0
UG-011692015.11.06 概要 1-3
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図 1-2: MAX 10 FPGAボード・コンポーネント（裏面）
注意: ボードの裏面にあるシリアル番号からボードのリビジョンを確認できます。
DDR3 128Mx8 BOARDREVISONSDRAM (U6)
USER DIP SWITCH(SW2)
QUAD SPI FLASH
USER DIP SWITCH(SW1)
ENPIRIONEN6337
ENPIRIONEN6337
1-4 概要UG-01169
2015.11.06
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図 1-3: システム・ブロック図
~
HDMI TX USB BlasterFTDI + MAXII/ V
USB to UART
DC Supp ly
DDR 3512 Mb x16
QSPI Flash1 Gb x1 6
2x10ADC IN/GPI O
DACOUT
DAC
AIN1 AIN2
FPGA _RESET
JTAG
Qsci llator
Potentiometer
PMO D
PMO D
HSMC
2x 1 GbE
~User DIP Switches User Push Buttons
User LEDs
ボードの取り扱いボードを取り扱う際には、静電気防止の注意を順守してください。注意: 適切な静電対策がなければ、ボードが損傷する恐れがあります。ボードに触れる際には静
電防止対策を実施してください。
UG-011692015.11.06 ボードの取り扱い 1-5
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使用開始に際して 22015.11.06
UG-01169 更新情報 フィードバック
Quartus IIウェブ・エディション・ソフトウェアQuartus IIウェブ・エディション・ソフトウェアは無償であり、ライセンスも不要です。ウェブ・エディション・ソフトウェアはアルテラ・ウェブサイトからダウンロードできます。あるいは DVDを請求することもできます。関連情報• Quartus IIウェブ・エディション・ソフトウェア• Altera IP and Software DVD Request Form• Altera Quartus II Software - Subscription Edition vs. Web Edition
開発キットのインストール1. MAX 10 開発キットのインストーラをアルテラ・ウェブサイトのMAX 10 FPGA Development
Kitのページからダウンロードします。あるいは、開発キットの DVDをアルテラ・ウェブサイトの Altera Kit Installations DVD Request Formのページから請求することもできます。
2. MAX 10 FPGA開発キットのインストーラを起動します。3. 画面の案内に従ってインストール・プロセスを完了します。インストレーション・ディレクトリには、Quartus IIソフトウェアのインストレーションと同じ位置を選択してください。インストール・プログラムが、以下の図に示す開発キットのディレクトリ構造を作成します。注意: BTS GUIが.sofファイルを、MAX 10デバイスをコンフィギュレーションする、また関
連するテストを開始するために使用します。.sofファイルを*\examples\board_test_systemディレクトリから移動させないでください。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.
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図 2-1: インストールされる開発キットのディレクトリ構造
<install dir>
documents
board_design_files
The default Windows installation directory is C:\altera\<version>\.
examples
factory_recovery
demos
kits
<device name>
表 2-1: インストールされるディレクトリ内容
ディレクトリ名 内容の説明
board_design_files 回路図、レイアウト、アセンブリ、および部品表の、ボード・デザイン・ファイルが入っています。これらのファイルを新しい試作ボードのデザインの出発点として使用します。
demos 提供される場合に、デモンストレーション用アプリケーションが入っています。
documents 以下の資料が入っています。• MAX 10 FPGA Development Kit User Guide• Quick Start Guide• Dear Customer Letter
examples このキット向けのサンプル・デザイン・ファイルが入っています。factory_recovery 出荷前にボードにプログラミングされた元データが入っています。
このデータは、ボードを元のファクトリ内容に復元するために使用します。
USB-Blasterドライバのインストール開発ボードは、FPGAをプログラミングするための USB-Blaster回路を内蔵しています。しかし、ホスト・コンピュータとボードが通信するためには、ホスト・コンピュータにオンボード USB-Blaster IIドライバをインストールする必要があります。オペレーティング・システム用のオンボード USB-Blaster IIドライバのインストール手順は、アルテラのウェブサイトで入手可能です。アルテラ・ウェブサイトの Altera Programming Cable
2-2 USB-BlasterドライバのインストールUG-01169
2015.11.06
Altera Corporation 使用開始に際して
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Driver Informationページにある表の項目から該当するコンフィギュレーションのリンクをクリックし、案内にアクセスしてください。
ボード・アップデート・ポータルwww.altera.comの Board Update Portalへのアクセスにより、ボードを最新の状態に保つことができます。このウェブサイトでは、ボード向けの役立つ情報や最新のソフトウェアとデザイン例を入手することができます。Board Update Portalを利用するためのボード設定の手順については、キットの箱に同梱されている Quick Start Guideを確認してください。
UG-011692015.11.06 ボード・アップデート・ポータル 2-3
使用開始に際して Altera Corporation
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ボード・テスト・システム 32015.11.06
UG-01169 更新情報 フィードバック
このキットには、ボード・テスト・システム（BTS）アプリケーションが付属しています。BTSは、機能設定を変更し、結果を観察するための使いやすいインタフェースを提供します。BTSを使用して、ボード・コンポーネントのテスト、機能パラメータの変更、パフォーマンスの観測、および電力使用量の測定が可能です。BTSの使用中は、テストする機能性に対して適切なテスト・デザインで FPGAを適宜リコンフィギュレーションします。
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図 3-1: ボード・テスト・システム GUI
ボードの主要な機能をテストするために、いくつかのデザインが提供されています。各デザインはアプリケーションで 1つ以上のタブにデータを提供します。各タブのために FPGAにダウンロードする適切なデザインを Configureメニューで特定します。FPGAの正常なコンフィギュレーション後に適切なタブが表示され、これを使用して関連するボード機能を動作させることができます。ボードの写真上で、対応するコンポーネントの周りにハイライトが表示されます。BTSは、FPGAで動作するテスト・デザインと JTAGバスを介して通信します。ボード・テスト・システムとパワー・モニタは、JTAGバスを Nios IIデバッガや SignalTap® IIエンベデッド・ロジック・アナライザといった他のアプリケーションと共有しています。Quartus II ProgrammerはJTAGバスの帯域幅の大部分を使用するため、JTAGバスを使用している他のアプリケーション
3-2 ボード・テスト・システムUG-01169
2015.11.06
Altera Corporation ボード・テスト・システム
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がタイム・アウトすることがあります。Quartus II Programmerを使用して FPGAをリコンフィギュレーションする前には、必ず他のアプリケーションを閉じてください。
Configureメニューの使用使用するデザインを選択するために Configureメニューを使用します。各デザイン例でそれぞれ異なるボード機能をテストできます。このメニューからデザインを選択すると、対応するタブがテスト向けにアクティブになります。
図 3-2: Configureメニュー
UG-011692015.11.06 Configureメニューの使用 3-3
ボード・テスト・システム Altera Corporation
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FPGAをテスト・システム・デザインでコンフィギュレーションするには、以下のステップを実行します。1. Configureメニューで、テストする機能と対応するコンフィギュレーション・コマンドをクリックします。
2. 表示されたダイアログ・ボックスで、Configureをクリックし、デザインを FPGAにダウンロードします。
3. Quartus II Programmerが開いていれば、コンフィギュレーション完了後にこれを閉じます。デザインが FPGAで動作します。デザインとインタフェースする GUIアプリケーション・タブが有効になります。
ボード・テスト・システム GUIではなく Quartus II Programmerをコンフィギュレーションに使用する場合には、GUIを再起動する必要があります。
3-4 Configureメニューの使用UG-01169
2015.11.06
Altera Corporation ボード・テスト・システム
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System InfoタブSystem Infoタブには、ボードの現在の設定が表示されます。タブには、JTAGチェイン、ボードのMACアドレス、Qsysメモリ・マップ、およびボードに保存されているその他の詳細が表示されます。
図 3-3: System Infoタブ
UG-011692015.11.06 System Infoタブ 3-5
ボード・テスト・システム Altera Corporation
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表 3-1: System Infoタブのコントロール
コントロール 概要
Board Informationコントロール GPIOデザインがコンフィギュレーションされると、ボードの情報が更新されます。それ以外の場合には、このコントロールはボードに関するデフォルトの静的情報を表示します。
Board Name ボード・テスト・システムで設定されたボードの正式名称を表示します。
Board P/N ボードのパート・ナンバーを表示します。Serial Number ボードのシリアル・ナンバーを表示します。Factory Test Version 現在ボード上で動作しているボード・テスト・システムの
バージョンを表示します。MAX Version 現在ボード上で動作しているMAXコードのバージョンを
表示します。Ethernet A MAC ボードのイーサネット AのMACアドレスを表示します。Ethernet B MAC ボードのイーサネット BのMACアドレスを表示します。JTAG Chain 現在の JTAGチェイン内のデバイスをすべて表示します。Qsys Memory Map ボードの Qsysシステムのメモリ・マップを表示します。
3-6 System InfoタブUG-01169
2015.11.06
Altera Corporation ボード・テスト・システム
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GPIOタブGPIOタブでは、ボード上のすべての汎用ユーザー I/Oコンポーネントとインタラクトすることができます。DIPスイッチ・セッティングの表示、LEDの点滅操作、およびプッシュ・ボタン押下の検出が可能です。
図 3-4: GPIOタブ
UG-011692015.11.06 GPIOタブ 3-7
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表 3-2: GPIOタブのコントロール
User DIP Switch ユーザー DIPスイッチ・バンク内のスイッチの現在のポジションを表示します。ボード上のスイッチを切り替え、グラフィック表示がそれに応じて変化することを確認します。
User LED FPGAに対するユーザー LEDの現在の状態を表示します。ボードの LEDをトグルするには、0から 4のボタンをクリックして赤または緑の LEDをトグルするか、Allボタンをクリックします。
Push Button ボードのユーザー・プッシュ・ボタンの現在の状態を表示する、読み出し専用のコントロールです。ボード上のプッシュ・ボタンを押して、グラフィック表示がそれに応じて変化することを確認します。
3-8 GPIOタブUG-01169
2015.11.06
Altera Corporation ボード・テスト・システム
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FlashタブFlashタブでは、ボード上のフラッシュ・メモリに読み出しおよび書き込みをすることができます。
図 3-5: Flashタブ（詳細）
コントロール 概要
Read ボード上のフラッシュ・メモリを読み出します。フラッシュ・メモリの内容を表示するには、テキスト・ボックスに開始アドレスを入力してから Readをクリックします。指定したアドレスから開始する値が表に表示されます。
UG-011692015.11.06 Flashタブ 3-9
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コントロール 概要
Write ボード上のフラッシュ・メモリに書き込みをします。フラッシュ・メモリの内容を更新するには、表で値を変更してからWriteをクリックします。アプリケーションは新しい値をフラッシュ・メモリに書き込んだ後で再び値の読み出しを行い、グラフィック表示にメモリ内容が正確に反映されていることを保証します。
Erase フラッシュ・メモリを消去します。Increment Test 512 Kテスト・システム・スクラッチ・ページに限定された、フ
ラッシュ・メモリへのインクリメント・データ・パターン・テストを開始します。
Random Test 512 Kテスト・システム・スクラッチ・ページに限定された、フラッシュ・メモリへのランダム・データ・パターン・テストを開始します。
フラッシュ・メモリ・マップ 開発ボードのフラッシュ・メモリ・マップを表示します。
3-10 FlashタブUG-01169
2015.11.06
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HSMCタブHSMCでは、CMOSポートのテストができます。
図 3-6: HSMCタブ
コントロール 概要
Status Pattern sync：パターンが同期している状態かどうかを表示します。データ・シーケンスの開始が検出されると、パターンは同期していると考えられます。
Port CMOS：CMOSポートがテストに使用できます。
UG-011692015.11.06 HSMCタブ 3-11
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コントロール 概要
Data Type 以下のデータ型を解析に使用できます：• prbs7：擬似ランダム 7ビット・シーケンスを選択します。• prbs15：擬似ランダム 15ビット・シーケンスを選択します。• prbs23：擬似ランダム 23ビット・シーケンスを選択します。• prbs31：擬似ランダム 31ビット・シーケンスを選択します。• high_frequency：データ・パターンで分割します。• low_frequency：データ・パターンで分割します。
Error Control • Detected errors：ハードウェアで検出されたデータ・エラーの数を表示します。
• Inserted errors：送信データ・ストリームに挿入されたエラーの数を表示します。
• Bit error rate (BER)：インタフェースのビット・エラー・レートを表示します。
• Insert Error：ボタンをクリックするたびに、送信データ・ストリームに 1ワードのエラーを挿入します。
• Clear：Detected errorsおよび Inserted errorsカウンタを 0にリセットします。
Test Control • Stop：テストをリセットします。• Number of bits tested：最後にリセットしてからテストしたビットの数を表示します。
3-12 HSMCタブUG-01169
2015.11.06
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DDR3タブDDR3タブでは、選択した量のアドレスに読み出しと書き込みを行うことにより、DDR3をテストできます。
図 3-7: DDR3タブ
UG-011692015.11.06 DDR3タブ 3-13
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コントロール 概要
パフォーマンス・インジケータ これらのコントロールは、最後に Startをクリックしてから収集された現在のトランザクション性能解析情報を表示します。• Write、Read、Totalパフォーマンス・バー—要求されたトランザクションが達成できる理論上の最大データ・レートの割合を表示します。
• Write (MBps)、Read、(MBps)、Total (MBps)—解析されたデータのバイト数を秒単位で表示します。
• データ・バス：72ビット（8ビット ECC）幅で周波数が 1066MHzのダブル・データ・レートです。ピンあたり 2133 Mbps（Megabits per second）です。136512 Mbpsまたは 17064 MBpsの理論上の最大帯域幅に相当します。
Error Control このコントロールでは、解析中に検出されたデータ・エラーを表示し、またエラーを挿入することができます。• Detected errors—ハードウェアで検出されたデータ・エラーの数を表示します。
• Inserted errors—トランザクション・ストリームに挿入されたエラーの数を表示します。
• Insert Error—ボタンをクリックするたびに、トランザクション・ストリームに 1ワードのエラーを挿入します。InsertErrorは、トランザクションのパフォーマンス解析中にのみイネーブルされます。
• Clear—Detected errorsおよび Inserted errorsカウンタを 0にリセットします。
Number of Addresses to Writeand Read
読み出しおよび書き込みのそれぞれの繰り返しで使用するアドレス数を決定します。
3-14 DDR3タブUG-01169
2015.11.06
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ADCタブADC（アナログ-デジタル）タブは、すべての ADC入力チャネルのリアルタイムの電圧値を表示します。
図 3-8: ADCタブ
このタブで表示される ADC 1と ADC 2の 2つの表は編集できません。以下の表にチャネルの接続先を示します。
UG-011692015.11.06 ADCタブ 3-15
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専用チャネル SMAコネクタ
ADC 1 ANAIN1_SMA（J18）
チャネル 0 ADC1_CH0（J20.1）チャネル 1 ADC1_CH1（J20.3）チャネル 2 ADC1_CH2（J20.5）チャネル 3 ADC1_CH2（J20.7）チャネル 4 ADC1_CH4（J20.11）チャネル 5 ADC1_CH4（J20.13）チャネル 6 ADC1_CH6（J20.15または POT1）チャネル 7 ADC1_CH7（J20.17）
専用チャネル SMAコネクタ
ADC 2 ANAIN2_SMA（J19）
チャネル 0 ADC1_CH0（J20.2）チャネル 1 ADC1_CH1（J20.4）チャネル 2 ADC1_CH2（J20.6）チャネル 3 ADC1_CH2（J20.8）チャネル 4 ADC1_CH4（J20.12）チャネル 5 ADC1_CH4（J20.14）チャネル 6 ADC1_CH6（J20.16）チャネル 7 ADC1_CH7（J20.18）
3-16 ADCタブUG-01169
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HDMIタブこのタブは、高精細マルチメディア・インタフェース（HDMI）からのカラー・バー・パターンを表示します。
図 3-9: HDMIタブ
コントロール 概要
TX Pattern Color Bar：このコントロールを使用して TXパターンを選択します。赤、青、緑、白、黒が選択できます。Startボタンをクリックすると、TXパターンを瞬時に表示します。
UG-011692015.11.06 HDMIタブ 3-17
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コントロール 概要
Start このボタンをクチックすると、（Color Barで）選択した TXパターンを表示します。
3-18 HDMIタブUG-01169
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Sleep Modeタブこのタブでは、パワー・マネージメント・コントローラの側面からスリープ・モードをテストできます。
図 3-10: Sleep Modeタブ
コントロール 概要
Running (/Sleeping) モードのステータスを動作またはスリープとして表示します。このコントロールはインタラクトできません。
Note このコントロールはスリープ・モードに関連するボード LEDイベントについて表示します。
UG-011692015.11.06 Sleep Modeタブ 3-19
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関連情報MAX 10 Power Management User Guideスリープ・モードについて詳細を提供します。
3-20 Sleep ModeタブUG-01169
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パワー・モニタPower Monitorは、現在の電力情報を測定およびレポートし、また、JTAGバスを介してボード上の MAX IIデバイスと通信します。MAX IIデバイスに接続されたパワー・モニタ回路により、FPGAが消費している電力の測定をすることができます。アプリケーションを起動するには、ボード・テスト・システムのアプリケーション上でパワー・モニタのアイコンをクリックします。パワー・モニタは、スタンドアロンのアプリケーションとしても使用できます。PowerMonitor(32-bit.exe)と PowerMonitor(64-bit.exe)は、 <install dir>\kits\<device \examples\board_test_systemディレクトリにあります。注意: スタンドアロンの電源アプリケーションと BTSを同時に動作させることはできません。
図 3-11: パワー・モニタ
このウィンドウは LTC2990電源および温度モニタの両方を表示します。左上と左下部分で U29を表示し、反対側で U30を表示します。使用可能なコントロールを Currentか Voltage Single-Ended、または両方の表示に使用します。Single Chart Modeでペインの表示方法を選択できます。必要な場合には 1つの大きなペインを表示することができます。Voltage Single-Endedで各電源レールの電圧値を表示できます。
UG-011692015.11.06 パワー・モニタ 3-21
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• 2.5 V CORE• 2.5 V VCCIO• 1.5 V VCCIO• 1.2 VVCC
Single-Endedでは、SENSE_Pの電圧のみを表示します。LT2990は、サンプリング・レジスタ SENSE_Pと SENSE_Nの差動電圧値も表示します。Sample Speedで、5秒間での Slow、または 1秒間での Fast（デフォルト）を選択できます。Record Logはコンマ区切り値（CSV）フォーマット・ファイル ltc2990.csvを*\examples\board_test_systemディレクトリに保存します。
3-22 パワー・モニタUG-01169
2015.11.06
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クロック・コントロールMAX 10 FPGA開発ボードのクロック・コントロール・アプリケーションは、プログラマブル・オシレータを 10 MHzから 810 MHzの間の任意の周波数にセットします。周波数は、小数点以下8桁の精度をサポートします。クロック・コントロールは JTAGバスを介してボード上のMAX IIデバイスと通信します。プログラマブル・オシレータは 2線式シリアル・バスを介してMAX IIデバイスに接続されています。
図 3-12: Si570タブ
コントロール 概要
Serial Port Registers 周波数コンフィギュレーション向け Si570レジスタの現在の値を示します。
Target frequency (MHZ) クロック周波数を指定できます。有効な値は 10から 810 MHzの間で、小数点以下 8桁までの精度で指定できます。例えば、421.31259873は 100 ppm（parts per million）以内におさまります。Target frequencyコントロールは Set New Freqコントロールと連携して動作します。
fxTAL シリアル・ポート・レジスタの値に基づいて計算された内蔵の固定周波数水晶発振子を示します。
Default アクティブなタブに対応するオシレータの周波数をデフォルト値に戻します。ボード電源の再投入によってもデフォルトに戻ります。
UG-011692015.11.06 クロック・コントロール 3-23
ボード・テスト・システム Altera Corporation
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コントロール 概要
Read アクティブなタブに対応するオシレータの現在の周波数設定を読み出します。
Set New Freq 選択したクロック向けのプログラマブル・オシレータの周波数を、プログラマブル・オシレータの Target frequencyコントロールの値に設定します。周波数の変更が有効になるまでに数ミリ秒かかることがあります。この期間にクロック・グリッチが表示されることがあります。アルテラは、周波数を変更した後には FPGAロジックをリセットすることを推奨します。
図 3-13: Si5338タブ
コントロール 概要
F_vco 電圧制御発振器で生成される信号の値を表示します。レジスタ名 各オシレータの現在の周波数を表示します。周波数（MHz） クロックの周波数を指定できます。Disable 必要な場合に各オシレータを無効にできます。Read アクティブなタブに対応するオシレータの現在の周波数設定を
読み出します。Default アクティブなタブに対応するオシレータの周波数をデフォルト
値に戻します。ボード電源の再投入によってもデフォルトに戻ります。
3-24 クロック・コントロールUG-01169
2015.11.06
Altera Corporation ボード・テスト・システム
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コントロール 概要
Set New Freq 選択したクロック向けのプログラマブル・オシレータの周波数を、CLK0～CLK3コントロールの値に設定します。周波数の変更が有効になるまでに数ミリ秒かかることがあります。この期間にクロック・グリッチが表示されることがあります。アルテラは、周波数を変更した後には FPGAロジックをリセットすることを推奨します。注意: Si5338の CLK0を変更すると、Clockと Powerの GUI
に影響します。CLK0からのクロックの 1つは、SI570、Si5338とパワー・モニタに接続されている 2線式シリアル・バス・インタフェースとしてのMAX IIデバイスの駆動に使用されます。
UG-011692015.11.06 クロック・コントロール 3-25
ボード・テスト・システム Altera Corporation
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ボード・コンポーネント 42015.11.06
UG-01169 更新情報 フィードバック
この章では開発キット・ボードの主要なコンポーネントを紹介します。開発ボードの完全な回路図のセット、物理的なレイアウトのデータベース、およびガーバー・ファイルは開発キットのドキュメント・ディレクトリにあります。
このボードについてこの項では、 MAX 10 FPGA開発ボードの主要なコンポーネントの一覧を提供します。
表 4-1: MAX 10 FPGAボード・コンポーネント
ボード・リファレンス タイプ 概要
主要なデバイスU1 FPGA MAX 10 FPGA 10M50DAF484C6GES、50K LE、F484
パッケージU13 CPLD MAX II EPM1270 256-MBGA、2.5 V/3.3 V、オンボ
ード USB- Blaster II向け VCCINTU17 電源レギュレータ Enpirion® EN2342QI、インダクタ統合型 PowerSoC
電圧モード同期降圧コンバータU22、U23、U27 電源レギュレータ Enpirion EN6337QI、インダクタ統合型 PowerSoC
DC-DC降圧コンバータU26 電源レギュレータ Enpirion EP5358LUI、インダクタ統合型 600 mA
PowerSoC DC-DC降圧コンバータU24、U25 電源レギュレータ Enpirion EP5358HUI、インダクタ統合型 600 mA
PowerSoC DC-DC降圧コンバータコンフィギュレーションおよびセットアップ・エレメントJ12 オンボード（エンベデ
ッド）USB-BlasterBlaster II
FPGAのプログラミングおよびデバッグ用タイプB USBコネクタ
J14 10ピン・ヘッダ 外部ダウンロード・ケーブル向け 10ピン・ヘッダを介するオプションの JTAG直接接続
J20 2x10ピン・ヘッダ 16チャネルの兼用 ADCを接続する 2x10ヘッダ
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.
ISO9001:2008登録済
www.altera.com101 Innovation Drive, San Jose, CA 95134
ボード・リファレンス タイプ 概要
SW2 コンフィギュレーション/ユーザー DIPスイッチ
SW2はブート・イメージ、JTAGのバイパス、および HSMCのバイパスを制御するスイッチを含む
J7 MAX 10 ADC向けジャンパ
ADCへ調整可能な電圧を提供するポテンショメータを接続する
S5 Pulse_nconfig押しボタン
nCONFIGピンの Lowのパルスをエミュレーションすることにより、物理的なピンに作用を与えずにリコンフィギュレーションをトリガする
S6 CPUリセット・ボタン FPGAロジックのデフォルト・リセットステータス・エレメントD1 青色 電源 LED 12 Vの電源が供給されている際に点灯するD2 緑色 高速メザニン・カ
ード（HSMC）LEDHSMCを検出すると点灯する
D13、D14 緑色 USB UART LED USB UARTトランスミッタおよびレシーバの使用中に点灯する
D20 コンフィギュレーション完了 LED
FPGAがコンフィギュレーションされると点灯する
D21、D22、D23 電源 LED 3.3 V、2.5 V、1.2 Vが正常に供給されていることを示す
クロック回路X1 ADC向けプログラマ
ブル・クロックデフォルト周波数 10 MHzの ADC向けプログラマブル・オシレータ
U2 プログラマブル・クロック
デフォルト周波数 25、50、100、125 MHzの 4チャネル・プログラマブル・オシレータ
汎用ユーザー入出力S1、S2、S3、S4 汎用ユーザー・ボタン 押すと Lowに駆動するユーザー・プッシュ・ボタ
ン 4個D15、D16、D17、D18、D19
ユーザー LED Lowに駆動されると点灯するユーザー LED 4個
SW1、SW2.1 ユーザー DIPスイッチ 4極ユーザー DIPスイッチメモリ・デバイスU5 DDR3 SDRAM Aメモ
リ64 Mx16
U6 DDR3 SDRAM Bメモリ 128 Mx8
U7 QSPI（quad serialperipheral interface）フラッシュ
512 Mb
通信ポート
4-2 このボードについてUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ボード・リファレンス タイプ 概要
J2 HSMCポート 84の CMOS、または 17の LVDSチャネルをHSMCの仕様に応じて提供する
U9、U10 ギガビット・イーサネット・ポート 2個• イーサネット A（上）• イーサネット B（下）
RGMIIモードでの FPGAベースのアルテラ TripleSpeed Ethernet MegaCoreファンクションとMarvell 88E1111 x 2 PHYを介する 10/100/1000イーサネット接続を提供する RJ-45コネクタ
J4、J5 Digilent Pmodコネクタ2個
低周波数、少ない I/Oピン数のペリフェラル・モジュールとの接続に使用する、I/O信号ピン 8本を含む 12ピン・インタフェース
J11 ミニ USB 2.0 UARTポート
シリアル UARTインタフェース向け、USBからUARTへのブリッジを備える USBコネクタ
J12 ミニ USBポート エンベデッド USB- Blaster II
アナログJ18、J19 SMA入力 FPGAアナログ-デジタル・コンバータ（ADC）2
個J20 ヘッダ 2x10 ADCPOT1 ポテンショメータ ADCへの入力J1 SMA出力 外部 16ビット・デジタル-アナログ・コンバータ
（DAC）デバイスビデオおよびディスプレイ・ポートU8 HDMIビデオ出力 ADI（Analog Devices, Inc）PHYを介して最大 1080p
の HDMI v1.4ビデオ出力を提供する 19ピンHDMコネクタ
電源ユニットJ15 DC入力ジャック 許容電圧 DC 12 VSW3 電源スイッチ DC入力ジャックから電力が供給されている際の
ボード電源入切の切り替え
主要なデバイスMAX 10 FPGA開発ボートは、484ピン FineLine BGAパッケージの MAX 10 10M50DAF484C6GESデバイス（U1）を搭載しています。
表 4-2: MAX 10 FPGA 10M50DAF484C6GESの特性
ALM数 等価 LE数 M9K メモリ数（Kb）
合計 RAM数（Kb）
18×18ビット・マルチプライヤ数
PLL数 トランシーバ数
パッケージ
・タイプ
50,000 50 1,638 736 144 4 — FineLine BGA484ピン
UG-011692015.11.06 主要なデバイス 4-3
ボード・コンポーネント Altera Corporation
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コンフィギュレーションMAX 10 FPGA開発キットは、以下の 2つのコンフィギュレーション手法をサポートしています。• .sofファイルを FPGAにダウンロードすることによるコンフィギュレーション。FPGAの電源再投入またはリコンフィギュレーションにより、FPGAを白紙状態で立ち上げます。
• .pofファイルを介したオン・ダイ FPGAコンフィギュレーション・フラッシュ・メモリ（CFM）のプログラミング。FPGAの電源再投入またはリコンフィギュレーションにより、
FPGAをセルフ・コンフィギュレーション・モードで立ち上げます。これは CFMに格納されたファイルを使用します。
.sofまたは.pofファイルのプログラミングには、以下の 2種類の USB-Blaster™ハードウェア・コンポーネントを使用できます。• エンベデッド USB-Blaster IIの、タイプ Bコネクタ（J12）• JTAGヘッダ（J14）。外部 USB-Blaster、外部 USB-Blaster II、EthernetBlasterダウンロード・ケーブルを使用します。外部ダウンロード・ケーブルは JTAGヘッダ（J14）を介してボードに接続します。
Quartus II Programmerの使用Quartus II Programmerを使用して、.sofで FPGAをコンフィギュレーションすることができます。FPGAをコンフィギュレーションする前に、以下を確認してください。• Quartus II Programmerおよび USB‐Blaster IIドライバが、ホスト・コンピュータにインストールされている
• キットに USBケーブルが接続されている• ボードの電源がオンであり、かつ JTAGチェインを使用する他のアプリケーションが動作していない
MAX 10 FPGAをコンフィギュレーションするには以下を行います。1. Quartus II Programmerを起動します。2. Add Fileをクリックし、必要な.sofへのパスを選択します。3. 追加したファイルの Program/Configureオプションをオンにします。4. Startをクリックして、選択したコンフィギュレーション・ファイルを FPGAにダウンロードします。プログレス・バーが 100％に達するとコンフィギュレーションは完了です。
内部コンフィギュレーションに使用する.sofファイルを生成するために、Quartus II ConvertProgramming File（CPF）GUIを使用できます。Quartus IIソフトウェア・プログラマとダウンロード・ケーブルを使用することにより、コンフィギュレーション・フラッシュ・メモリ（CFM）とユーザー・フラッシュ・メモリ（UFM）を含む、MAX 10デバイスのフラッシュを直接プログラミングできます。
内部コンフィギュレーション手法の選択10M02デバイスを除く全てのMAX 10デバイスには、内部コンフィギュレーションで選択できる合計 5つのモードがあります。内部コンフィギュレーション手法はコンパイルの前に選択する必要があります。
4-4 コンフィギュレーションUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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コンフィギュレーション・モードを選択するには以下を行います。1. Quartus IIソフトウェアを開き、MAX 10デバイス・ファミリを使用するプロジェクトをロードします。
2. Assignmentsメニューで Settingsをクリックします。Settingsダイアログ・ボックスが表示されます。
3. Categoryリストから、Deviceを選択します。Deviceページが表示されます。4. Device and Pin Optionsをクリックします。5. Device and Pin Optionsダイアログ・ボックスで Configurationタブをクリックします。6. Configuration Schemeリストから Internal Configurationを選択します。7. Configuration Modeリストで、5つのコンフィギュレーション・モードのうちから 1つを選択します。デュアル・ブート機能向けには：a. デザインに Dual Boot IPコアが、たとえば Qsysコンポーネント内に、含まれている必要があります。
b. Configuration Modeに Dual Compressed Images (512 Kbits UFM)を選択します。c. 上記の 2つの.sofファイルを生成し、それらを CFMプログラミング用の 1つの.pofファイルに変換します。
8. 必要に応じて Generate compressed bitstreamsをオンにします。OKをクリックします。
スイッチおよびジャンパの設定この項は、SW2のデフォルト・ファクトリ設定と機能、および SW1と J7について説明します。J7ジャンパは、ADC1_CH6へのポテンショメータ（POT1.2）の出力と接続しています。J7ジャンパがオンであれば、ポテンショメータを使用して、ADC1_CH6を介して調整可能な電圧（0～2.5 V）をMAX 10 ADCに供給できます。J7ジャンパがオフであれば、ADC1_CH6はその他のADCチャネルとして 2x10ヘッダに接続されます。
図 4-1: ボード表側に位置するジャンパ J7（詳細）
J7
POT1
ANAIN1
ANAIN2
DACOUT
UG-011692015.11.06 スイッチおよびジャンパの設定 4-5
ボード・コンポーネント Altera Corporation
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ボードの裏面に 2つのスイッチがあります。SW1はユーザー機能向けであり、SW2は、これを使用してブート選択およびコンポーネントのバイパスが可能です。
図 4-2: ボード裏面に位置するスイッチ（詳細）
スイッチがオンであれば、FUNCTION SIGNALはグランドに接続されています。つまり、これは LOGIC LOW（0）です。スイッチがオフであれば、FUNCTION SIGNALはグランドへの接続が切断されています。つまり、これは LOGIC HIGH（1）です。注意: 以下の図では、リビジョン Cボードにおけるスイッチ名称、およびリビジョン Bボード
向けの脚注を示しています。SW2.3の名称の変更は、名称のみの変更であり、機能的修正ではありません。リビジョン Bで名称がMAX10_BYPASSとなっていますが、実際にはこれは VTAPバイパスです。
4 3 2 1OFF = 1
For Rev. B:2 = BOOT_SEL3 = MAX10_BYPASSN
OFF = 1
ON = 0
ON = 0
SW2
SW1
1 2 3 4
USER_DIPSW4CONFIG_SELVTAP_BYPASSNHSMC_BYPASSN
表 4-3: SW2 DIPスイッチの設定（ボード裏面）
スイッチ ボード・ラベル 動作 デフォルト・ポジション
1 USER_DIPSW4 ユーザー定義スイッチ 4であり、スイッチ 0、1、2、3は SW1にあります。デフォルトの機能はありません。
—
4-6 スイッチおよびジャンパの設定UG-01169
2015.11.06
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スイッチ ボード・ラベル 動作 デフォルト・ポジション
2 BOOT_SEL（Rev. Bボードでの名称）
CONFIG_SEL（Rev.Cボードでの名称）
このピンを使用して、デュアル・イメージ・コンフィギュレーションでの最初のブート・イメージに CFM0、CFM1、または CFM2イメージを選択します。CONFIG_SELが Lowにセットされていれば、最初のブート・イメージは CFM0イメージです。CONFIG_SELピンが Highにセットされていれば、最初のブート・イメージは CFM1または CFM2イメージです。このピンは、ユーザー・モードの前と、nSTATUSピンがアサートされる前に読み出されます。
Low
3 VTAP_BYPASSn オンボード USB-Blaster II内で仮想 JTAGデバイスが提供されており、これは診断ハードウェアおよびボード識別情報へのアクセスを提供します。このデバイスは、JTAGチェインでエクストラ・デバイスの ID: 020D10DDとして表示されます。このスイッチは、仮想 JTAGデバイスを JTAGチェインから削除します。
High
4 HSMC_BYPASSN このピンを使用して、HSMCを JTAGチェインからバイパスします。この信号のデフォルト値は Highであり、HSMCは JTAGチェインに含まれています（しかし、通常は HSMCに接続されたドーターカードがないために、これは JTAGマスタによって検出されません）。これを Lowにセットすると HSMCはバイパスされます。
High
ステータス・エレメントこの項では、 MAX 10 FPGA開発ボードのユーザー定義ではないステータス・エレメントをリストします。
表 4-4: 汎用 LED信号名
ボード・リファレンス 信号名 概要
D1 — 青色 電源 LED
D2 HSMC_PRSNTn 緑色 LED
D13 UART_TXLED USB～UART向け緑色 LED
D14 UART_RXLED USB～UART向け緑色 LED
UG-011692015.11.06 ステータス・エレメント 4-7
ボード・コンポーネント Altera Corporation
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表 4-5: MAX II CPLD LED信号名
ボード・リファレンス 信号名 I/O規格 MAX II CPLDピン番号
D20 MAXII_CONF_DONE 3.3 V W17
D21 3.3V_LED 3.3 V U4
D22 2.5V_LED 3.3 V U5
D23 1.2V_LED 3.3 V U6
設定エレメント表 4-6: ボード設定 DIPスイッチとジャンパの回路図の信号名
ボード・リファレンス 信号名 デバイス / ピン番号 I/O規格
SW2.1 USER_DIPSW4 MAX 10 / H21 1.5 VSW2.2 CONFIG_SEL MAX 10 / H10 3.3 VSW2.3 VTAP_BYPASSn MAX II / P17 3.3 VSW2.4 HSMC_BYPASSn MAX II / P18 3.3 VJ7.1 — POT1 2.5 VJ7.2 ADC1_CH6 2x10 Header / J20.15 2.5 V
表 4-7: 汎用プッシュ・ボタン信号名
ボード・リファレンス 信号名 MAX 10 FPGAピン番号 I/O規格
S5 PULSE_NCONFIG H9 3.3 VS6 CPU_RESETn D9 3.3 V
汎用ユーザー入出力MAX 10 FPGA開発ボードのユーザー定義 I/O信号名、FPGAピン番号、I/O規格です。
表 4-8: ユーザー定義プッシュ・ボタン信号名
ボード・リファレンス 信号名 MAX 10 FPGA
ピン番号
I/O規格
S1 USER_PB0 L22 1.5 VS2 USER_PB1 M21 1.5 VS3 USER_PB2 M22 1.5 VS4 USER_PB3 N21 1.5 V
4-8 設定エレメントUG-01169
2015.11.06
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表 4-9: ユーザー定義 DIP スイッチの回路図の信号名
ボード・リファレンス 信号名 MAX 10 FPGA
ピン番号
I/O規格
SW1.1 USER_DIPSW0 H21 1.5 VSW1.2 USER_DIPSW1 H22 1.5 VSW1.3 USER_DIPSW2 J21 1.5 VSW1.4 USER_DIPSW3 J22 1.5 VSW2.1 USER_DIPSW4 G19 1.5 V
表 4-10: ユーザー LED（緑色）の回路図の信号名
ボード・リファレンス 信号名 MAX 10 FPGA
ピン番号
I/O規格
D15 USER_LED0 T20 1.5 VD16 USER_LED1 U22 1.5 VD17 USER_LED2 U21 1.5 VD18 USER_LED3 AA21 1.5 VD19 USER_LED4 AA22 1.5 V
MAX 10 Development Kit Baseline Pinoutデザインについてはアルテラの Design Storeを参照してください。関連情報Altera Design Store (MAX 10 Development Kit)
クロック回路開発ボードは、デフォルト周波数が 25 MHz、50 MHz、100 MHz、125 MHzの 4チャネルのプログラマブル・オシレータを含みます。またボードは、ADCに接続された 10 MHzのプログラマブル・オシレータも含みます。
UG-011692015.11.06 クロック回路 4-9
ボード・コンポーネント Altera Corporation
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オンボード・オシレータ図 4-3: MAX 10 FPGA 開発ボードのクロック
Si 570CMOS Clock Output
Default 10MHz
FA‐12824MHz XTAL
CypressCY7C68013A
USB Controller
MAX II USB Blaster
ALTERAMAX 10
Bank 1A
Bank 1B
Bank 2
Bank 3 Bank 4
Bank 5
Bank 6
Bank 7Bank 8
8Y‐25MHzXTAL
Si5338
IN Default 50 MHz
10/100/1000 Base –TEthernet PHY88E1111 x 2
USB_CLK
CH0
Default 25 MHz CH1
Default
LVDS 125 MHz CH2
Default
LVDS 100 MHz CH3
100M_DDR3
125M_LVDS
ADC
50M_MAX10
USB_CLK50M_MAXII
25M_ENET
25M_MAX10
表 4-11: オンボード・オシレータ
ソース 回路図の信号名 周波数 I/O規格 MAX 10 FPGAピン番号
適用
X1 CLK_10_ADC 10.000 MHz 2.5 VCMOS
N5 ADC向けデフォルト 10 MHzプログラマブル・クロック
U2 CLK_25_ENET 25.000 MHz 2.5 VLVDS
- イーサネット・クロック
U2 CLK_25_MAX10 25.000 MHz 2.5 VLVDS
M8 MAX 10クロック
U2 CLK_50_MAXII 25.000 MHz 2.5 LVDS - オンボード USBBlaster II向けクロック
4-10 オンボード・オシレータUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ソース 回路図の信号名 周波数 I/O規格 MAX 10 FPGAピン番号
適用
U2 CLK_50_MAX10 50.000 MHz 2.5 VLVDS
M9 MAX 10クロック
U2 CLK_DDR3_100_N 100.000 MHz 2.5 VLVDS
N15 DDR3クロック
U2 CLK_DDR3_100_P 100.000 MHz 2.5 VLVDS
N14 DDR3クロック
U2 CLK_LVDS_125_N 125.000 MHz 2.5 VLVDS
R11 LVDSクロック
U2 CLK_LVDS_125_P 125.000 MHz 2.5 VLVDS
P11 LVDSクロック
オフボード・クロック入出力開発ボードは、ボード上で駆動できるクロック入出力を備えています。出力クロックは、FPGAデバイスの仕様に応じて異なるレベルと I/O規格にプログラミング可能です。
表 4-12: オフボード・クロック入力
ソース 回路図の信号名 I/O規格 MAX 10 FPGAピン番号
概要
HSMC HSMC_CLK_IN_N1 2.5 V AB21 装着された HSMCケーブルまたはボードからのLVDS入力
HSMC HSMC_CLK_IN_P1 2.5 V AA20 装着された HSMCケーブルまたはボードからのLVDS入力
HSMC HSMC_CLK_IN_N2 2.5 V V9 装着された HSMCケーブルまたはボードからのLVDS入力
HSMC HSMC_CLK_IN_P2 2.5 V V10 装着された HSMCケーブルまたはボードからのLVDS入力
HSMC HSMC_CLK_IN0 2.5 V N4 装着された HSMCケーブルまたはボードからのシングル・エンド入力
表 4-13: オフボード・クロック出力
ソース 回路図の信号名 I/O規格 MAX 10 FPGAピン番号
概要
HSMC HSMC_CLK_OUT_N1 2.5 V R13 LVDS出力HSMC HSMC_CLK_OUT_P1 2.5 V P13 LVDS出力HSMC HSMC_CLK_OUT_N2 2.5 V V14 LVDS出力
UG-011692015.11.06 オフボード・クロック入出力 4-11
ボード・コンポーネント Altera Corporation
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ソース 回路図の信号名 I/O規格 MAX 10 FPGAピン番号
概要
HSMC HSMC_CLK_OUT_P2 2.5 V W15 LVDS出力HSMC HSMC_CLK_OUT0 2.5 V AA13 FPGA CMOS出力（また
は GPIO）
コンポーネントとインタフェースこの項では、開発ボードのMAX 10 FPGAデバイスに関係する通信ポートとインタフェース・カードについて説明します。
10/100/1000イーサネット PHYMAX 10 FFPGA開発キットは、10/100/1000 base-Tイーサネットをサポートしており、これは外部Marvell 88E1111 PHYおよびアルテラの Triple-Speed Ethernet MegaCore MACファンクションを使用します。
表 4-14: イーサネット PHY Aのピン割り当て、回路図の信号名と機能
ボード・リファレンス（U9）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U9.8 ENETA_GTX_CLK T5 2.5V CMOS 125 MHz RGMII TXクロックU9.4 ENETA_TX_CLK E10 3.3V LVCMOS 25/2.5 MHz MII TXクロックU9.11 ENETA_TX_D0 R5 2.5V CMOS RGMII TXデータ 0
U9.12 ENETA_TX_D1 T1 2.5V CMOS RGMII TXデータ 1
U9.14 ENETA_TX_D2 W1 2.5V CMOS RGMII TXデータ 2
U9.16 ENETA_TX_D3 W2 2.5V CMOS RGMII TXデータ 3
U9.9 ENETA_TX_EN R4 2.5V CMOS RGMII TXイネーブルU9.7 ENETA_TX_ER P4 2.5V CMOS MII TXエラーU9.2 ENETA_RX_CLK P3 2.5V CMOS RGMII RXクロックU9.95 ENETA_RX_D0 N9 2.5V CMOS RGMII RXデータ 0
U9.92 ENETA_RX_D1 T1 2.5V CMOS RGMII RXデータ 1
U9.93 ENETA_RX_D2 N1 2.5V CMOS RGMII RXデータ 2
U9.91 ENETA_RX_D3 T3 2.5V CMOS RGMII RXデータ 3
U9.94 ENETA_RX_DV T2 2.5V CMOS RGMII RX有効U9.3 ENETA_RX_ER P4 2.5V CMOS MII RXエラーU9.28 ENETA_RESETN V8 2.5V CMOS デバイス・リセットU9.23 ENETA_INTn V7 2.5V CMOS 管理バス割り込み
4-12 コンポーネントとインタフェースUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ボード・リファレンス（U9）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U9.25 ENET_MDC Y6 2.5V CMOS MDIクロックU9.24 ENETA_MDIO Y5 2.5V CMOS MDIデータU9.84 ENETA_RX_CRS N8 2.5V CMOS MIIキャリア・センスU9.83 ENETA_RX_COL P1 2.5V CMOS MIIコリジョンU9.55 CLK_25_ENET — 2.5V CMOS 25 MHzリファレンス・クロックU9.70 ENETA_LED_
DUPLEX— 2.5 V CMOS 双方向あるいはコリジョン LED
U9.76 ENETA_LED_LINK10
— 2.5 V CMOS 10 Mbリンク LED
U9.74 ENETA_LED_LINK100
R9 2.5V CMOS 100 Mbリンク LED
U9.73 ENETA_LED_LINK1000
— 2.5V CMOS 1000 Mbリンク LED
U9.58、69 ENETA_LED_RX — 2.5V CMOS RXデータ・アクティブ LED
U9.61、68 ENETA_LED_TX — 2.5V CMOS TXデータ・アクティブ LED
U9.29 ENETA_MDI_P0 — 2.5V CMOS MDI
U9.31 ENETA_MDI_N0 — 2.5V CMOS MDI
U9.33 ENETA_MDI_P1 — 2.5V CMOS MDI
U9.34 ENETA_MDI_N1 — 2.5V CMOS MDI
U9.39 ENETA_MDI_P2 — 2.5V CMOS MDI
U9.41 ENETA_MDI_N2 — 2.5V CMOS MDI
U9.42 ENETA_MDI_P3 — 2.5V CMOS MDI
U9.43 ENETA_MDI_N3 — 2.5V CMOS MDI
表 4-15: イーサネット PHY Bのピン割り当て、回路図の信号名と機能
ボード・リファレンス（U10）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U10.8 ENETB_GTX_CLK T6 2.5V CMOS 125 MHz RGMII TXクロックU10.4 ENETB_TX_CLK E11 3.3V LVCMOS 25/2.5 MHz MII TXクロックU10.11 ENETB_TX_D0 U1 2.5V CMOS RGMII TXデータ 0
U10.12 ENETB_TX_D1 V1 2.5V CMOS RGMII TXデータ 1
U10.14 ENETB_TX_D2 W1 2.5V CMOS RGMII TXデータ 2
U10.16 ENETB_TX_D3 U4 2.5V CMOS RGMII TXデータ 3
UG-011692015.11.06 10/100/1000イーサネット PHY 4-13
ボード・コンポーネント Altera Corporation
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ボード・リファレンス（U10）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U10.9 ENETB_TX_EN V3 2.5V CMOS RGMII TXイネーブルU10.7 ENETB_TX_ER U5 2.5V CMOS MII TXエラーU10.2 ENETB_RX_CLK R3 2.5V CMOS RGMII RXクロックU10.95 ENETB_RX_D0 P8 2.5V CMOS RGMII RXデータ 0
U10.92 ENETB_RX_D1 M1 2.5V CMOS RGMII RXデータ 1
U10.93 ENETB_RX_D2 M2 2.5V CMOS RGMII RXデータ 2
U10.91 ENETB_RX_D3 T3 2.5V CMOS RGMII RXデータ 3
U10.94 ENETB_RX_DV R1 2.5V CMOS RGMII RX有効U10.3 ENETB_RX_ER R2 2.5V CMOS MII RXエラーU10.28 ENETB_RESETn AB4 2.5V CMOS デバイス・リセットU10.23 ENETB_INTn AA3 2.5V CMOS 管理バス割り込みU10.25 ENET_MDC Y6 2.5V CMOS MDIクロックU10.24 ENET_MDIO Y5 2.5V CMOS MDIデータU10.84 ENETB_RX_CRS N3 2.5V CMOS MIIキャリア・センスU10.83 ENETB_RX_COL N2 2.5V CMOS MIIコリジョンU10.55 CLK_25_ENET — 2.5V CMOS 25 MHzリファレンス・クロックU10.70 ENETB_LED_
DUPLEX— 2.5V CMOS 双方向あるいはコリジョン LED
U10.76 ENETB_LED_LINK10
— 2.5V CMOS 10 Mbリンク LED
U10.74 ENETB_LED_LINK100
P9 2.5V CMOS 100 Mbリンク LED
U10.73 ENETB_LED_LINK1000
— 2.5V CMOS 1000 Mbリンク LED
U10.58、69 ENETB_LED_RX — 2.5V CMOS RXデータ・アクティブ LED
U10.61、65、68
ENETB_LED_TX — 2.5V CMOS TXデータ・アクティブ LED
U10.29 ENETB_MDI_P0 — 2.5V CMOS MDI
U10.31 ENETB_MDI_N0 — 2.5V CMOS MDI
U10.33 ENETB_MDI_P1 — 2.5V CMOS MDI
U10.34 ENETB_MDI_N1 — 2.5V CMOS MDI
U10.39 ENETB_MDI_P2 — 2.5V CMOS MDI
4-14 10/100/1000イーサネット PHYUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ボード・リファレンス（U10）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U10.41 ENETB_MDI_N2 — 2.5V CMOS MDI
U10.42 ENETB_MDI_P3 — 2.5V CMOS MDI
U10.43 ENETB_MDI_N3 — 2.5V CMOS MDI
デジタル-アナログ・コンバータMAX 10 FPGAには、SMA出力付き 16ビットのデジタル-アナログ・コンバータ（DAC）デバイス 1個が搭載されています。MAX 10 FPGAは、サンプル・レート 1 MSPSの 12ビット逐次比較レジスタ（SAR）ADC 2個を有します。ポテンショメータ 1個が ADC1_CH6に接続されており、これはユーザー制御の DCとして機能し、また、これは 2.5 Vに接続されています。ADCの性能評価を確かなものにするために、MAX 10開発キットは個別のアナログ電源を有し、アナログ・グランドを分割しています。外部 16ビット信号チャネル DACがバンク 7に接続されており、クローズド・ループ評価を可能にします。DACは最高 30 MHzのクロック・レートで動作する 3線式シリアル・インタフェースを使用します。これは標準シリアル・ペリフェラル・インタフェース（SPI）、QSPI、Microwire、デジタル信号処理（DSP）インタフェースと互換します。
表 4-16: デジタル-アナログ・コンバータの信号
ボード・リファレンス (U33)
信号名 MAX 10 FPGAピン番号
I/O規格 概要
U33.5 DAC_SYNC U1.B10 3.3 V レベル・トリガ・コントロール入力（アクティブ Low）。入力データ向けフレーム同期信号
U33.6 DAC_SCLK A7 3.3 V シリアル・クロック入力U33.7 DAC_DIN A8 3.3 V シリアル・データ入力
HDMIビデオ出力MAX 10 FPGAは HDMIトランスミッタ 1個と HDMIソケット 1個をサポートしています。トランスミッタは HDMI v1.4機能を取り入れており、最高 165 MHz (1080pで 60 Hz、UXGAで60 Hz）の入力データ・レートをサポート可能です。HDMIトランスミッタとMAX 10はバンク7で接続されており、I2Cインタフェースを介して通信します。
表 4-17: HDMIのピン割り当て、回路図の信号名と機能
ボード・リファレンス（U8）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U8.62 HDMI_TX_D0 A17 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.61 HDMI_TX_D1 A18 3.3 V HDMIデジタル・ビデオ・データ・バス
UG-011692015.11.06 デジタル-アナログ・コンバータ 4-15
ボード・コンポーネント Altera Corporation
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ボード・リファレンス（U8）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U8.60 HDMI_TX_D2 A12 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.59 HDMI_TX_D3 F16 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.58 HDMI_TX_D4 A16 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.57 HDMI_TX_D5 B12 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.56 HDMI_TX_D6 F15 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.55 HDMI_TX_D7 B11 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.54 HDMI_TX_D8 A13 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.52 HDMI_TX_D9 C15 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.50 HDMI_TX_D10 C11 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.49 HDMI_TX_D11 A11 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.48 HDMI_TX_D12 A20 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.47 HDMI_TX_D13 H13 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.46 HDMI_TX_D14 E14 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.45 HDMI_TX_D15 D12 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.44 HDMI_TX_D16 C12 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.43 HDMI_TX_D17 C19 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.42 HDMI_TX_D18 C18 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.41 HDMI_TX_D19 B19 3.3 V HDMIデジタル・ビデオ・データ・バス
4-16 HDMIビデオ出力UG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ボード・リファレンス（U8）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U8.40 HDMI_TX_D20 B17 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.39 HDMI_TX_D21 B16 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.38 HDMI_TX_D22 C16 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.37 HDMI_TX_D23 A15 3.3 V HDMIデジタル・ビデオ・データ・バス
U8.53 HDMI_TX_CLK D6 3.3 V ビデオ・クロックU8.63 HDMI_TX_DE C10 3.3 V ビデオ・データ有効U8.64 HDMI_TX_HS A19 3.3 V 垂直同期U8.2 HDMI_TX_VS J12 3.3 V 水平同期U8.28 HDMI_TX_INT D15 3.3 V 割り込み信号U8.35 HDMI_SCL A10 3.3 V HDMI I2CクロックU8.36 HDMI_SDA B15 3.3 V HDMI I2Cデータ
HSMC高速メザニン・カード（HSMC）インタフェースは、Samtec の 0.5 mmピッチに基づく QTH/QSHファミリの表面実装コネクタです。これは、フル SPI 4.2インタフェース（17 LVDSチャネル）、入力と出力のクロック 3個、ならびに SMBusと JTAGをサポートするようにデザインされています。MAX 10はトランシーバ・チャネルを有さないので、HSMCクロック・データ・リカバリ・チャネルは未接続のまま残されています。HSMCインタフェースは、2.5 V LVCMOSとして使用可能なプログラマブル双方向 I/Oピンを備えており、これは 3.3 V LVTTLと互換しています。これらの I/Oピンは、最大 17の全二重チャネルを用いる LVDS、mini-LVDS、RSDSとその他を含むさまざまな差動 I/O規格として使用できますHigh Speed Mezzanine Card (HSMC) Specificationマニュアルにあるように、LVDSとシングル・エンド I/O規格は、汎用シングル・エンドのピン配置、または汎用差動式のピン配置どちらかに準じて組み合わされた際にのみ機能が保証されます。信号方式規格、シグナル・インテグリティ、適合するコネクタ、機械的情報などの HSMC仕様について詳しくは、High Speed Mezzanine Card (HSMC) Specificationマニュアルを参照してください。
UG-011692015.11.06 HSMC 4-17
ボード・コンポーネント Altera Corporation
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表 4-18: HSMCの回路図の信号名
ボード・リファレンス（J2）
回路図の信号名 MAX 10 / MAX IIピン番号
I/O規格 概要
33 HSMC_SDA AA19 2.5V CMOS入出力 管理シリアル・データ・ライン
34 HSMC_SCL Y18 2.5V CMOS出力 管理シリアル・クロック・ライン
35 HSMC_JTAG_TCK A9 (MAX II) チェインの一部 JTAGクロック36 HSMC_JTAG_TMS A8 (MAX II) チェインの一部 JTAGモード選択37 HSMC_JTAG_TDO A7 (MAX II) チェインの一部 JTAGデータ・アウト38 HSMC_JTAG_TDI A6 (MAX II) チェインの一部 JTAGデータ・イン39 HSMC_CLK_OUT0 AA13 2.5V CMOSクロック出力 クロック出力 040 HSMC_CLK_IN0 N4 2.5V CMOSクロック入力 クロック入力 041 HSMC_D0 Y7 2.5 V CMOS入出力 データ・バス42 HSMC_D1 Y8 2.5 V CMOS入出力 データ・バス43 HSMC_D2 AB2 2.5 V CMOS入出力 データ・バス44 HSMC_D3 AB3 2.5 V CMOS入出力 データ・バス47 HSMC_TX_D_P0 W3 2.5 V CMOS入出力また
は LVDS TXチャネル pデータ・バス
48 HSMC_RX_D_P0(1) V5 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
49 HSMC_TX_D_N0 W4 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
50 HSMC_RX_D_N0(1) V4 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
53 HSMC_TX_D_P1 U7 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
54 HSMC_RX_D_P1(1) Y2 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
55 HSMC_TX_D_N1 U6 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
56 HSMC_RX_D_N1(1) Y1 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
59 HSMC_TX_D_P2 W6 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
60 HSMC_RX_D_P2(1) AA20 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
4-18 HSMCUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ボード・リファレンス（J2）
回路図の信号名 MAX 10 / MAX IIピン番号
I/O規格 概要
61 HSMC_TX_D_N2 W5 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
62 HSMC_RX_D_N2(1) AA1 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
65 HSMC_TX_D_P3 W8 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
66 HSMC_RX_D_P3(1) AB8 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
67 HSMC_TX_D_N3 W7 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
68 HSMC_RX_D_N3(1) AA8 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
71 HSMC_TX_D_P4 AA10 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
72 HSMC_RX_D_P4(1) AB9 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
73 HSMC_TX_D_N4 Y10 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
74 HSMC_RX_D_N4(1) AA9 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
77 HSMC_TX_D_P5 AA7 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
78 HSMC_RX_D_P5(1) AB7 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
79 HSMC_TX_D_N5 AA6 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
80 HSMC_RX_D_N5(1) AB6 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
83 HSMC_TX_D_P6 P10 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
84 HSMC_RX_D_P6(1) Y4 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
85 HSMC_TX_D_N6 R10 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
86 HSMC_RX_D_N6(1) Y3 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
89 HSMC_TX_D_P7 W10 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
UG-011692015.11.06 HSMC 4-19
ボード・コンポーネント Altera Corporation
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ボード・リファレンス（J2）
回路図の信号名 MAX 10 / MAX IIピン番号
I/O規格 概要
90 HSMC_RX_D_P7(1) AB5 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
91 HSMC_TX_D_N7 W9 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
92 HSMC_RX_D_N7(1) AA5 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
95 HSMC_CLK_OUT_P1
P13 2.5 V CMOS入出力または LVDSクロック出力
クロック出力 1
96 HSMC_CLK_IN_P1 AA20 2.5 V CMOS入出力または LVDSクロッ入力
クロック入力 1
97 HSMC_CLK_OUT_N1
R13 2.5 V CMOS入出力または LVDSクロック出力
クロック出力 1
98 HSMC_CLK_IN_N1
AB21 2.5 V CMOS入出力または LVDSクロッ入力
クロック入力 1
101 HSMC_TX_D_P8 W14 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
102 HSMC_RX_D_P8(1) W13 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
103 HSMC_TX_D_N8 V13 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
104 HSMC_RX_D_N8(1) W12 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
107 HSMC_TX_D_P9 Y14 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
108 HSMC_RX_D_P9(1) AB15 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
109 HSMC_TX_D_N9 Y13 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
110 HSMC_RX_D_N9(1) AA14 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
113 HSMC_TX_D_P10 V16 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
114 HSMC_RX_D_P10(1)
Y16 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
115 HSMC_TX_D_N10 U15 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
116 HSMC_RX_D_N10(1)
AA15 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
4-20 HSMCUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ボード・リファレンス（J2）
回路図の信号名 MAX 10 / MAX IIピン番号
I/O規格 概要
119 HSMC_TX_D_P11 W16 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
120 HSMC_RX_D_P11(1)
AA16 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
121 HSMC_TX_D_N11 V15 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
122 HSMC_RX_D_N11(1)
AB16 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
125 HSMC_TX_D_P12 V17 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
126 HSMC_RX_D_P12(1)
AB18 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
127 HSMC_TX_D_N12 W17 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
128 HSMC_RX_D_N12(1)
AB17 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
131 HSMC_TX_D_P13 V12 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
132 HSMC_RX_D_P13(1)
Y11 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
133 HSMC_TX_D_N13 V11 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
134 HSMC_RX_D_N13(1)
W11 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
137 HSMC_TX_D_P14 P12 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
138 HSMC_RX_D_P14(1)
AB11 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
139 HSMC_TX_D_N14 R12 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
140 HSMC_RX_D_N14(1)
AB10 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
143 HSMC_TX_D_P15 AA12 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
144 HSMC_RX_D_P15(1)
AB13 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
145 HSMC_TX_D_N15 AA11 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
UG-011692015.11.06 HSMC 4-21
ボード・コンポーネント Altera Corporation
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ボード・リファレンス（J2）
回路図の信号名 MAX 10 / MAX IIピン番号
I/O規格 概要
146 HSMC_RX_D_N15(1)
AB12 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
149 HSMC_TX_D_P16 Y17 2.5 V CMOS入出力または LVDS TXチャネル p
データ・バス
150 HSMC_RX_D_P16(1)
AB20 2.5 V CMOS入出力または LVDS RXチャネル p
データ・バス
151 HSMC_TX_D_N16 AA17 2.5 V CMOS入出力または LVDS TXチャネル n
データ・バス
152 HSMC_RX_D_N16(1)
AB19 2.5 V CMOS入出力または LVDS RXチャネル n
データ・バス
155 HSMC_CLK_OUT_P2
W15 2.5 V CMOS入出力または LVDSクロック出力
クロック出力 2
156 HSMC_CLK_IN_P2 V10 2.5 V CMOS入出力または LVDSクロッ入力
クロック入力 2
157 HSMC_CLK_OUT_N2
V14 2.5 V CMOS入出力または LVDSクロック出力
クロック出力 2
158 HSMC_CLK_IN_N2
V9 2.5 V CMOS入出力または LVDSクロッ入力
クロック入力 2
160 HSMC_PRSNTn AB14 2.5V 存在検知
関連情報High Speed Mezzanine Card (HSMC) Specification
PmodコネクタMAX 10 FPGA開発ボードは、Digilentの Pmod™と互換するヘッダを 2個搭載しており、これを使用して低周波数、少ない I/Oピン数のペリフェラル・モジュールと接続します。このキットで使用している 12ピンの Pmodコネクタは、8本の I/O信号ピンを提供します。また、ペリフェラル・モジュール・インタフェースには、I2Cインタフェースを使用するタイプ、2線もしくは 4線式MTEも含まれます。
表 4-19: Pomd Aのピン割り当て、回路図の信号名と機能
回路図の信号名 回路図の共有バス信号名 MAX 10 FPGAピン番号
I/O規格 概要
PMODA_D0 PMODA_IO0 C7 3.3V In/Out
PMODA_D1 PMODA_IO1 C8 3.3V In/Out
(1) MAX 10は、LVDS RX向けの内部終端を有しません。HSMCで LVDS RXをサポートするには、100オームの抵抗を装着します。
4-22 PmodコネクタUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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回路図の信号名 回路図の共有バス信号名 MAX 10 FPGAピン番号
I/O規格 概要
PMODA_D2 PMODA_IO2 A6 3.3V In/Out
PMODA_D3 PMODA_IO3 B7 3.3V In/Out
PMODA_D4 PMODA_IO4 D8 3.3V In/Out
PMODA_D5 PMODA_IO5 A4 3.3V In/Out
PMODA_D6 PMODA_IO6 A5 3.3V In/Out
PMODA_D7 PMODA_IO7 E9 3.3V In/Out
— VCC — 3.3V 電源— GND — — GND
表 4-20: Pomd Bのピン割り当て、回路図の信号名と機能
回路図の信号名 回路図の共有バス信号名 MAX 10 FPGAピン番号
I/O規格 概要
PMODB_D0 PMODB_IO0 E8 3.3V In/Out
PMODB_D1 PMODB_IO1 D5 3.3V In/Out
PMODB_D2 PMODB_IO2 B5 3.3V In/Out
PMODB_D3 PMODB_IO3 C4 3.3V In/Out
PMODB_D4 PMODB_IO4 A2 3.3V In/Out
PMODB_D5 PMODB_IO5 A3 3.3V In/Out
PMODB_D6 PMODB_IO6 B4 3.3V In/Out
PMODB_D7 PMODB_IO7 B3 3.3V In/Out
— VCC — 3.3V 電源— GND — — GND
USB - UART変換器このボードでは、USBベースの UARTブリッジ・チップ（FT232R）を使用して、NiosあるいはNios以外のシステムに対する基本的なソフトウェア・デバッグを目的とするホストへの通信を中継します。このチップはデータの送信と受信に TXDと RXDを使用します。ボード面積を縮小するために、ミニ Bプラグ・ソケットを使用しています。関連する I/Oの使用はバンク 4に実装されています。
表 4-21: USB-UARTのピン割り当て、回路図の信号名と機能
ボード・リファレンス（U11）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U11.2 UART_TX W18 2.5 V 送信非同期データ出力
UG-011692015.11.06 USB - UART変換器 4-23
ボード・コンポーネント Altera Corporation
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ボード・リファレンス（U11）
回路図の信号名 MAX 10 FPGAピン番号
I/O規格 概要
U11.30 UART_RX Y19 2.5 V 受信非同期データ入力
メモリこの項では開発ボードのメモリ・インタフェースのサポートと、FPGAに関係するそれらの信号名、タイプ、および接続性について説明します。
DDR3リビジョン B ボード注意: ボードのリビジョンは、ボードの裏面の下側にあるシリアル番号から確認できます。概要
の項でボード裏面の画像を参照してください。MAX 10 FPGAは、x16 DDR3 300 MHzインタフェースの最高速度でのサポートを、1 Gbit x16の使用によって提供します。さらに、MAX 10は誤り訂正コード（ECC）機能をサポートしています。注意: 10M50 F484デバイスに DDR3を実装する際に、リビジョン Bボードの F18、E19、F20、
および F21の DDR3アドレス信号がMAX 10外部メモリ・ガイドラインに違反します。アルテラは、MAX 10のガイドラインに沿ってボードをデザインし、Quartus IIソフトウェアを活用してピン位置がこれに適合しているかを検証することを推奨します。リビジョンBキットのデザインで DDR3のピン位置にエラーが生じた場合には、アルテラのサポートにお問い合わせください。
表 4-22: DDR3のピン割り当て、回路図の信号名と機能
ボード・リファレンス（U5 - U6）
回路図の 信号名 MAX 10 FPGAピン番号
I/O規格 概要
U5.N3 - U6.K3 DDR3_A0 V20 1.5V SSTL アドレス・バスU5.P7 - U6.L7 DDR3_A1 F20 1.5V SSTL アドレス・バス
上記の注を参照U5.P3 - U6.L3 DDR3_A2 F18 1.5V SSTL アドレス・バス
上記の注を参照U5.N2 - U6.K2 DDR3_A3 U20 1.5V SSTL アドレス・バスU5.P8 - U6.L8 DDR3_A4 F21 1.5V SSTL アドレス・バス
上記の注を参照U5.P2 - U6.L2 DDR3_A5 F19 1.5V SSTL アドレス・バスU5.R8 - U6.M8 DDR3_A6 E21 1.5V SSTL アドレス・バスU5.R2 -U6.M2 DDR3_A7 E19 1.5V SSTL アドレス・バス
上記の注を参照
4-24 メモリUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ボード・リファレンス（U5 - U6）
回路図の 信号名 MAX 10 FPGAピン番号
I/O規格 概要
U5.T8 - U6.N8 DDR3_A8 D22 1.5V SSTL アドレス・バスU5.R3 - U6.M3 DDR3_A9 E22 1.5V SSTL アドレス・バスU5.L7 - U6.H7 DDR3_A10 Y20 1.5V SSTL アドレス・バスU5.R7 - U6.M7 DDR3_A11 E20 1.5V SSTL アドレス・バスU5.N7 - U6.K7 DDR3_A12 J14 1.5V SSTL アドレス・バスU5.T3 - U6.N3 DDR3_A13 C22 1.5V SSTL アドレス・バスU5.M2 - U6.J2 DDR3_BA0 V22 1.5V SSTL バンク・アドレス・バスU5.N8 - U6.K8 DDR3_BA1 N18 1.5V SSTL バンク・アドレス・バスU5.M3 - U6.J3 DDR3_BA2 W22 1.5V SSTL バンク・アドレス・バスU5.K3 - U6.G3 DDR3_CASn U19 1.5V SSTL ロウ・アドレス・バスU5.K9 - U6.G9 DDR3_CKE W20 1.5V SSTL クロック・イネーブルU5.J7 - U6.F7 DDR3_CLK_P D18 差動 1.5V
SSTL差動出力クロック
U5.K7 - U6.G7 DDR3_CLK_N E18 差動 1.5VSSTL
差動出力クロック
U5.L2 - U6.H2 DDR3_CSn Y22 1.5V SSTL チップ選択U5.E7 DDR3_DM0 J15 1.5V SSTL 書き込みマスク・バイト・レーン 0U5.D3 DDR3_DM1 N19 1.5V SSTL 書き込みマスク・バイト・レーン 1U6.B7 DDR3_DM2 T18 1.5V SSTL 書き込みマスク・バイト・レーン 2U5.E3 DDR3_DQ0 J18 1.5V SSTL データ・バス・バイト・レーン 0U5.F7 DDR3_DQ1 K20 1.5V SSTL データ・バス・バイト・レーン 0U5.F2 DDR3_DQ2 H18 1.5V SSTL データ・バス・バイト・レーン 0U5.F8 DDR3_DQ3 K18 1.5V SSTL データ・バス・バイト・レーン 0U5.H3 DDR3_DQ4 H19 1.5V SSTL データ・バス・バイト・レーン 0U5.H8 DDR3_DQ5 J20 1.5V SSTL データ・バス・バイト・レーン 0U5.G2 DDR3_DQ6 H20 1.5V SSTL データ・バス・バイト・レーン 0U5.H7 DDR3_DQ7 K19 1.5V SSTL データ・バス・バイト・レーン 0U5.D7 DDR3_DQ8 L20 1.5V SSTL データ・バス・バイト・レーン 1U5.C3 DDR3_DQ9 M18 1.5V SSTL データ・バス・バイト・レーン 1U5.C8 DDR3_DQ10 M20 1.5V SSTL データ・バス・バイト・レーン 1U5.C2 DDR3_DQ11 M14 1.5V SSTL データ・バス・バイト・レーン 1U5.A7 DDR3_DQ12 L18 1.5V SSTL データ・バス・バイト・レーン 1U5.A2 DDR3_DQ13 M15 1.5V SSTL データ・バス・バイト・レーン 1
UG-011692015.11.06 DDR3リビジョン B ボード 4-25
ボード・コンポーネント Altera Corporation
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ボード・リファレンス（U5 - U6）
回路図の 信号名 MAX 10 FPGAピン番号
I/O規格 概要
U5.B8 DDR3_DQ14 L19 1.5V SSTL データ・バス・バイト・レーン 1U5.A3 DDR3_DQ15 N20 1.5V SSTL データ・バス・バイト・レーン 1U6.B3 DDR3_DQ16 R14 1.5V SSTL データ・バス・バイト・レーン 2U6.C7 DDR3_DQ17 P19 1.5V SSTL データ・バス・バイト・レーン 2U6.C2 DDR3_DQ18 P14 1.5V SSTL データ・バス・バイト・レーン 2U6.C8 DDR3_DQ19 R20 1.5V SSTL データ・バス・バイト・レーン 2U6.E3 DDR3_DQ20 R15 1.5V SSTL データ・バス・バイト・レーン 2U6.E8 DDR3_DQ21 T19 1.5V SSTL データ・バス・バイト・レーン 2U6.D2 DDR3_DQ22 P15 1.5V SSTL データ・バス・バイト・レーン 2U6.E7 DDR3_DQ23 P20 1.5V SSTL データ・バス・バイト・レーン 2U5.F3 DDR3_DQS_P0 K14 差動 1.5V
SSTLデータ・ストローブ Pバイト・レーン 0
U5.G3 DDR3_DQS_N0 K15 差動 1.5VSSTL
データ・ストローブ Nバイト・レーン 0
U5.C7 DDR3_DQS_P1 L14 差動 1.5VSSTL
データ・ストローブ Pバイト・レーン 1
U5.B7 DDR3_DQS_N1 L15 差動 1.5VSSTL
データ・ストローブ Nバイト・レーン 1
U6.C3 DDR3_DQS_P2 R18 差動 1.5VSSTL
データ・ストローブ Pバイト・レーン 2
U6.D3 DDR3_DQS_N2 P18 差動 1.5VSSTL
データ・ストローブ Nバイト・レーン 2
U5.K1 - U6.G1 DDR3_ODT W19 1.5V SSTL On Die TerminationイネーブルU5.J3 - U6.F3 DDR3_RASn V18 1.5V SSTL ロウ・アドレス選択U5.T2 - U6.N2 DDR3_RESETn B22 1.5V SSTL リセットU5.L3 - U6.H3 DDR3_WEn Y21 1.5V SSTL 書き込みイネーブルU5.L8 DDR3_ZQ1 — 1.5V SSTL ZQインピーダンス・キャリブレー
ションU6.H8 DDR3_ZQ2 — 1.5V SSTL ZQインピーダンス・キャリブレー
ション
関連情報1-3ページの 概要
DDR3リビジョン Cボード注意: ボードのリビジョンは、ボードの裏面の下側にあるシリアル番号から確認できます。
4-26 DDR3リビジョン CボードUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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MAX 10 FPGAは、x16 DDR3 300 MHzインタフェースの最高速度でのサポートを、1 Gbit x16の使用によって提供します。さらに、MAX 10は誤り訂正コード（ECC）機能をサポートしています。
表 4-23: DDR3のピン割り当て、回路図の信号名と機能
ボード・リファレンス（U5 - U6）
回路図の 信号名 MAX 10 FPGAピン番号
I/O規格 概要
U5.N3 - U6.K3 DDR3_A0 V20 1.5V SSTL アドレス・バスU5.P7 - U6.L7 DDR3_A1 D19 1.5V SSTL アドレス・バスU5.P3 - U6.L3 DDR3_A2 A21 1.5V SSTL アドレス・バスU5.N2 - U6.K2 DDR3_A3 U20 1.5V SSTL アドレス・バスU5.P8 - U6.L8 DDR3_A4 C20 1.5V SSTL アドレス・バスU5.P2 - U6.L2 DDR3_A5 F19 1.5V SSTL アドレス・バスU5.R8 - U6.M8 DDR3_A6 E21 1.5V SSTL アドレス・バスU5.R2 - U6.M2 DDR3_A7 B20 1.5V SSTL アドレス・バスU5.T8 - U6.N8 DDR3_A8 D22 1.5V SSTL アドレス・バスU5.R3 - U6.M3 DDR3_A9 E22 1.5V SSTL アドレス・バスU5.L7 - U6.H7 DDR3_A10 Y20 1.5V SSTL アドレス・バスU5.R7 - U6.M7 DDR3_A11 E20 1.5V SSTL アドレス・バスU5.N7 - U6.K7 DDR3_A12 J14 1.5V SSTL アドレス・バスU5.T3 - U6.N3 DDR3_A13 C22 1.5V SSTL アドレス・バスU5.M2 - U6.J2 DDR3_BA0 V22 1.5V SSTL バンク・アドレス・バスU5.N8 - U6.K8 DDR3_BA1 N18 1.5V SSTL バンク・アドレス・バスU5.M3 - U6.J3 DDR3_BA2 W22 1.5V SSTL バンク・アドレス・バスU5.K3 - U6.G3 DDR3_CASn U19 1.5V SSTL ロウ・アドレス・バスU5.K9 - U6.G9 DDR3_CKE W20 1.5V SSTL クロック・イネーブルU5.J7 - U6.F7 DDR3_CLK_P D18 差動 1.5V
SSTL差動出力クロック
U5.K7 - U6.G7 DDR3_CLK_N E18 差動 1.5VSSTL
差動出力クロック
U5.L2 - U6.H2 DDR3_CSn Y22 1.5V SSTL チップ選択U5.E7 DDR3_DM0 J15 1.5V SSTL 書き込みマスク・バイト・レーン 0U5.D3 DDR3_DM1 N19 1.5V SSTL 書き込みマスク・バイト・レーン 1U6.B7 DDR3_DM2 T18 1.5V SSTL 書き込みマスク・バイト・レーン 2U5.E3 DDR3_DQ0 J18 1.5V SSTL データ・バス・バイト・レーン 0U5.F7 DDR3_DQ1 K20 1.5V SSTL データ・バス・バイト・レーン 0
UG-011692015.11.06 DDR3リビジョン Cボード 4-27
ボード・コンポーネント Altera Corporation
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ボード・リファレンス（U5 - U6）
回路図の 信号名 MAX 10 FPGAピン番号
I/O規格 概要
U5.F2 DDR3_DQ2 H18 1.5V SSTL データ・バス・バイト・レーン 0U5.F8 DDR3_DQ3 K18 1.5V SSTL データ・バス・バイト・レーン 0U5.H3 DDR3_DQ4 H19 1.5V SSTL データ・バス・バイト・レーン 0U5.H8 DDR3_DQ5 J20 1.5V SSTL データ・バス・バイト・レーン 0U5.G2 DDR3_DQ6 H20 1.5V SSTL データ・バス・バイト・レーン 0U5.H7 DDR3_DQ7 K19 1.5V SSTL データ・バス・バイト・レーン 0U5.D7 DDR3_DQ8 L20 1.5V SSTL データ・バス・バイト・レーン 1U5.C3 DDR3_DQ9 M18 1.5V SSTL データ・バス・バイト・レーン 1U5.C8 DDR3_DQ10 M20 1.5V SSTL データ・バス・バイト・レーン 1U5.C2 DDR3_DQ11 M14 1.5V SSTL データ・バス・バイト・レーン 1U5.A7 DDR3_DQ12 L18 1.5V SSTL データ・バス・バイト・レーン 1U5.A2 DDR3_DQ13 M15 1.5V SSTL データ・バス・バイト・レーン 1U5.B8 DDR3_DQ14 L19 1.5V SSTL データ・バス・バイト・レーン 1U5.A3 DDR3_DQ15 N20 1.5V SSTL データ・バス・バイト・レーン 1U6.B3 DDR3_DQ16 R14 1.5V SSTL データ・バス・バイト・レーン 2U6.C7 DDR3_DQ17 P19 1.5V SSTL データ・バス・バイト・レーン 2U6.C2 DDR3_DQ18 P14 1.5V SSTL データ・バス・バイト・レーン 2U6.C8 DDR3_DQ19 R20 1.5V SSTL データ・バス・バイト・レーン 2U6.E3 DDR3_DQ20 R15 1.5V SSTL データ・バス・バイト・レーン 2U6.E8 DDR3_DQ21 T19 1.5V SSTL データ・バス・バイト・レーン 2U6.D2 DDR3_DQ22 P15 1.5V SSTL データ・バス・バイト・レーン 2U6.E7 DDR3_DQ23 P20 1.5V SSTL データ・バス・バイト・レーン 2U5.F3 DDR3_DQS_P0 K14 差動 1.5V
SSTLデータ・ストローブ Pバイト・レーン 0
U5.G3 DDR3_DQS_N0 K15 差動 1.5VSSTL
データ・ストローブ Nバイト・レーン 0
U5.C7 DDR3_DQS_P1 L14 差動 1.5VSSTL
データ・ストローブ Pバイト・レーン 1
U5.B7 DDR3_DQS_N1 L15 差動 1.5VSSTL
データ・ストローブ Nバイト・レーン 1
U6.C3 DDR3_DQS_P2 R18 差動 1.5VSSTL
データ・ストローブ Pバイト・レーン 2
U6.D3 DDR3_DQS_N2 P18 差動 1.5VSSTL
データ・ストローブ Nバイト・レーン 2
4-28 DDR3リビジョン CボードUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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ボード・リファレンス（U5 - U6）
回路図の 信号名 MAX 10 FPGAピン番号
I/O規格 概要
U5.K1 - U6.G1 DDR3_ODT W19 1.5V SSTL On Die TerminationイネーブルU5.J3 - U6.F3 DDR3_RASn V18 1.5V SSTL ロウ・アドレス選択U5.T2 - U6.N2 DDR3_RESETn B22 1.5V SSTL リセットU5.L3 - U6.H3 DDR3_WEn Y21 1.5V SSTL 書き込みイネーブルU5.L8 DDR3_ZQ1 — 1.5V SSTL ZQインピーダンス・キャリブレー
ションU6.H8 DDR3_ZQ2 — 1.5V SSTL ZQインピーダンス・キャリブレー
ション
フラッシュMAX 10 FPGA開発キットは、512 Mb（メガ・ビット）の QSPIフラッシュ・メモリを備えています。アルテラ Generic QUAD SPIコントローラ・コアは、ボード・テスト・システム（BTS）インストーラのリファレンス・デザインで QSPIフラッシュの消去、読み出し、書き込みを行います。QSPIフラッシュのプログラミングにパラレル・フラッシュ・ローダ（PFL）を使用する場合には、デバイスをコンフィギュレーションするために.pof（Programmer Object file）を生成する必要があります。.pofファイルを生成するには、以下のステップを実行します。1. 以下の設定を含む、バイト・オーダーの Quartus.iniファイルを作成します。
PGMIO_SWAP_HEX_BYTE_DATA=ON
2. .iniファイルをプロジェクトのルート・ディレクトリにコピーし、Quartusでプロジェクトを開きます。
3. Convert Programming Filesツールを開き、.pofファイルを生成します。表 4-24: 512 Mb QSPIフラッシュのデフォルト・メモリ・マップ
ブロック概要 サイズ（KB） アドレス・レンジ
ボード・テスト・システム・スクラッチ 512 0x03F8.0000 – 0x03FF.FFFF
ユーザー・ソフトウェア 56640 0x0083.0000 – 0x03F7.FFFF
ファクトリ・ソフトウェア 4096 0x0043.0000 – 0x0082.FFFF
Zip（html、ウェブ・コンテンツ） 4096 0x0003.0000 – 0x0042.FFFF
ボード情報 64 0x0002.0000 – 0x0002.FFFF
イーサネット・オプション・ビット 64 0x0001.0000 – 0x0001.FFFF
ユーザー・デザイン・リセット・ベクタ 64 0x0000.0000 – 0x0000.FFFF
UG-011692015.11.06 フラッシュ 4-29
ボード・コンポーネント Altera Corporation
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表 4-25: フラッシュのピン割り当て、回路図の信号名と機能
ボード・リファレンス（U7）
回路図の信号名 MAX 10 FPGAピン番号 I/O規格 概要
U7.7 QSPI_CSn C2 3.3V チップ選択U7.16 QSPI_CLK B2 3.3V クロックU7.3 QSPI_RESETN W12 (MAX II) 3.3V リセットU7.15 QSPI_IO0 C6 3.3V アドレス・バスU7.8 QSPI_IO1 C3 3.3V アドレス・バスU7.9 QSPI_IO2 C5 3.3V アドレス・バスU7.1 QSPI_IO3 B1 3.3V アドレス・バス
4-30 フラッシュUG-01169
2015.11.06
Altera Corporation ボード・コンポーネント
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電源分配システムこの項では MAX 10 FPGA開発ボードの電力ツリーを示します。レギュレータでの損失および分岐による電流への反映が示されており、これが保守的な絶対最大レベルです。
図 4-4: 電源分配システム
DC INPUT12V 2A
EN 2342 QI4A
EN 6337 QI3A
12V @ 1000mA
5.0V @ 155mA
EN 6337 QI3A
12V_HSMC @ 1000mA
3.3V @ 2698mA
2.5V @ 1102mA2.5V_88E1111 @ 766mA2.5V_FT232R @ 15mA2.5V_VCCINT_MAXII @ 80mA2.5V_VCCIO_MAX10 @ 241mA
EP 5358 HUI0.6A
5V_HDMI @ 55mA5V_FT232 @ 100mA
2.5V_VCCA @ 55mA
1.8V @ 53mA
1.2V @ 1769mA1.2V_88E1111 @ 607mA
2.5V_VCCADC
1.2V_VCC @ 1128mA
1.5V @ 426mA
1.2V_VCCADC
1.2V_VCCD @ 34mA
200 mm
75 mm
75 mm
14 mm
1
2
3
Power sequence
EN 6337 QI3A
EP 5358 HUI0.6A
14 mm
2.5V @ 55mA
75 mm
EP 5358 LUI0.6A
14 mm
UG-011692015.11.06 電源分配システム 4-31
ボード・コンポーネント Altera Corporation
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追加情報 A2015.11.06
UG-01169 更新情報 フィードバック
ボードおよびユーザー・ガイドの改訂履歴表 A-1: MAX 10 FPGA開発キット・ユーザー・ガイド改訂履歴
日付 バージョン 変更内容
2015年 11月 2015.11.06 • 「USB - UART変換器」の項を更新• 「汎用ユーザー入出力」の項に注意を追加
2015年 6月 2015.06.26 • 「DDR3リビジョン Bボード」の項を更新
2015年 5月 2015.05.21 • リビジョン Bおよび Cボードに QSPIの内容を追加
• リビジョン Bおよび Cボードの PMODピン信号名 2つを修正
• リビジョン Cボードのみ DDR3向けMAX 10ピン 4つを修正
• リビジョン Cボードのみ SW2のスイッチ / 信号名 2つを修正
• スイッチおよびジャンパの設定の項を更新し VTAPについての説明を追加
March 2015 2015.03.31 初版
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ISO9001:2008登録済
www.altera.com101 Innovation Drive, San Jose, CA 95134
コンプライアンスと適合に関して
CE EMI適合への注意このボードは 2004/108/EC指令により義務付けられている関連規格に適合しています。プログラマブル・ロジック・デバイスの性質により、ユーザーは、この機器に対して定められた限度を超えた電磁妨害（EMI）を引き起こすかたちにキットを修正することが可能です。提供された機器への修正の結果として生じた EMIはユーザーの責任となります。
A-2 コンプライアンスと適合に関してUG-01169
2015.11.06
Altera Corporation 追加情報
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