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PUC-Rio
Memórias: ROM, RAM, DRAM
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PUC-RioClassificação de Memórias Semicondutoras
• Volatilidade– Volátil e Não Volátil
• Acesso– Leitura e Escrita ou Somente Leitura
• Tipo– RAM Random Access Memory (static)– DRAM Dynamic RAM– ROM Read Only Memory– PROM User-Programmable ROM– EPROM Erasable PROM– E2PROM Electrically EPROM– FLASH Flash E2PROM
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PUC-RioClassificação de MemóriasSemicondutoras
• Tecnologia– Bipolar Transistores Bipolares (npn, pnp)– CMOS Complementary Metal Oxide Silicon
• Estrutura de Acesso– Aleatório– Disciplinado (pilha, fila, etc)
• Endereçamento– bit, byte, bloco
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PUC-Rio
Características Importantes• Capacidade: mega bits, bytes
– Ex: 1024 bits• Organização: M palavras de N bits
– Ex: 1024x1 , 256x4 bits• Tempo de Acesso: nano segs• Consumo/Dissipação: m amp• Densidade de Integração: área do chip, # gates
Capacidade Velocidade Consumo DensidadeBipolar baixa alta alto baixaCMOS alta média/alta baixo alta
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PUC-Rio
Estrutura Básica de Chips de Memória
Memória
Sinais de Endereço
Dados
Sinais de Controle
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PUC-Rio
ROM - Read Only Memory• Pré-gravadas: modo permanente ou semi-permanente• Não volátil• n sinais de endereço; 2n palavras de b bits
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PUC-Rio
Porque memória “ROM”?• Armazenamento de Programas
– Boot ROM de computadores pessoais– Programas residentes em equipamentos, jogos, etc.
• ROM é um circuito combinacional: truth-lookup table– pode executar qualquer função combinacional lógica– Endereço = entradas da função– Saídas = saídas da função
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PUC-Rio
Estrutura Interna da ROM
Decodificador Codificador
A0
An-1
2n b bitsendereço dados
• ROM = decodificador + codificador
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PUC-Rio
ROM implementando:
Decodificador 2-to-4 c/ controle de polaridade
da saída
decodificador codificador
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PUC-Rio
Multiplicador4x4
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PUC-Rio
Estruturainterna
da ROM
PDP-11 boot ROM(64 words, 1024 diodes)
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PUC-RioDecodificação em duas dimensões
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PUC-Rio
32Kx8 ROM
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PUC-Rio
ROMs modernas• 256K bytes, 1M byte, ou maior• Usa transistores MOS como chaves
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PUC-RioTipos de ROM• ROM Read Only Memory
– programada na fábrica através da metalização nos pontos de interconexão dos diodos
• PROM User-Programmable ROM– programada pelo usuário (alta corrente) através da
queima de fusível (desliga diodo); não permite alterações • EPROM Erasable PROM
– programada eletronicamente; exposição a luz ultra violeta apaga o conteúdo
• E2PROM Electrically EPROM– apagada e escrita eletronicamente, byte a byte
• FLASH Flash E2PROM– apagada eletronicamente todo o conteúdo de uma vez
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PUC-Rio
Comparação entre ROMs comerciais
Table 10-5 Commercial ROM types.
Type TechnologyRead cycle Write cycle Comments
Mask ROM NMOS, CMOS 10–200 ns 4 weeks Write once; low power
Mask ROM Bipolar < 100 ns 4 weeks Write once; high power; low density
PROM Bipolar < 100 ns 10–50 µs/byte Write once; high power; no mask charge
EPROM NMOS, CMOS 25–200 ns 10–50 µs/byte Reusable; low power; no mask charge
EEPROM NMOS 50–200 ns 10–50 µs/byte 10,000–100,000 writes/location limit
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PUC-Rio
EPROM• possui floating gate MOS transistor em cada bit;• floating gate é não conectado e está cercado de
material de altíssima impedância;• alta voltagem aplicada aos bits que devem ser 0,
rompe isolante e armazena carga negativa no floating gate;
• carga negativa previne que o transistor MOS conduza nas operações de leitura;
• carga pode permanecer por 10 anos ou removida por 15-20 minutos de luz ultra violeta (bit=1);
• chip possui janela de vidro para exposição à luz;
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PUC-Rio
Estrutura da EPROM
floating gate é não conectado e está cercado de material de altíssima impedância
carga negativa previne que o transistor MOS conduza nas operações de leitura
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PUC-Rio
EPROMs Comerciais - Chips 28 pinos
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PUC-Rio
EEPROMs, Flash PROMs
• Semelhante a EPROM porém, bits podem ser apagadoseletronicamente: VPP = 12 V
• Floating-gate MOS transistors possuem camada fina de isolante que permite eliminar a carga através de tensão de polaridade oposta;
• Pode ser reprogramada 10000 vezes;• Escrita demora muita mais que leitura: milliseconds vs. 10’s
of nanosegundos;• Apagar
– Byte-byte– Chip inteiro (“flash”)
• FLASH PROM pode ser apagada de uma só vez, aproximando-se de um “RAM” não volátil.
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PUC-Rio
ROM: Sinais
de Control e E/S
ChipChip SelectSelect
Output Output EnableEnable
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PUC-RioEPROM em Microprocessadores
128Kx8 localizada no extremo A19=A18=A17=1
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PUC-Rio
Espaço de Endereçamento• Corresponde à capacidade de endereçamento
(direto ou indireto) de um processador.• Representado pelos sinais de endereço: Ai
An-1 .... A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 .... A00 .... 0 0 0 0 0 0 0 0 0 0 0 0 00 .... 0 0 0 0 0 0 0 0 0 0 ... ... ...0 .... 0 0 0 0 0 0 0 0 0 0 1 1 1 1K0 .... 0 0 0 0 0 0 0 0 0 1 2K0 .... 0 0 0 0 0 0 0 0 1 0 3K0 .... 0 0 0 0 0 0 0 0 1 1 4K0 .... 0 0 0 0 0 0 0 1 8K0 .... 0 0 0 0 0 0 1 16K0 .... 0 0 0 0 0 1 32K0 .... 0 0 0 0 1 64K0 .... 0 0 0 1 128K0 .... 0 0 1 256K0 .... 0 1 512K0 .... 1 1M1 2n-1
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PUC-Rio
Operação da EPROM
CE_L OE_L/VPP VCC OUTPUTRead 0 0 5v DoutOutput Disable 0 1 5v ZStandby (35 ma) 1 X 5v ZProgram 0 VPP 5v Din
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PUC-Rio
ROM - Diagramas de Tempo• Leitura
• tAA - access time from address• tACS - access time from chip select• tOE - output-enable time• tOZ - output-disable time• tOH - output-hold time
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PUC-RioDefinição do Tempos• tAA - access time from address
– delay entre endereços estáveis e saídas válidas• tACS - access time from chip select
– delay entre CS e saídas válidas• tOE - output-enable time
– delay entre OE e CS ativados, até 3-states de saída sairemde alta impedância
• tOZ - output-disable time– delay entre OE e CS desativados, até 3-states de saída
entrarem em alta impedância• tOH - output-hold time
– delay no qual as saídas continuam válidas após mudar endereço ou após desativar CS e OE
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PUC-Rio
Projeto• Projete um circuito para a geração e
visualização em matrizes 8x8 LEDs dos caracteres de A a D, utilizando ROM (32x8). – Neste esquema cada caracter é representado por n
posições consecutivas da ROM: bit=1 significa pixelaceso.
– O circuito deve exibir a cada instante um caracterindicado pelo seu código.
– As saídas da ROM devem acionar uma linha da matriz de LEDs a cada ciclo de varredura.
– Sugestão: código = end. alto; contador(8)= end. baixo
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PUC-Rio
RAM-Memória de Leitura/Escrita• “RAM” (Random Access Memory)• Volatilidade
– RAMs perdem seu conteúdo quando alimentação é removida
– NVRAM = RAM + bateria• SRAM (Static RAM)
– Memória comporta-se como latches ou flip-flops• DRAM (Dynamic Memory)
– Conteúdo da memória mantem-se por apenasalguns milisegundos
– É preciso “refrescar” posições através de leitura ou escrita
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PUC-Rio
SRAM
ChipChip SelectSelectOutput Output EnableEnableWrite EnableWrite Enable((readread//writewrite_L)_L)
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PUC-RioOperação da SRAM
• Células de bits são latches tipo D, nãoflip-flops edge-triggered tipo D.– poucos transistores por célula.
• Implicações para operações de escrita:– Endereços devem estar estáveis antes de escrever.– Dado deve estar estável antes do final da escrita.
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PUC-Rio
SRAM:Estrutura Interna
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PUC-Rio
SRAM: Linhas de controle
• Chip select• Output enable• Write enable
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PUC-Rio
SRAM - Leitura• Similar a ROM
• tAA - access time from address• tACS - access time from chip select• tOE - output-enable time• tOZ - output-disable time• tOH - output-hold time
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PUC-Rio
SRAM - Escrita
• Endereço deve estar estável antes e depois do acionamento de write-enable.
• Dado é armazenado na subida de (WE & CS).
• tAS - address setup time before write• tAH - address hold time after write• tCSW - chip select setup before end of write• tWP - write pulse width• tDS - data setup time before end of write• tDH - data hold time after end of write
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PUC-Rio
Definição do Tempos• tAS - address setup time before write
– endereço deve estar estável antes de CS e WE senão posições imprevisíveis podem ser alteradas
• tAH - address hold time after write• tCSW - chip select setup before end of write• tWP - write pulse width
– tempo durante o qual WE deve estar acionado para o armazenamento confiável do dado na célula
• tDS - data setup time before end of write• tDH - data hold time after end of write
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PUC-Rio
Dados bidirecionais
• Usa os mesmos sinais para leitura e escritas– mais comum em RAM de vários bits– compatível para uso com barramentos bidirecionais
de microprocessadores
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PUC-RioChips SRAM• Similar aos chips ROM
8kx8 32kx8, 28-pin DIPs 128kx8 512kx8 32-pin DIPs
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PUC-Rio
21141024 x 4 bit Static RAM
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PUC-RioDiagrama de Tempo
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PUC-Rio
Diagrama de Tempo
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PUC-Rio
Exemplo• Projete um banco de memória estática (chips +
decodificação de endereço) contendo 16K x 8 bits, usando os chips:– 1o. caso: 2114 (1024 x 4 bits)– 2o. caso: 2147 (4096 x 1 bit)
• Capacidade total da placa = 128K bits• Número de chips necessários:
– 1o. Caso = 32– 2o. Caso = 32
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PUC-Rio
Solução 1o. Caso (16K 16)
R/W
A12A13
A11A10
74LS154
E1E0
A3A2A1A0
1514131211109876543210
U7
RAM1K
A9A8A7A6A5A4A3A2A1A0
IO7IO6IO5IO4IO3IO2IO1IO0
CSWE
U6RAM1K
A9A8A7A6A5A4A3A2A1A0
IO7IO6IO5IO4IO3IO2IO1IO0
CSWE
U5
RAM1K
A9A8A7A6A5A4A3A2A1A0
IO7IO6IO5IO4IO3IO2IO1IO0
CSWE
U4RAM1K
A9A8A7A6A5A4A3A2A1A0
IO7IO6IO5IO4IO3IO2IO1IO0
CSWE
U3
RAM1K
A9A8A7A6A5A4A3A2A1A0
IO7IO6IO5IO4IO3IO2IO1IO0
CSWE
U2RAM1K
A9A8A7A6A5A4A3A2A1A0
IO7IO6IO5IO4IO3IO2IO1IO0
CSWE
U1
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PUC-Rio
Projeto• Projete uma placa de memória RAM estática
de 32K x 9bits - 8 bits de dados e 1 bit de paridade, usando os CIs 2114 e 2147.
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PUC-Rio
DRAM (Dynamic RAMs)• SRAMs tipicamente usam 6 transistores por célula
de um bit.• DRAMs usam apenas um transistor por bit: mais
memória por área de silício• conteúdo 1/0 equivale à carga/descarga do
capacitor do gate capacitor
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PUC-Rio
DRAM - Operação
S3
S2S1
+
-
VrefAmpl Comparador
RfugaCgate
IN OUT
Operação S1 S2 S3Write close open openRead close close closeRefresh close close close
Circuito comum a cada coluna da matriz
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PUC-Rio
DRAM - Leitura
– Pré-carga de bit line até VDD/2.– Faz word_line = HIGH.– Detecta se há passagem de corrente de/para a célula.– Conteúdo da célula é destruído na leitura.– Bit deve ser re-escrito de volta.
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PUC-Rio
DRAM - Escrita
– Faz word line = HIGH.– Faz bit line = LOW ou HIGH para armazenar 0 ou 1.– Faz word line = LOW.– A carga armazenada para nível 1 vai eventualmente
vazar.
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PUC-Rio
DRAM - Fuga de Carga
• DRAM típica requer que cada célula sejarefrescada uma vez a cada 4 a 64 ms.
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PUC-Rio
RAS/CAS• Row Address Strobe, Column Address Strobe
• n sinais de endereço são fornecidos ao chip de DRAM em 2 passos, usando n/2 pinos apenas:– 1o. Passo: endereço de linha na descida de RAS_L– 2o. Passo: endereço de coluna na descida de CAS_L
• Método tradicional de operação de DRAM por 20 anos.
• CAS faz papel de chip select
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PUC-RioDRAM-Organização Interna
64K x 1DRAM
C C C C C Circuito das colunas
Refresh das células da mesma linha
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PUC-Rio
Refresh• Células são organizadas em vetores:
– seleção de uma linha, efetua o refresh de todas os bits da linha
• Exemplo: 2116 16Kx1bit DRAM– 128 linhas x 128 colunas– Trefresh = 2 ms; Taccess = 500 ns– requer 128 ciclos de refresh de duração de 500 ns– 1 ciclo de refresh a cada 2/128 = 15,6 µs– durante refresh processador fica em WAIT
t t + Tref
15,6 µs 15,6 µs
1o. ciclo
2o. ciclo
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PUC-Rio
DRAM - Leitura
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PUC-Rio
DRAM - refresh
54
PUC-Rio
DRAM - Escrita
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Símbolos Lógicos de DRAMs
RAS
CAS
WE
OE3
15
4
3
15
4
5
4256
DOUT
A0
A1
A2
14
14
7
6
12
11
10
13
9
A3
A4
A5
A6
A7
A81
DIN2
RAS
CAS
WE
5
4164
DOUT
A0
A1
A2
7
6
12
11
10
13
9
A3
A4
A5
A6
A7
DIN2
RAS
CAS
WE
3
15
13
4464
DIO2
DIO1
DIO3
DIO4
A0
A1
A2
17
2
12
11
14
8
7
6
10
5
1
A3
A4
A5
A6
A7
16
4
64K × 4
2
18
7
44256
DIO2
DIO1
DIO3
DIO4
A0
A1
A2
19
1
8
9
6
11
12
13
14
17
4
15
A3
A4
A5
A6
A7
A8
3
16
CAS
WE
OE
RAS
256K × 4256K × 1
2
16
3
5
41000
DOUT
A0
A1
A2
17
6
7
8
10
11
12
13
A3
A4
A5
A6
A7
A814
DIN
A915
1
RAS
CAS
WE
1M × 164K × 1
Copyright © 2000 by Prentice Hall, Inc.Digital Design Principles and Practices, 3/e
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Controle de Refresh• Circuito que acessa memória exclusivamente para
garantir o refresh de todas as posições dentro do limite de tempo (Tref).
• Componentes:– contador de endereços de refresh: ÷ #linhas– gerador dos pedidos de refresh (acesso à memória):
período = Tref/#linhas– gerador de RAS– multiplex de sinais de endereços: n/2 mux 2-to-1– árbitro para controle do acesso à memória: micro ou
refresh; micro entra em WAIT se ciclo de refresh
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Controle de Refresh
Micro MuxMux
Árbitro
Ai
DRAMdata
RASCASWE
Gerador de refreshrequest
Contador de Refresh
RAS CAS WE
Geradormemory request
wait/ready
refresh request
iniciaciclo
fim de ciclo
endereço de coluna
endereço de linha
endereço de refresh
memory/refresh
CAS
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PUC-RioOutros tipos de Ciclos• CAS-before-RAS
– se CAS é acionado antes de RAS, chip refresca linha selecionada por um contador interno e incrementa contador; simplifica projeto; elimina contador de refreshexterno.
• read-modify-write– leitura seguida de escrita da mesma posição
• page-mode-read– permite que uma linha inteira (page) seja lida mantendo-
se RAS low e pulsando-se CAS; acesso mais rápido a dados que estão próximos
• page-mode-write– escrita, similar a page-mode-read
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PUC-RioOutros tipos de Ciclos• static-column-mode read
– similar a page mode; end. de coluna não é armazenado na DRAM; assim, outro bit da mesma coluna pode ser lido, mudando-se o end. de coluna sem pulsar CAS.
• static-column-mode write– escrita, similar a static-column-mode read; é necessário
negar CAS ou WE na mudança de endereço.• nibble-mode read
– similar a page-mode; o chip de DRAM gera uma sequência de endereços a partir do endereço fornecido no início do ciclo RAS-CAS; a sequência é repetida após 4 pulsos de CAS.
• nibble-mode write– idem, write
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Outros Tipos de DRAM• EDRAM: Enhanced DRAM• CDRAM: cache-DRAM• SDRAM: Synchronous DRAM• RDRAM: Rambus DRAM