pcm1753 pcm1754 pcm1755 - アナログ, 半導体,...

SLES195

特　長分解能：24ビット

アナログ特性（VCC＝5V）：

ダイナミックレンジ：106dB（標準値）

SN比：106dB（標準値）

THD+N：0.002%（標準値）

フルスケール出力：4Vp-p（標準値）

4倍/8倍オーバー･サンプリング･デジタル･フィルタ：

阻止帯域減衰量：－50dB

通過帯域リップル：±0.04dB

サンプリング周波数：5kHz～200kHz

システム･クロック：128fS, 192fS, 256fS, 384fS, 512fS, 768fS, 1152fS自動検出

ソフトウエアコントロール（PCM1753, PCM1755）:

16/18/20/24ビット･オーディオ･データ選択可

フォーマット：スタンダード、I2S、前詰め

デジタル･アッテネーション：0dB～－63dB、0.5dBステップ

デジタル･ディエンファシス

デジタル･フィルタ･ロールオフ：シャープまたはスロー

ソフトミュート

ゼロフラグ（各出力）

オープン･ドレイン出力ゼロフラグ（PCM1755）

ハードウエアコントロール（PCM1754）:

I2Sおよび16ビット･ワード、スタンダード

44.1kHzデジタル･ディエンファシス

ソフトミュート

L-、R-チャネル共通出力用ゼロフラグ

電源：5-V単一供給

パッケージ：16ピンSSOP、鉛フリー製品

アプリケーションオーディオ･ビデオ・レシーバー

DVDムービー･プレーヤ

ハイエンドPC用DVDアドオンカード

DVDオーディオ･プレーヤ

ハードディスク内蔵テレビ

カー･オーディオ

その他の24ビット信号を使用するシステム

説明PCM1753/54/55は、16ピンSSOPパッケージにステレオD/Aコンバータとサポート機能を内蔵したCMOSモノリシック集積回路です。このデータ･コンバータにはTIのエンハンスド･マルチレベル･デルタ-シグマ・アーキテクチャが使用されており、4次ノイズ･シェーピングおよび8レベルの量子化分解能によって、優れたダイナミック特性を実現し、クロック･ジッタの影響を改善しています。PCM1753/54/55業界標準のオーディオ･データ･フォーマットによる16ビットから24ビットのデータに対応し、オーディオDSPおよびデコーダ･チップとの接続を容易にしています。サンプリング･レートは最高200kHzがサポートされています。レジスタ書き込み機能をサポートしている3線シリアル･コントロールポートを通して、ユーザー自身で内蔵する全機能をプログラムできます。PCM1753/55のピン配列はピン5を除いて、PCM1748、PCM1742、PCM1741と互換性があります。

24ビット、192kHzサンプリング、エンハンスド･マルチレベル･デルタ-シグマ　オーディオDAコンバータ

PCM1753PCM1754PCM1755

参　考　資　料

この資料は、Texas Instruments Incorporated（TI）が英文で記述した資料を、皆様のご理解の一助として頂くために日本テキサス･インスツルメンツ（日本TI）が英文から和文へ翻訳して作成したものです。資料によっては正規英語版資料の更新に対応していないものがあります。日本TIによる和文資料は、あくまでもTI正規英語版をご理解頂くための補助的参考資料としてご使用下さい。製品のご検討およびご採用にあたりましては必ず正規英語版の最新資料をご確認下さい。TIおよび日本TIは、正規英語版にて更新の情報を提供しているにもかかわらず、更新以前の情報に基づいて発生した問題や障害等につきましては如何なる責任も負いません。

http://focus.ti.com/lit/ds/symlink/pcm1753.pdf

PCM1754DBQ 16ピンSSOP 16DBQ －40～85 PCM1754PCM1754DBQ

PCM1754DBQR

チューブ

テープリール


PCM1755DBQR

チューブ

テープリール

製品

2

静電気放電対策静電気放電はわずかな性能の低下から完全なデバイス

の故障に至るまで、様々な損傷を与えます。すべての集積回路は、適切なESD保護方法を用いて、取扱いと保存を行うようにして下さい。高精度の集積回路は、損傷に対して敏感であり、極めてわずかなパラメータの変化により、デバイスに規定された仕様に適合しなくなる場合があります。

パッケージ情報/ご発注の手引き

供給電圧：VCC ............................................................................................................. －0.3V～6.5Vグランド電圧差：AGND, DGND ................................................................. ±0.1V入力電圧： ........................................................................................ －0.3V～6.5V入力電流（電源を除く各ピン）：............................................................... ±10mA周囲温度（バイアスあり）：........................................................... －40～125保存温度：...................................................................................... －55～150接合部温度：................................................................................................. 150リード温度（半田付け時）：.................................................................. 260、5sパッケージ温度（IRリフロー、ピーク）：.................................................... 260

絶対最大定格

特に記述のない限り周囲温度における動作（1）

（1）上記の「絶対最大定格」を超えるストレスは、デバイスに回復できない損傷を与えることがあります。この定格はストレスだけに適用され、この定格または「絶対最大定格」の表示を超える条件でデバイスの機能動作を保証するものではありません。絶対最大条件下に長時間置いた場合は、デバイスの信頼性が低下することがあります。

発注番号（１）輸送媒体パッケージのマーキング

パッケージパッケージ･コード動作温度範囲


PCM1753DBQR

チューブ

テープリール

ピン配置

SCK

ML

MC

MD

ZEROL/NA

ZEROR/ZEROA

VCOM

AGND

16

15

14

13

12

11

10

9

BCK

DATA

LRCK

DGND

NC

VCC

VOUTL

VOUTR

PCM1753/PCM1755(TOP VIEW)

1

2

3

4

5

6

7

8

SCK

FMT

MUTE

DEMP

TEST

ZEROA

VCOM

AGND

16

15

14

13

12

11

10

9

BCK

DATA

LRCK

DGND

NC

VCC

VOUTL

VOUTR

PCM1754(TOP VIEW)

1

2

3

4

5

6

7

8

（1）最新の規格およびパッケージ情報については、TI社ウエブサイトwww.ti.comをご参照ください。

VIN＝VCC

fS＝44.1kHz

fS＝96kHz

fS＝192kHz

IIH（2）

IIL（2）

ダイナミック特性（5）（6）

ＤＣ特性

THD+N VOUT ＝ 0dB時

THD+N VOUT ＝－60dB時

ダイナミック･レンジ

信号／雑音比

チャネル･セパレーション

レベル直線性誤差

ゲイン誤差

ゲイン･ミスマッチ、チャネル間

バイポーラ・ゼロ誤差

fS＝44.1kHz

fS＝96kHz

fS＝192kHz

EIAJ、Aウェイト、fS＝44.1kHz

Aウェイト、fS＝96kHz


EIAJ、Aウェイト、fS＝44.1kHz

fS＝44.1kHz

VOUT＝－90dB

VOUT＝0.5VCC BPZ時


fS＝96kHz


fS＝192kHz

0.002%

0.003%

0.004%

0.65%

0.8%

0.95%

106

104

102

106

104

102

103

101

100

±0.5

±1

±1

±30

0.006%

±6

±3

±60

100

100

97

dB

dB

dB

dB

％FSR

％FSR

mV

デジタル入出力

ロジック･ファミリー TTLコンパチブル

オーディオ･データ･フォーマット

fS サンプリング周波数

システム･クロック周波数

MSBファースト、バイナリ2'sコンプリ

128fS, 192fS, 256fS, 384fS, 512fS, 768fS, 1152fS

5 200 kHz

2.0

65

0.8

10

－10

2.4

100

－10

VDC

μA

VIH入力ロジック･レベル

VIL

IIH（1）

入力ロジック電流IIL（1）

VOH（3）出力ロジックレベル

VOL（4）

VIN＝VCC

VIN＝0V

VIN＝0V

0.4VDC

IOH＝－1mA

IOL＝1mA

パラメータ

3

仕様特に記述のない限り、TA = 25、VCC = 5V、fS = 44.1kHz、システム･クロック＝384fS、24ビット･データにおけるものです。

分解能

データ・フォーマット

24 ビット

スタンダード、I2S、前詰め

16/18/20/24ビット選択可

オーディオ･データ･インターフェイス･フォーマット

I2S、スタンダード

16-24ビット（I2S）、16ビット（スタンダード）

テスト条件

PCM1753DBQ, PCM1754DBQ,PCM1754DBQ

最　小標　準最　大単　位

PCM1753PCM1755

PCM1754

オーディオ･データ･ビット長

PCM1753PCM1755

PCM1754

電源条件（6）

パラメータ

θJA 熱抵抗

動作温度

PCM1753PCM1755

PCM1754

アナログ出力

4

仕様特に記述のない限り、TA = 25、VCC = 5V、fS = 44.1kHz、システム･クロック＝384fS、24ビット･データにおけるものです。

テスト条件

PCM1753DBQ, PCM1754DBQ,PCM1754DBQ

最　小標　準最　大単　位

通過帯域

阻止帯域

通過帯域リップル

阻止帯域減衰量阻止帯域＝0.546fS

±0.04dB 0.454fS

±0.04

0.546fS

－50

dB

dB

デジタル･フィルタ特性

フィルタ特性（シャープ･ロールオフ）

出力電圧

センター電圧

負荷インピーダンス

フルスケール（0dB）

ACカップリング負荷

80% VCC

50% VCC

5

Vp-p

VDC

kΩ

（1）ピン16、1、2、3：SCK, BCK, DATA, LRCK。（2）ピン13～15：MD, MC, ML（PCM1753/PCM1755）ピン12～15：TEST, DEMP, MUTE, FMT（PCM1754）（3）ピン11および12：ZEROR, ZEROL（PCM1753）ピン11：ZEROA（PCM1754）（4）ピン11および12：ZEROR, ZEROL（PCM1753/PCM1755）ピン11：ZEROA（PCM1754）（5）アナログ特性仕様はAudio･Precision社™のSystem-Two・Cascadeを使い、Averagingモードで測定したものです。（6）192-kHz動作時の条件は、システムクロック＝128fSおよびレジスタ18のオーバーサンプリング･レート＝64fSです。

通過帯域

阻止帯域

通過帯域リップル

阻止帯域減衰量

遅延時間

ディエンファシス誤差

阻止帯域＝0.884fS

±0.5dB

20kHz

44kHz

18/fS

－0.03

－0.02

0.198fS

±0.5

±0.1

0.884fS

－35

dB

dB

s

dB

dB

dB

フィルタ特性（スローロールオフ、PCM1753/PCM1755）

周波数応答

アナログ･フィルタ特性

温度範囲

5

16

25

30

80

125

150

4.5 5.5

21

105

VDC

mA

mW

VCC 電圧範囲

ICC 電源電流

消費電力

fS＝44.1kHz

fS＝96kHz

fS＝192kHz

fS＝44.1kHz

fS＝96kHz

fS＝192kHz

16ピンSSOP 115

85－25

85－40

/W

PCM1754

AGND

ピ　ン

5

ML

7 O

MC

I/O 説　明名称

PCM1753/PCM1755

番号

— アナログ･グランド

オーディオ･データ･ビット･クロック入力

オーディオ･データ･デジタル入力

デジタル・グランド

LチャネルおよびRチャネル、オーディオ･データ･ラッチ･イネーブル入力

モード・コントロール・クロック入力（1）

モード・コントロール・データ入力（1）

モード・コントロール・ラッチ入力（1）

システム・クロック入力

アナログ電源、＋5V

Vcomデカップリング

アナログ出力、Lチャネル

アナログ出力、Rチャネル

Rチャネル用ゼロフラグ出力/L/Rチャネル用ゼロフラグ出力（2）

Lチャネル用ゼロフラグ出力/指定なし（2）

アナログ･グランド

オーディオ･データ･ビット･クロック入力

オーディオ･データ･デジタル入力

ディエンファシス･コントロール（1）

デジタル・グランド

データフォーマット選択（1）

LチャネルおよびRチャネル　オーディオ･データ･ラッチ･イネーブル入力

アナログ･ミキシング･コントロール（1）

システム・クロック入力

テストピン、グランドまたはオープン（1）

アナログ電源、＋5V

Vcomデカップリング

アナログ出力、Lチャネル

アナログ出力、Rチャネル

L/Rチャネル用ゼロフラグ出力

I

I

—

I

I

I

—

I

—

O

O

O

—

I

I

I

—

I

I

I

—

I

I

—

—

O

O

O

I

—

AGND 9

BCK 1

DATA 2

DGND 4

LRCK 3

14

MD 13

15

5

16

6

10

NC

8

SCK

11

VCC

12

VCOM

VOUTL

VOUTR

ZEROR/ZEROA

ZEROL/NA

ピン構成

（1）内部プルダウン付きシュミット･トリガ入力（2）オープン･ドレイン出力（PCM1755）

MUTE

10

FMT

9

BCK 1

DATA 2

DEMP 13

DGND 4

15

LRCK 3

14

5

16

12

6

NC

7

SCK

8

TEST

11

VCC

VCOM

VOUTL

VOUTR

ZEROA

6

Power Supply

DG

ND

EnhancedMultilevel

Delta-SigmaModulator

VOUTL

4×/8×Oversampling

DigitalFilterand

FunctionControl

AudioSerialPort

BCK

LRCK

DATA

SerialControl

Port

Zero Detect

(TEST)

SCK SystemClock

Manager

(MUTE) MC

(FMT) ML

Output Ampand

Low-Pass Filter

(DEMP) MD

DAC

VCOM

System Clock

AG

ND

VC

C

ZE

RO

R/Z

ER

OA

†

(ZE

RO

A)

ZE

RO

L/N

A†

Output Ampand

Low-Pass FilterDAC

VOUTR

† PCM1755ではオープン･ドレイン出力

( ): PCM1754

機能ブロック図

7

Frequency [× fS]

–140

–120

–100

–80

–60

–40

–20

0

0 1 2 3 4

Am

plit

ud

e –

dB

Frequency [× fS]

–0.05

–0.04

–0.03

–0.02

–0.01

0.00

0.01

0.02

0.03

0.04

0.05

0.0 0.1 0.2 0.3 0.4 0.5

Am

plit

ud

e –

dB

Frequency [× fS]

–140

–120

–100

–80

–60

–40

–20

0

0 1 2 3 4

Am

plit

ud

e –

dB

Frequency [× fS]

–5

–4

–3

–2

–1

0

1

2

3

4

0.0 0.1 0.2 0.3 0.4 0.5

Am

plit

ud

e –

dB

図3.周波数レスポンス、スロー･ロールオフ

図1.周波数レスポンス、シャープ･ロールオフ

振幅対周波数振幅対周波数

振幅対周波数振幅対周波数

図2.通過帯域リップル、シャープ･ロールオフ

図4.過渡特性、スロー･ロールオフ

代表的性能曲線デジタル･フィルタ（ディエンファシス・オフ）

特に記述のない限り、TA = 25、VCC = 5V、fS = 44.1kHz、システム･クロック＝384fS、24ビット･データにおけるものです。

8

–10

–9

–8

–7

–6

–5

–4

–3

–2

–1

0

0 2 4 6 8 10 12 14

f – Frequency – kHz

De-

emp

has

is L

evel

– d

B

fS = 32 kHz


–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

0 2 4 6 8 10 12 14

De-

emp

has

is E

rro

r –

dB

fS = 32 kHz


–10

–9

–8

–7

–6

–5

–4

–3

–2

–1

0

0 2 4 6 8 10 12 14 16 18 20

De-

emp

has

is L

evel

– d

B

fS = 44.1 kHz


–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

0 2 4 6 8 10 12 14 16 18 20

De-

emp

has

is E

rro

r –

dB

fS = 44.1 kHz

ディエンファシス曲線

図7

図5

ディエンファシス･レベル対周波数

ディエンファシス･レベル対周波数ディエンファシス誤差対周波数

ディエンファシス誤差対周波数

図6

図8


9

ディエンファシス曲線（続き）


–10

–9

–8

–7

–6

–5

–4

–3

–2

–1

0

0 2 4 6 8 10 12 14 16 18 20 22

De-

emp

has

is L

evel

– d

B

fS = 48 kHz


–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

0 2 4 6 8 10 12 14 16 18 20 22

De-

emp

has

is E

rro

r –

dB

fS = 48 kHz

図9

ディエンファシス･レベル対周波数ディエンファシス誤差対周波数

図10


10

アナログ･ダイナミック特性（電源電圧特性）

4.0 4.5 5.0 5.5 6.0

VCC – Supply Voltage – V

10

0.1

0.01

0.001

0.0001

TH

D+N

– T

ota

l Har

mo

nic

Dis

tort

ion

+ N

ois

e –

%

1

44.1 kHz, 384 fS

–60 dB

0 dB

96 kHz, 384 fS192 kHz, 128 fS

96 kHz, 384 fS

44.1 kHz, 384 fS

192 kHz, 128 fS


96

98

100

102

104

106

108

110

4.0 4.5 5.0 5.5 6.0

Dyn

amic

Ran

ge

– d

B

44.1 kHz, 384 fS

192 kHz, 128 fS

96 kHz, 384 fS


96

98

100

102

104

106

108

110

4.0 4.5 5.0 5.5 6.0

SN

R –

Sig

nal

-to

-No

ise

Rat

io –

dB 44.1 kHz, 384 fS

192 kHz, 128 fS

96 kHz, 384 fS


96

98

100

102

104

106

108

110

4.0 4.5 5.0 5.5 6.0

Ch

ann

el S

epar

atio

n –

dB

44.1 kHz, 384 fS

192 kHz, 128 fS

96 kHz, 384 fS


図13

図11

THD+N対電源電圧

信号／雑音比対電源電圧チャネル･セパレーション対電源電圧

ダイナミック･レンジ対電源電圧

図12

図14

11

–50 –25 0 25 50 75 100

10

0.1

0.01

0.001

0.0001

TH

D+N

– T

ota

l Har

mo

nic

Dis

tort

ion

+ N

ois

e –

%

1–60 dB

0 dB

TA – Free-Air Temperature – °C

192 kHz, 128 fS96 kHz, 384 fS

192 kHz, 128 fS

96 kHz, 384 fS

44.1 kHz, 384 fS

44.1 kHz, 384 fS


96

98

100

102

104

106

108

110

–50 –25 0 25 50 75 100

Dyn

amic

Ran

ge

– d

B

44.1 kHz, 384 fS

192 kHz, 128 fS

96 kHz, 384 fS


96

98

100

102

104

106

108

110

–50 –25 0 25 50 75 100

SN

R –

Sig

nal

-to

-No

ise

Rat

io –

dB 44.1 kHz, 384 fS

192 kHz, 128 fS

96 kHz, 384 fS


96

98

100

102

104

106

108

110

–50 –25 0 25 50 75 100

Ch

ann

el S

epar

atio

n –

dB

44.1 kHz, 384 fS

192 kHz, 128 fS

96 kHz, 384 fS

アナログ･ダイナミック特性（温度特性）

特に記述のない限り、TA = 25、VCC = 5V、fS = 44.1kHz、システム･クロック＝384fS、24ビット･データにおけるものです。PCM1753/55：－25～85、PCM1754：－40～85

図17

図15

THD+N対周囲温度

信号／雑音比対周囲温度チャネル･セパレーション対周囲温度

ダイナミック･レンジ対周囲温度

図16

図18

パラメータ

サンプリング周波数

12

システム･クロックとリセット機能

システム･クロック入力

PCM1753/54/55にはオーバー･サンプリング･フィルタおよびマルチレベルデルタ－シグマモジュレータを駆動させるためのシステム･クロックが必要です。システム･クロックはSCK入力（ピン16）に供給されます。表1に一般的なオーディオ･サンプリング･レートのシステム･クロック周波数の例を示します。図19にシステム･クロック入力のタイミングの必要条件を示します。最適な性能を得るためには、低位相ジッタとノイズが小さいクロック･ソースを使用することが重要です。TI製のPLL170xマルチクロック･ジェネレータ･ファミリは、PCM1753/54/55用のシステム･クロックとして最適です。

t(SCKH)

t(SCY)

System Clock (SCK)

t(SCKL)

2.0 V

0.8 V

H

L

32kHz

16kHz

8kHz 1.0240

2.0480

4.0960

5.6448

6.1440

11.2896

12.2880

24.5760

1.5360

3.0720

6.1440

8.4672

9.2160

16.9344

18.4320

36.8640

2.0480

4.0960

8.1920

11.2896

12.2880

22.5792

24.5760

49.1520

3.0720

6.1440

12.2880

16.9344

18.4320

33.8688

36.8640（1）

4.0960

8.1920

16.3840

22.5792

24.5760

45.1584

49.1520（1）

6.1440

12.2880

24.5760

33.8688

36.8640（1）

（1）

（1）

9.2160

18.4320

36.8640（1）

（1）

（1）

（1）

（1）

44.1kHz

48kHz

88.2kHz

96kHz

192kHz

システム･クロック周波数（FSCLK）（MHz）

128fS 192fS 256fS 384fS 512fS 768fS 1152fS

表1. 一般的なオーディオ･サンプリング･レートのシステム･クロック･レート

（1）このシステム･クロック･レートは、このサンプリング周波数ではサポートされません。

システム･クロック･パルス持続時間：LOW

システム･クロック･パルス持続時間：HIGH

システム･クロック･パルス･サイクル･タイム

（1）1/128fS、1/256fS、1/384fS、1/512fS、1/768fS、1/1152fS

図19.システム･クロック入力タイミング

最小記号標準最大

7

7t（SCKH）t（SCKL）t（SCY）

ns

ns

ns（1）

単　位

13

Reset Reset Removal

1024 System Clocks

VCC

3.7 V (Max)3.0 V (Typ)2.2 V (Min)

Internal Reset

System Clock

Don’t Care

図20. パワーオンリセット･タイミング

パワーオンリセット機能

PCM1753/54/55は、パワーオン･リセット機能を備えています。図20にこの機能の動作を示します。システム･クロックがアクティブでVCC > 3V（定格：2.2V～3.7V）のとき、パワー･オン･リセット機能が動作します。初期化シーケンスにはVCC > 3V（定格：2.2V～3.7V）の時点から1024システム･クロックが必要です。初期化が終わるとPCM1753/55は、このデータ･シートのモード･コントロール･レジスタの項に説明されているように、リセット･デフォルト状態に設定されます。リセット期間中（1024システム･クロック）はアナログ出力が強制的にバイポーラ･ゼロ･レベル、すなわちVCC/2に保持されます。リセット期間終了後次の1/fSの間に内部レジスタが起動されて、SCK、BCK、LRCKが継続的に接続されると、PCM1753/54/55は入力データから群遅延時間分の遅れをもって所定のアナログ信号を出力します。

DATA

t(BCH)

1.4 V

BCK

LRCK

t(BCL) t(LB)

t(BCY)

t(DS) t(DH)

1.4 V

1.4 V

t(BL)

パラメータ最小

14

オーディオ･シリアル･インターフェイス

PCM1753/54/55のオーディオ･シリアル･インターフェイスは、3線同期シリアル･ポート、LRCK（ピン3）、BCK（ピン1）、DATA（ピン2）で構成されています。BCKは、シリアル･オーディオ･ビット･クロックで、DATA上のシリアル･データをオーディオ･インターフェイスのシリアル･シフト･レジスタにクロック･インするために使用します。シリアルデータは、BCKの立ち上がりエッジでPCM1753/54/55にクロック･インされます。LRCKはシリアル･オーディオL/Rワード･クロックです。LRCKはシリアル･オーディオ･インターフェイスの内部レジスタにシリアル･データをラッチするために使用されます。LRCKおよびBCKはいずれもシステム･クロックに同期していなければなりません。LRCKおよびBCKはシステム･クロック入力SCKから作り出すことが理想的であり、それを推奨します。LRCKはサンプリング周波数fSで駆動されます。BCKは標準フォーマットおよび左詰めフォーマット時には、サンプリング周波数の32倍、48倍、64倍で駆動することができ、I2Sフォーマットではサンプリング周波数の48倍、64倍で駆動することができます。PCM1753/54/55の内部動作はLRCKと同期しています。したがって、LRCKのサンプリング･レート･クロックが変更されたり、SCKおよびBCKのいずれかあるいは両方が3ビット･クロック･サイクル以上遮断されたりしたときには、その動作は保留となります。この保留状態の後SCK、BCK、LRCKのいずれかに継続して供給されると、この内部動作は3/fS以内に自動的に再び同期します。外部からのリセットは不要です。

オーディオ･データのフォーマットとタイミング

PCM1753/55は、スタンダード、I2S、前詰めなど、業界標準のオーディオデータ･フォーマットをサポートします。PCM1754はI2Sおよび16ビット･ワード右詰めフォーマットをサポートしています。データ･フォーマットを図22に示します。データ･フォーマットはPCM1754のFMTピンを使い、PCM1753/55のコントロール･レジスタ20にあるフォーマット･ビットFMT［2:0］によって選択されます。すべてのフォーマットで、バイナリ2'sコンプリ、MSBファーストのオーディオ･データが必要です。シリアル･オーディオ･インターフェイスの詳細のタイミングを図21に示します。

図21.オーディオ･インターフェイス･タイミング

BCK HIGHレベル時間

BCKパルス･サイクル時間

BCK LOWレベル時間

BCKの立ち上がりエッジからLRCKエッジまで

LRCKの立ち下がりエッジからBCKの立ち上がりエッジまで

データ･セットアップ時間

データ･ホールド時間

（1）fSはサンプリング周波数（44.1kHz、48kHz、96kHzなど）

記号標準最大

35

35

10

10

10

10

1/（32fS）, 1/（48fS）,1/（64fS）（1）

t（BCY）

t（BCH）t（BCL）t（BL）t（LB）t（DS）t（DH）

ns

ns

ns

ns

ns

ns

単　位

15

LRCK

MSB LSB

1/fS

(= 32 fS, 48 fS, or 64 fS)

18-Bit Right-Justified, BCK = 48 fS or 64 fS

1/fS

MSB LSB


MSB LSB


1/fS

(= 48 fS or 64 fS)

(= 32 fS, 48 fS, or 64 fS)

MSB LSB

16-Bit Right-Justified, BCK = 32 fS


MSB LSB

L-Channel R-Channel

BCK

DATA 14 15 16 1 2 3 14 15 16

14 15 16 1 2 3 14 15 16

16 17 18

DATA

DATA

DATA

DATA

1 2 3 16 17 18

18 19 20 1 2 3 18 19 20

22 23 24 1 2 3

MSB LSB

MSB LSB

MSB LSB

MSB LSB

1 2 3 14 15 16

1 2 3 14 15 16

1 2 3 16 17 18

1 2 3 18 19 20

22 23 24

MSB LSB

1 2 3 22 23 24

L-Channel R-ChannelLRCK

BCK

DATA 1 2 3 1 2

MSB

N–2 NN–1

LSB

1 2 3

MSB

N–2 NN–1

LSB

L-Channel R-ChannelLRCK

BCK

DATA 1 2 3 N–2 NN–1 1 2 3 N–2 NN–1 1 2

MSB LSB LSBMSB

（1）スタンダード･データ･フォーマット；Lチャネル＝HIGH、Rチャネル＝LOW

（2）I2Sデータ･フォーマット；Lチャネル＝LOW、Rチャネル＝HIGH

（3）前詰めデータ･フォーマット；Lチャネル＝HIGH、Rチャネル＝LOW

図22. オーディオ･データ･入力フォーマット

FMT（15）

16

ゼロフラグ（PCM1753/55）

ゼロ検出条件

各出力チャネルのゼロ検出はチャネル別に独立して動作します。ゼロ検出条件は、特定のチャネルのデータが1024サンプル期間（すなわちLRCK期間）の間0レベルに保持されている場合で、該当チャネルはゼロ検出状態となります。

ゼロフラグ出力

いくつかのチャネルにゼロ検出条件が存在する場合、該当するチャネルのゼロフラグ･ピンはロジック1状態にセットされます。各チャネルにゼロフラグ･ピンがあります、ZEROL（ピン12）およびZEROR（ピン11）です。このピンは外部ミュート回路の動作、マイクロコントローラの状態表示、オーディオ信号プロセッサ、その他のデジタル･コントロール機能などに使用することができます。コントロール･レジスタ22のZREVビットを1にセットすることによって、ゼロフラグ出力のアクティブ極性を反転させることができます。リセットのデフォルト値はアクティブハイ、すなわちZREV＝0です。コントロール･レジスタ22のAZROビットを1にセットすることによって、LチャネルおよびRチャネル共通のゼロフラグを選択することができます。リセットのデフォルトはLチャネルおよびRチャネルそれぞれ独立でAZRO＝0です。PCM1755の場合、ZEROLおよびZERORはオープン･ドレイン出力です。

ゼロフラグ（PCM1754）

PCM1754にはゼロフラグ･ピン、ZEROA（11）があります。ZEROAはLチャネルおよびRチャネルに共通のゼロフラグ･ピンです。LchおよびRchのデータがいずれも1024サンプリング期間（すなわちLRCKクロック期間）の間0レベルであれば、ZEROAはロジック1状態にセットされます。

ハードウエアコントロール（PCM1754）

PCM1754のデジタル機能によってハードウエアをコントロールすることが可能です。表2に選択可能なフォーマットが示されています。表3にディエンファシス･コントロール、表4にミュート･コントロールを示します。

オーバーサンプリング･レート･コントロール（PCM1754）

PCM1754はデルタ－シグマ変調器のオーバーサンプリング･レートを、システム･クロック･レートにしたがって自動的にコントロールします。オーバーサンプリング･レートはすべてのシステム･クロックおよびサンプリング周波数に対して、64倍オーバーサンプリングにセットされます。

データ・フォーマット

16～24ビット、I2SフォーマットLOW

16ビット、スタンダードHIGH

表2.データ･フォーマットの選択

DEMP（13）デイエンファシス機能

44.1kHzディエンファシス－オフLOW

44.1kHzディエンファシス－オンHIGH

表3.ディエンファシス制御

ミュート（14）ミュート

ミュートOFFLOW

ミュートONHIGH

表4.ミュート･コントロール

17

ソフトウエア･コントロール（PCM1753/55）

PCM1753/55には多数のプログラム可能な機能があり、ソフトウエア･コントロールにてこれらの内部機能をコントロールできます。ML、MC、MDを使用して内部レジスタをプログラムすることによってこの機能をコントロールすることができます。シリアル･コントロール･インターフェイスは3線シリアル･ポートで、オーディオ･シリアル･インターフェイスとは非同期で動作します。シリアル･コントロール･インターフェイスはオン･チップ･モード･レジスタのプログラムに使用されます。コントロール･インターフェイスにはMD（ピン13）、MC（ピン14）、ML（ピン15）があります。MDはモード･レジスタのプログラミングに使用されるシリアル･データ入力です。MCはデータをコントロール･ポートに移送するシリアル･ビット･クロックです。MLはコントロール･ポート･ラッチ･クロックです。

レジスタ書き込み動作

シリアル･コントロール･ポートのすべての書き込み動作には、16ビットのデータ･ワードを使用します。図23にコントロール･データ･ワード･フォーマットを示します。最上位（MSB）ビットは0でなければなりません。IDX[6:0]と表示されている7ビット部分はレジスタ･インデックス（アドレス）を書き込みセットするために用いられます。次の8ビットD[7:0]は、IDX[6:0]でセットされたアドレスにレジスタを書き込むデータが部分になります。図24はシリアル･コントロール･ポートの書き込みの機能タイミング図です。レジスタに書き込みの必要が生じるまでは、MLはロジック1の状態に保持されます。レジスタの書き込みサイクルを開始するときには、MLをロジック0にセットします。MD上の16ビットのコントロール･データ･ワードに対応した、16個のMCクロックを供給し、16番目のクロック･サイクルが終了後にMLをロジック1にセットすることにより指定されたインデックス･モード･コントロール･レジスタにラッチします。

MSB LSB

Register Index (or Address) Register Data

0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 D7 D6 D4D5 D3 D2 D1 D0

図23.MD用コントロール･データ･ワード･フォーマット

IDX0 D7 D6 D4D5 D3 D2 D1 D00

ML

MC

MD X 0 IDX6XIDX1IDX2IDX3IDX4IDX5IDX6X

図24.書き込み動作

t(MCH)

ML

t(MLS)

LSB

t(MCL)

t(MHH)

t(MLH)

t(MCY)

t(MDH)

t(MDS)

MC

MD

パラメータ

18

コントロール･インターフェイス･タイミングの規格

シリアル･コントロール･インターフェイスの詳細のタイミングを図25に示します。このタイミング･パラメータは、コントロール･ポートの適切な動作にとって非常に重要です。

MC LOWレベル時間

MCパルス･サイクル時間

MC HIGHレベル時間

ML HIGHレベル時間

ML立下りエッジからMC立ち上がりエッジまで

MLホールド時間（1）

MDホールド時間

MDセットアップ時間

最小記号標準最大

50

100t（MCY）t（MCL）t（MCH）t（MHH）t（MLS）t（MLH）t（MDH）t（MDS）

ns

ns

ns

ns

ns

ns

ns

ns

50（2）

20

20

15

20

単　位

（1）LSB用のMC立ち上がりエッジからML立ち上がりエッジまで3

（2）256×fS 秒（最小）；fS：サンプリング･レート

図25.コントロール･インターフェイス･タイミング

機能

19

BIT（s）

AT1[7:0], AT2[7:0]

MUT[2:0]

OVER

SRST

DAC[2:1]

DM12

DMF[1:0]

FMT[2:0]

FLT

AZRO

DREV

ZREV

デジタル･アッテネーション･コントロール、0dB～－63dB（0.5dBステップ）

ソフト･ミュート･コントロール

オーバーサンプリング･レート･コントロール（64fSまたは128fS）

ソフト･リセット･コントロール

DAC動作のコントロール

ディエンファシス機能コントロール

ディエンファシス･サンプル･レート選択

オーディオ･データ･フォーマット･コントロール

デジタル･フィルタ･ロールオフ･コントロール

ゼロフラグ機能選択

出力位相選択

ゼロフラグ極性選択

リセット･デフォルト

0dB、減衰なし

ミュートOFF

64fSオーバーサンプリング

リセット無効

DAC1およびDAC2有効

ディエンファシス無効

44.1kHz

24ビット前詰め

シャープ･ロールオフ

L/Rチャネルはそれぞれ独立

ノーマルフェーズ

HIGH

レジスタ

16, 17

18

18

18

19

19

19

20

20

22

22

22

モード･コントロール･レジスタ（PCM1753/55）

ユーザー･プログラマブル･モード･コントロール

PCM1753/55にはコントロール･レジスタからアクセス可能な、ユーザーがプログラムできる機能が多数あります。レジスタはシリアル･コントロール･インターフェイスを使用してプログラム可能です。これについてはこのデータ･シートで既に説明しました。使用可能なモード･コントロール機能とリセット･デフォルト条件および対応レジスタ･インデックスを表5に示します。

レジスタ･マップ

モード･コントロール･レジスタ･マップを表6に示します。各レジスタにはIDX[6:0]ビットで示されるインデックス（アドレス）が含まれています。

注：RSV：テスト動作用。通常使用時には必ず0にセットすること。

表6. モード･コントロール･レジスタ･マップ

IDX(B8–B14) レジスタ B15 B14 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0

10h レジスタ16 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 AT17 AT16 AT15 AT14 AT13 AT12 AT11 AT10

11h レジスタ17 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 AT27 AT26 AT25 AT24 AT23 AT22 AT21 AT20

12h レジスタ18 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 SRST OVER RSV RSV RSV RSV MUT2 MUT1

13h レジスタ19 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 RSV DMF1 DMF0 DM12 RSV RSV DAC2 DAC1

14h レジスタ20 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 RSV RSV FLT RSV RSV FMT2 FMT1 FMT0

16h レジスタ22 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 RSV RSV RSV RSV RSV AZRO ZREV DREV

表5. ユーザー･プログラマブル･モード･コントロール

MUTx：ソフト･ミュート･コントロール

x＝1または2のとき、DAC出力VOUTL（x＝1）またはVOUTR（x＝2）にそれぞれ対応します。デフォルト設定値：0

ミュート･ビットMUT1およびMUT2はDAC出力VOUTLおよびVOUTRに対応して、ソフト･ミュートを有効（ON）、無効（OFF）の制御に使用します。ソフト･ミュート機能はデジタル･アッテネータに組み込まれています。ミュートを無効にしたとき（MUTx＝0）、アッテネータおよびDACは通常どおりに動作します。MUTx＝1にセットしてミュートを有効にしたとき、対応する出力のデジタル･アッテネータが現在セットされている値から8/fS秒毎に1ステップ（0.5dB）ずつ無限大まで下降します。これによってDAC出力のポップフリーのミュートが得られます。ソフトミュートはDACに正常なクロック（同期）が入力されていないと動作しませんので、この点注意が必要です。

20

レジスタの定義

ATx[7:0]: デジタル･アッテネーション･レベル設定

x＝1または2のとき、DAC出力VOUTL（x＝1）またはVOUTR（x＝2）にそれぞれ対応します。デフォルト設定値：1111 1111bそれぞれのDACチャネル（VOUTLおよびVOUTR）にはアッテネーション機能が含まれています。アッテネーション･レベルは0dBから－63dBまで0.5dBステップでセットできます。アッテネーション･レベルの変更はプログラムされたアッテネーション･レベルに達するまで、8/fS毎に1ステップ（0.5dB）ずつ上昇または下降させることができます。あるいは、アッテネーション･レベルを減衰が無限大（ミュート）になるようにセットすることもできます。減衰量はチャネル別に設定できます。アッテネーション･レベルは下記の式にしたがってセットします。

アッテネーション･レベル（dB）＝0.5×（ATx[7:0]DEC－255）ここで、ATx[7:0]DEC＝0～255ATx[7:0]DEC＝0～128のとき、アッテネーションは無限大にセットされます。設定値に対するアッテネーション･レベルを下記の表に示します。

B15 B14 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0

Register 18 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 SRST OVER RSV RSV RSV RSV MUT2 MUT1


Register 16 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 AT17 AT16 AT15 AT14 AT13 AT12 AT11 AT10


Register 17 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 AT27 AT26 AT25 AT24 AT23 AT22 AT21 AT20

1111 1111b 255 0dB、減衰なし（デフォルト設定）1111 1110b 254 –0.5 dB1111 1101b 253 –1.0 dB

1000 0011b 131 –62.0 dB1000 0010b 130 –62.5 dB1000 0001b 129 –63.0 dB1000 0000b 128 ミュート

0000 0000B 0 ミュート

ATx[7:0] 十進数アッテネーション･レベル設定

… …

… …

……

MUTx＝0 ソフトミュートOFF（デフォルト設定）MUTx＝1 ソフトミュートON

21

MUTx＝0にセットすると、アッテネータは8/fS秒毎に1ステップずつ、先にプログラムしたアッテネーション･レベルまで上昇します。

OVER：オーバーサンプリング･レート･コントロール

デフォルト設定値：0システム･クロック･レート＝256fS、384fS、512fS、768fS、1152fS：

システム･クロック･レート＝128fSまたは192fS：

OVERビットを使用してデルタ－シグマD/Aコンバータのオーバーサンプリングをコントロールします。

SRST：リセット

デフォルト設定値：0

SRSTビットを使用してソフト･リセット機能を有効、または無効にセットできます。このときの動作はパワーオン･リセットの動作と同じです。すべてのレジスタが初期化されます。

DACx：DAC動作のコントロール

x＝1または2のとき、それぞれDAC出力VOUTL（x＝1）またはVOUTR（x＝2）に対応します。デフォルト設定値：0

DAC動作のコントロールはDAC出力VOUTLまたはVOUTRを有効にしたり無効にしたりするために使用されます。DACx＝0の時、DAC動作は通常状態で入力に対応するオーディオ信号が出力されます。DACx＝1をセットすると、オーディオ出力は入力データに関係なくバイポーラ･ゼロ･レベル、すなわち0.5VCCに固定されます。実アプリケーションでは入力データが不定あるいは遷移状態にある場合でもDACx＝1をセットすることにより出力を0.5VCCに固定できるので有効な機能です。

DM12：デジタル･ディエンファシス機能コントロール


DM12ビットはデジタル･ディエンファシス機能の有効（ON）、無効（OFF）の制御に使用します。このデータシートの標準性能曲線の項に示された図を参照してください。

OVER＝0 x64倍オーバーサンプリング（デフォルト）OVER＝1 x128倍オーバーサンプリング

OVER＝0 x32倍オーバーサンプリング（デフォルト）OVER＝1 x64倍オーバーサンプリング

SRST＝0 リセットOFF（デフォルト）SRST＝1 リセットON

DACx＝0 DAC動作ON（デフォルト設定）DACx＝1 DAC動作はOFF

DM12＝0 ディエンファシスOFF（デフォルト設定）DM12＝1 ディエンファシスON


Register 19 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 RSV DMF1 DMF0 DM12 RSV RSV DAC2 DAC1

22

DMF[1:0]：ディエンファシス機能用サンプリング周波数選択

デフォルト設定値：00DMF[1:0]ビットはデジタル･ディエンファシス機能が有効のときに、この機能が使用するサンプリング周波数を選択するために使用します。

FMT[2:0]：オーディオ･インターフェイス･データ･フォーマット

デフォルト設定値：101FMT[2:0]ビットはシリアル･オーディオ･インターフェイスのデータ･フォーマットの選択に使用されます。下記の表に使用可能なフォーマットを示します。

FLT：デジタル･フィルタ･ロールオフ･コントロール


ユーザーはFLTビットを使用してアプリケーションに最適なデジタル･フィルタ･ロールオフを選択することができます。シャープとスローの2種類のフィルタ･ロールオフが選択可能です。この選択に対するフィルタの応答は、このデータシートの｢代表的性能曲線｣の項に示されています。

DREV：出力位相選択


DREVビットは出力アナログ信号フェーズ･コントロールです。

00 44.1 kHz（デフォルト設定）01 48 kHz10 32 kHz11 未使用

DMF[1:0] ディエンファシス･サンプル･レート選択


Register 20 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 RSV RSV FLT RSV RSV FMT2 FMT1 FMT0

000 24ビット･スタンダード･フォーマット、後詰めデータ001 20ビット･スタンダード･フォーマット、後詰めデータ010 18ビット･スタンダード･フォーマット、後詰めデータ011 16ビット･スタンダード･フォーマット、後詰めデータ100 16～24ビットI2Sフォーマット101 16～24ビット前詰めフォーマット（デフォルト設定）110 未使用111 未使用

FMT[2:0] オーディオ･データ･フォーマット選択

FLT＝0 シャープ･ロールオフ（デフォルト設定）FLT＝1 スロー･ロールオフ

DREV＝0 通常出力（デフォルト設定）DREV＝1 逆転出力


Register 22 0 IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 RSV RSV RSV RSV RSV AZRO ZREV DREV

ZREV：ゼロフラグ極性選択

デフォルト設定値：01h

ユーザーはZREVビットを使用してゼロフラグ・ピンの極性を選択することができます。

AZRO：ゼロフラグ機能選択


ユーザーはAZROビットを使用してゼロフラグ・ピンの機能を選択することができます。

アナログ出力

PCM1753/54/55には二つの独立した出力チャネルVOUTLおよびVOUTRがあります。この出力チャネルは不平衡出力で、いずれも標準4Vp-pを5kΩ ACカップル負荷で駆動することができます。VOUTLおよびVOUTRの内蔵出力アンプはVcom（すなわちバイポーラ0.5VCC電圧バイアス）に接続されています。出力アンプはRC時間連続フィルタを備えており、これがPCM1753/54/55デルタ－シグマD/Aコンバータのノイズ・シェーピング特性によってDAC出力中に存在する帯域外ノイズ・エネルギーを削減する助けをします。このフィルタの周波数応答を図26に示します。多くのアプリケーションでは、このフィルタだけで帯域外ノイズを許容レベル（許容レベルはアプリケーションにより異なります）まで減衰させることはできません。帯域外ノイズを効果的に削除するためには外付けローパス・フィルタが必要です。DACポスト・フィルタ回路についてのさらに詳しい情報はこのデータ・シートのアプリケーション情報の項に説明されています。

23

–60

–50

–40

–30

–20

–10

0

10


Lev

el –

dB

0.1 100 1k 10k1 10

ZREV＝0 ゼロ検出時、ゼロフラグ・ピンがHIGH（デフォルト設定）ZREV＝1 ゼロ検出時、ゼロフラグ・ピンがLOW

AZRO＝0 L-/R-チャネルそれぞれ独自のゼロフラグ（デフォルト設定）AZRO＝1 L-/R-チャネル共通のゼロフラグ

AZRO＝0 ピン11：ZEROR R-チャネル用ゼロフラグ出力ピン12：ZEROL L-チャネル用ゼロフラグ出力

AZRO＝1 ピン11：ZEROA L-/R-チャネル用ゼロフラグ出力ピン12：NA 指定なし

図26.出力フィルタ周波数レスポンス

レベル対周波数

24

VCOM出力

アンバッファード・内部コモンレベル電圧出力ピンVCOM（ピン10）がデカップリング用に用意されています。このピンは内部で生成した内部バイアス用0.5VCCのDC電圧レベルに直接接続されています。このピンを使用して外部回路にバイアス接続することができます。図27は外部バイアス接続にVCOMピンを使用したアプリケーションの例を示しています。

–

–

VCOM

OPA337

+

10 µF+

PCM1753/54/55

Buffered VCOM

VCC

VOUTX† 10 µF

+

PCM1753/54/55

AV = – 1, where AV = –R2R1

VCOM

† X = L or R

1/2OPA2353

+

FilteredOutput

VCC

2

31

C1

R3

R2

C2

R1

10 µF+

（a）VCOMを使用したシングル・サプライ・フィルタ・ステージへのバイアス接続

（b）複合ノードのバイアス接続時にバッファVCOMにボルテージ・フォロアを使用

図27. VCOMピンを使用した外部回路のバイアス接続

25

アプリケーション情報接続図

図28に基本的接続図を電源バイパスおよびデカップリング部品とともに示します。あらゆる設計には図28に示された値の部品をご使用になることを推奨します。SCK、LRCK、BCK、DATA入力にはシリーズ抵抗（22Ω～100Ω）を使用することを推奨します。シリーズ抵抗は基板ストレー容量あるいはデバイスの入力容量と結合してローパス・フィルタを形成し、高周波ノイズの放射を削減するとともにクロックやデータ・ラインに含まれるグリッチやリンギングを減少させる働きをします。

BCK 16

15

14

13

12

11

10

9

1

2

3

4

5

6

7

8

DATA

LRCK

DGND

NC

VCC

VOUTL

VOUTR

SCK

AGND

ML

MC

MD

ZEROL/NA

VCOM

ZEROR/ZEROA

10 µF

Register Control

Post LPF

10 µF

PCM1753PCM1755

+5 V

+

L-Ch Out

PCM Audio Data

+

Post LPF

R-Ch Out

System Clock

Zero Mute Control

BCK 16

15

14

13

12

11

10

9

1

2

3

4

5

6

7

8

DATA

LRCK

DGND

NC

VCC

VOUTL

VOUTR

SCK

AGND

FMT

MUTE

DEMP

TEST

VCOM

ZEROA

10 µF

Post LPF

10 µF

PCM1754

+5 V

+

L-Ch Out

PCM Audio Data

+

Post LPF

R-Ch Out

System Clock

Zero Mute Control

Format

MUTE On/Off

DEMP On/Off

++

10 µF

10 µF

++

10 µF

10 µF

図28.基本接続図

26

電源および接地

PCM1753/54/55にはVCCとして5Vが必要です。電源の適正なバイパス接続が図28に示されています。10-μFコンデンサはタンタルかアルミ電解を使用してください。

D/A出力フィルタ回路

デルタ－シグマD/Aコンバータは帯域内のSN比（SNR）を改善するために、ナイキスト周波数fS/2の上に帯域外ノイズを増大させて発生させるノイズ・シェーピング技術を使用しています。コンバータの性能を最適化するために、帯域外ノイズは必ずローパス・フィルタを通さなければなりません。チップ内蔵のローパス・フィルと外付けのローパス・フィルタを組み合わせることによって、この目的を達成します。図27（a）および図29はそれぞれシングル・サプライおよびデュアル・サプライのアプリケーションに推奨するローパス・アクティブ・フィルタ回路を示しています。この回路はマルチプル・フィードバック（MFB）回路配列を使用した2次バターワース・フィルタで、周波数や温度によるパッシブ部品の変化の感度を緩和します。MFBアクティブ・フィルタについての詳しい情報は、TIウエブサイトhttp://www.ti.comにあるFilter-Proアプリケーションをご参照ください。システムの総合的性能はD/Aコンバータと関連のアナログ出力回路の品質によって決まりますので、アクティブ・フィルタには高品質オーディオ・オペアンプを使用することを推奨します。図27（a）および図29にTIのデュアルオペアンプOPA2353およびOPA2134が示されていますが、PCM1753/54/55にはこれを使用することを推奨します。

図29.デュアル・サプライ・フィルタ回路

プリント基板のレイアウトの指針

PCM1753/54/55の標準的なプリント基板のフロア･プランを図30に示します。回路基板上で分離帯を設けてアナログ部とデジタル部を分離したグランド･プレーンを推奨します。PCM1753/54/55は、デジタルI/Oピンをグランド･プレーンの分離帯側に向けて配列し、ボードのデジタル部のデジタル･オーディオ･インターフェイスや制御信号と短く直接的に接続できるようにします。

–2

31

OPA2134

+VOUT

R4

C2

C1R3

R2

R1

VIN

AV ≈ −R2R1

27

図30.推奨されるプリント基板のレイアウト

ボードのデジタル部とアナログ部には、別の電源を使用することを推奨します。これによってデジタル電源のスイッチング・ノイズがアナログ電源に悪影響を与えたり、PCM1753/54/55のダイナミック特性を劣化させたりすることが防げます。アナログ部とデジタル部に共通の＋5V電源を使用しなければならない場合は、アナログ回路にデジタル･スイッチング･ノイズが結合しないように、アナログおよびデジタル＋5V電源端子間にインダクタンス（RFチョーク、フェライト･ビード）を挿入します。シングル電源のアプリケーションに推奨されるアプローチを図31に示します。

図31.シングル電源基板のレイアウト

Digital Logicand

AudioProcessor

Digital Power

+VD DGND

Digital Section Analog Section

Return Path for Digital Signals

Analog Power

+VSAGND –VS+5VA

DigitalGround

AnalogGround

OutputCircuits

PCM1753/54/55

AGND

VCC

DGND

VDD

Digital Section Analog Section

RF Choke or Ferrite BeadPower Supplies

CommonGround

OutputCircuits

AGND

VCC

+VS+5V –VSAGND

DGND

PCM1753/54/55

28

動作理論

PCM1753/54/55のデルタ－シグマ部は8レベル振幅量子化器および4次ノイズ・シェーパを基盤としています。この部分はオーバーサンプリング入力データを8レベルのデルタ－シグマ・フォーマットに変換します。8レベルのデルタ－シグマ・モジュレータのブロック図を図32に示します。この8レベル・デルタ－シグマ・モジュレータは安定性があり、代表的な1ビット（2レベル）・デルタ－シグマ・モジュレータよりもクロック・ジッタ感度が優れているという利点があります。デルタ－シグマ・モジュレータとインタポレーション・フィルタを組み合わせたオーバーサンプリング・レートは64fSです。8レベル・デルタ－シグマ・モジュレータの理論上の量子化ノイズ性能を図33および図34に示します。エンハンスド・マルチレベル・デルタ－シグマ・アーキテクチャもマルチレベル量子化器なので、クロック・ジッタ感度が優れているという利点があります。ジッタ感度のシミュレーションを図35に示します。

主要性能パラメータおよび測定

この項にはPCM1753/54/55の主要ダイナミック性能特性の測定法に関する情報を記します。いかなる場合でも測定には、AudioPrecision、System-Two・Cascadeオーディオ測定システムまたは同等のシステムを使用します。

全高調波歪＋雑音

全高調波歪＋雑音（THD+N）は所定の測定帯域内の高調波歪とすべての雑音源の両方を考慮している、オーディオD/Aコンバータのメリットを示す重要な数字です。歪と雑音の総合値はTHD+Nとして示されます。PCM1753/54/55のTHD+NはDACの入力で測定するために、フルスケール、1-kHzデジタル正弦波で測定します。デジタル・ジェネレータはオーディオ・ワード長24ビット、サンプリング周波数44.1kHzまたは96kHzに設定します。デジタル・ジェネレータの出力は測定システムの不平衡S/PDIFコネクタからとります。S/PDIFデータは同軸ケーブルを経てデモ基板DEM-DAI1753のデジタル・オーディオ・レシーバに転送されます。次に、レシーバはI2Sフォーマットまたは左詰フォーマットの24ビット・データを出力するように構成されます。DACオーディオ・インターフェイス・フォーマットはレシーバの出力フォーマットと合致するようにプログラムされます。次に、ポスト・フィルタからアナログ出力が取り出され、測定システムのアナログ・アナライザの入力に接続されます。アナログ入力はアナライザに内蔵されているフィルタを使用して帯域が制限されます。こうして得られたTHD+Nはアナライザで測定され、測定システムに表示されます。

++

(

Z–1

++ +

++

+

8-Level Quantizer

–Z–1

IN8 fS

OUT64 fS

++

Z–1

++

Z–1

+

図32. 8レベル・デルタ－シグマ・モジュレータ

29

Frequency [× fS]

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

0 1 2 3 4 5 6 7 8

Am

plit

ud

e –

dB

Frequency [× fS]

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

0 1 2 3 4 5 6 7 8

Am

plit

ud

e –

dB

Jitter - ps p-p

90

95

100

105

110

115

120

125

0 100 200 300 400 500 600

Dyn

amic

Ran

ge

– d

B

図35.ジッタ依存性（64倍オーバーサンプリング）

図33.量子化雑音スペクトル（64倍オーバーサンプリング）

振幅対周波数

ダイナミック･レンジ対ジッタ

振幅対周波数

図34.量子化雑音スペクトル（128倍オーバーサンプリング）

30

ダイナミックレンジ

ダイナミックレンジはD/Aコンバータの入力を－60dBフルスケール、1-kHz正弦波でをA-weightedフィルタを追加して測定したTHD+Nとして規定されています。この測定は入力信号がロー・レベルのときにDACがどのように働くかを明確に示すように考案されています。ダイナミックレンジ測定の測定回路設定を図37に示します。これは前に説明したTHD+N測定の際の回路と同様な設定です。両者の違いは帯域フィルタの選択、追加するA-Weightedフィルタ、－60dBフルスケール入力レベルです。

図36. THD+N測定の測定回路設定

アイドル・チャネルのS/N比

S/N比の試験によってD/Aコンバータのノイズ・フロアが測定できます。D/Aへの入力はオール0のデータなので、デジタル・ジェネレータのディザ機能は無効にしてD/Aコンバータへのオール0データ・ストリームが確実に受け入れられるようにしておかなければなりません。S/N比の測定回路設定は入力信号レベルを除いて、ダイナミック・レンジの測定回路設定と同一です。（図37に記載されている注記を参照してください）

S/PDIFReceiver

Evaluation Board

DEM-DAI1753

PCM1753/54/552nd-OrderLow-Pass

Filter

AES17 FilterBand Limit

Analyzerand

Display

DigitalGenerator

S/PDIFOutput

0 dB FS(100% Full-Scale),

24-Bit,1-kHz Sine Wave

AveragingMode

HPF = 400 HzLPF = 30 kHz

f–3 dB = 20.9 kHz

f–3 dB = 54 kHz or 108 kHz

Audio Precision System Two

31

図37.ダイナミックレンジおよびS/N比測定の測定回路設定

S/PDIFReceiver

Evaluation Board

DEM-DAI1753

PCM1753/54/552nd-OrderLow-Pass

Filter

AES17 FilterBand Limit

A-WeightingFilter†

Analyzerand

Display

DigitalGenerator

S/PDIFOutput

0% Full-Scale,Dither Off (SNR)

or –60 dB FS,1 kHz Sine Wave(Dynamic Range)

AveragingMode

HPF = 400 HzLPF = 30 kHz

f–3 dB = 20.9 kHz

f–3 dB = 54 kHz or 108 kHz

†｠A-Weightedを追加しないと測定値は約3dB悪くなります。

Audio Precision System Two

受注可能なデバイス

32

パッケージング・インフォメーション

（1）販売状況の用語の定義は下記のとおりです:

ACTIVE：量産品、新設計品への推奨デバイスです。

LIFEBUY：デバイスの生産中止とライフタイム購入期間であることを発表済みです。

NRND：新設計品には推奨しません。デバイスは既存の顧客をサポートするために生産継続中ですがこの部品の新しく設計する製品

への使用は推奨しません。

PREVIEW：このデバイスは発表されましたが、未だ生産されていません。サンプルを提供できない場合もあります。

OBSOLETE：このデバイスの生産は中止されました。

（2）Eco計画－エコフレンドリー計画の分類です：鉛フリー（RoHS指令）、鉛フリー（RoHS指令適用除外）－最新の情報および製品

含有物についての追加情報はhttp://www.ti.com/productcontentをご参照ください。

TBD：鉛フリー/グリーン転換計画は定義されていません。

鉛フリー（RoHS指令）：TIの用語「鉛フリー」および「Pbフリー」は現行のRoHS指令の6物質すべての規格および鉛が均一物質の

重量の0.1%を超えないという規格に適合する半導体製品という意味です。高温ではんだ付けする場合には、TIの鉛フリー製品は指

定された鉛フリー・プロセスでの使用に適しています。

鉛フリー（RoHS指令適用除外）：この部品は次のいずれかのRoHS指令適用除外品です：1）チップとパッケージの間に使用される

鉛ベースのフリップチップはんだバンプ、2）チップとリードフレームの間に使用される鉛ベースのチップ接着。その他の点では部

品は上記の定義に基づく鉛フリー（RoHS指令適合）とみなされます。

グリーン（RoHS指令およびSb/Brフリー）：TIでは「グリーン」とは鉛フリー（RoHS指令適合）で、かつ臭素（Br）およびアンチ

モン（Sb）をベースとする難燃剤を含まない（臭素またはアンチモンが重量比で均一物質の0.1%を超えない）と定義しています。

（3）耐湿性レベル（MSL）、ピーク温度－JEDEC工業規格分類に基づくおよび耐湿性レベル（MSL）およびピークはんだ付け温度。

重要情報と免責条項：本ページに記載された情報は、記載日付時のTIの知識と信条を表しています。第三者により提供される情報に

ついては、自社の知識と信条を基とし、第三者を代弁しもしくはそれらの情報の精度について保証するものではありません。第三者

からの情報をより良く統合するように努力をしています。TIは、代表的で正確な情報を提供する適切な手段を取っており、今後もそ

れを継続しますが、受入資材および薬品の破壊試験や化学分析を行っていない場合があります。TIおよびTIのサプライヤは、一定の

情報が自社の財産であるものと考えるので、CASナンバーおよびその他の限定的情報を公開しないことがあります。

販売状況（1）パッケージ・タイプ

パッケージ図面

ピン梱包数量 Eco計画（2）鉛/ボール仕上げ MSL、ピーク温度（3）

グリーン（RoHS指令およびSb/Brフリー）

CU NIPDAU

CU NIPDAU

CU NIPDAU

CU NIPDAU

CU NIPDAU

CU NIPDAU

CU NIPDAU

CU NIPDAU

CU NIPDAU

CU NIPDAU

Call TI

Call TI

TI連絡先：Level-1-260C-UNLIM












PCM1753DBQACTIVE

ACTIVE

ACTIVE

ACTIVE

ACTIVE

ACTIVE

ACTIVE

ACTIVE

ACTIVE

ACTIVE

ACTIVE

ACTIVE

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

SSOP/QSOP

DBQ

DBQ

DBQ

DBQ

DBQ

DBQ

DBQ

DBQ

DBQ

DBQ

DBQ

DBQ

16

16

16

16

16

16

16

16

16

16

16

16

98


PCM1753DBQG498


PCM1753DBQR2000


PCM1753DBQRG42000

98

98

2000

2000

98

98

2000

2000


PCM1754DBQ


PCM1754DBQG4


PCM1754DBQR


PCM1754DBQRG4


PCM1755DBQ


PCM1755DBQG4


PCM1755DBQR


PCM1755DBQRG4

33

外観

DB（R-PDSO-G16）

注：A. すべての線寸法の単位はインチ（mm）です。B. 上図は予告なく変更されることがあります。C. 本体寸法は片側0.006（0,15）以内のバリや突起を含みません。D. JEDEC MO-137変更ABに準拠しています。

プラスチック小形パッケージ（PSOP）

(SLES092A)

ご注意日本テキサス・インスツルメンツ株式会社（以下TIJといいます）及びTexas Instruments Incorporated（TIJの親会社、以下TIJないしTexas Instruments Incorporatedを総称してＴＩといいます）は、その製品及びサービスを任意に修正し、改善、改良、その他の変更をし、もしくは製品の製造中止またはサービスの提供を中止する権利を留保します。従いまして、お客様は、発注される前に、関連する最新の情報を取得して頂き、その情報が現在有効かつ完全なものであるかどうかご確認下さい。全ての製品は、お客様とTIJとの間に取引契約が締結されている場合は、当該契約条件に基づき、また当該取引契約が締結されていない場合は、ご注文の受諾の際に提示されるTIJの標準販売契約約款に従って販売されます。ＴＩは、そのハードウェア製品が、ＴＩの標準保証条件に従い販売時の仕様に対応した性能を有していること、またはお客様とTIJとの間で合意された保証条件に従い合意された仕様に対応した性能を有していることを保証します。検査およびその他の品質管理技法は、ＴＩが当該保証を支援するのに必要とみなす範囲で行なわれております。各デバイスの全てのパラメーターに関する固有の検査は、政府がそれ等の実行を義務づけている場合を除き、必ずしも行なわれておりません。ＴＩは、製品のアプリケーションに関する支援もしくはお客様の製品の設計について責任を負うことはありません。TI製部品を使用しているお客様の製品及びそのアプリケーションについての責任はお客様にあります。TI製部品を使用したお客様の製品及びアプリケーションについて想定されうる危険を最小のものとするため、適切な設計上および操作上の安全対策は、必ずお客様にてお取り下さい。ＴＩは、TIの製品もしくはサービスが使用されている組み合せ、機械装置、もしくは方法に関連しているTIの特許権、著作権、回路配置利用権、その他のTIの知的財産権に基づいて何らかのライセンスを許諾するということは明示的にも黙示的にも保証も表明もしておりません。TIが第三者の製品もしくはサービスについて情報を提供することは、TIが当該製品もしくはサービスを使用することについてライセンスを与えるとか、保証もしくは是認するということを意味しません。そのような情報を使用するには第三者の特許その他の知的財産権に基づき当該第三者からライセンスを得なければならない場合もあり、またTIの特許その他の知的財産権に基づきTI からライセンスを得て頂かなければならない場合もあります。 TIのデータ・ブックもしくはデータ・シートの中にある情報を複製することは、その情報に一切の変更を加えること無く、かつその情報と結び付られた全ての保証、条件、制限及び通知と共に複製がなされる限りにおいて許されるものとします。当該情報に変更を加えて複製することは不公正で誤認を生じさせる行為です。TIは、そのような変更された情報や複製については何の義務も責任も負いません。

TIの製品もしくはサービスについてTIにより示された数値、特性、条件その他のパラメーターと異なる、あるいは、それを超えてなされた説明で当該TI製品もしくはサービスを再販売することは、当該TI製品もしくはサービスに対する全ての明示的保証、及び何らかの黙示的保証を無効にし、かつ不公正で誤認を生じさせる行為です。TIは、そのような説明については何の義務も責任もありません。 TIは、TIの製品が、安全でないことが致命的となる用途ないしアプリケーション（例えば、生命維持装置のように、TI製品に不良があった場合に、その不良により相当な確率で死傷等の重篤な事故が発生するようなもの）に使用されることを認めておりません。但し、お客様とTIの双方の権限有る役員が書面でそのような使用について明確に合意した場合は除きます。たとえTIがアプリケーションに関連した情報やサポートを提供したとしても、お客様は、そのようなアプリケーションの安全面及び規制面から見た諸問題を解決するために必要とされる専門的知識及び技術を持ち、かつ、お客様の製品について、またTI製品をそのような安全でないことが致命的となる用途に使用することについて、お客様が全ての法的責任、規制を遵守する責任、及び安全に関する要求事項を満足させる責任を負っていることを認め、かつそのことに同意します。さらに、もし万一、TIの製品がそのような安全でないことが致命的となる用途に使用されたことによって損害が発生し、TIないしその代表者がその損害を賠償した場合は、お客様がTIないしその代表者にその全額の補償をするものとします。 TI製品は、軍事的用途もしくは宇宙航空アプリケーションないし軍事的環境、航空宇宙環境にて使用されるようには設計もされていませんし、使用されることを意図されておりません。但し、当該TI製品が、軍需対応グレード品、若しくは「強化プラスティック」製品としてTIが特別に指定した製品である場合は除きます。TIが軍需対応グレード品として指定した製品のみが軍需品の仕様書に合致いたします。お客様は、TIが軍需対応グレード品として指定していない製品を、軍事的用途もしくは軍事的環境下で使用することは、もっぱらお客様の危険負担においてなされるということ、及び、お客様がもっぱら責任をもって、そのような使用に関して必要とされる全ての法的要求事項及び規制上の要求事項を満足させなければならないことを認め、かつ同意します。 TI製品は、自動車用アプリケーションないし自動車の環境において使用されるようには設計されていませんし、また使用されることを意図されておりません。但し、TIがISO/TS 16949の要求事項を満たしていると特別に指定したTI製品は除きます。お客様は、お客様が当該TI指定品以外のTI製品を自動車用アプリケーションに使用しても、TIは当該要求事項を満たしていなかったことについて、いかなる責任も負わないことを認め、かつ同意します。

弊社半導体製品の取り扱い・保管について半導体製品は、取り扱い、保管･輸送環境、基板実装条件によっては、お客様での実装前後に破壊/劣化、または故障を起こすことがあります。弊社半導体製品のお取り扱い、ご使用にあたっては下記の点を遵守して下さい。 1.　静電気　　　素手で半導体製品単体を触らないこと。どうしても触る必要がある

場合は、リストストラップ等で人体からアースをとり、導電性手袋等をして取り扱うこと。

　　　弊社出荷梱包単位（外装から取り出された内装及び個装）又は製品単品で取り扱いを行う場合は、接地された導電性のテーブル上で（導電性マットにアースをとったもの等）、アースをした作業者が行うこと。また、コンテナ等も、導電性のものを使うこと。

　　　マウンタやはんだ付け設備等、半導体の実装に関わる全ての装置類は、静電気の帯電を防止する措置を施すこと。

　　　前記のリストストラップ・導電性手袋・テーブル表面及び実装装置類の接地等の静電気帯電防止措置は、常に管理されその機能が確認されていること。

2.　温･湿度環境　　　温度：0～40、相対湿度：40～85％で保管・輸送及び取り扱

いを行うこと。（但し、結露しないこと。）

　　　直射日光があたる状態で保管・輸送しないこと。 3.　防湿梱包　　　防湿梱包品は、開封後は個別推奨保管環境及び期間に従い基板実装

すること。 4.　機械的衝撃　　　梱包品（外装、内装、個装）及び製品単品を落下させたり、衝撃を

与えないこと。 5.　熱衝撃　　　はんだ付け時は、最低限260以上の高温状態に、10秒以上さら

さないこと。（個別推奨条件がある時はそれに従うこと。） 6.　汚染　　　はんだ付け性を損なう、又はアルミ配線腐食の原因となるような汚

染物質（硫黄、塩素等ハロゲン）のある環境で保管・輸送しないこと。　　　はんだ付け後は十分にフラックスの洗浄を行うこと。（不純物含有

率が一定以下に保証された無洗浄タイプのフラックスは除く。）

以上

Copyright 2009, Texas Instruments Incorporated 日本語版日本テキサス・インスツルメンツ株式会社

2001.11

IMPORTANT NOTICE IMPORTANT NOTICE

pcm1753 pcm1754 pcm1755 - アナログ, 半導体,...

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