1. Gate writing time & Line delay 2. Line Capacitance 3. Line Resistance

Pixel Design Flow 1

1

(Example) FHD (60Hz)

TFT Charging time Calculation

2

1080

scan lines

25V

-5V

1920 x3 signal lines

15.4 usec

TFT ON time ≈1/60/1080 =15.4 usec

15.4 usec 내에서 5760 TFT를 충전 시켜야 함

Pixel 충전에 필요한 Ion 확보

known mobility, Cg determine W/ L of TFT

Id = Cg uW/L [(Vg-Vth)Vd]

RC-Delay of Gate Bus-Line

gate signal 의RC-Delay를 고려한 gate line 두께, 선폭 결정

Ton RC-Delay

Shading

Signal

. . . R

C

R

C

R

C

R

C

. . . d1 d2 d3240

t = S (RC)i i

i = 3240 for FHD

Effective TFT ON time ≈ Gate Pulse Width – RC Delay

3

Ex) F.P(Front Porch) = Ton X 9 B.P(Back Porch) = Ton X 11

-. Gate 신호는 한 line씩 순차적인 Pulse형태로 인가되며, 통상적으로 60Hz 구동방식을 적용하므로, 1 Frame time은 16.7ms이다. 이 시간 안에 화면의 모든 Pixel이 한번씩 Turn on 되어야 하므로 실제 한 Gate line에 할당되는 Gate writing time, Ton 은 “16.7ms/Gate line 수”가 된다. 여기에 Frame 간에 FP, BP를 두어야 하고 이 시간은 통상적으로 FP+BP = 20× Ton 정도이므로 실제 Ton time은 조금 더 짧아진다.

16.7msec(60Hz)

F.P B.P Ton X 1200 F.P

WUXGA(1920×3×1200)의 경우 gate line 수가 1200 개 이므로, Ton = 16.7/(1200+20) = 13.69㎲

Gate Writing Time (Ton)

4

Line Delay

1. 집중정수회로 : 일반적인 R, C, L, G 등으로 이루어진 회로

2. 분포정수회로 : R, C, L, G 등과 같은 4개의 요소가 선로를 따라 균등하게 분포된 회로

Vc(t)

+

R t = 0

+ - Vs

-

2τ τ=RC

0.632Vs

Vs

Vc(t)

t

Steady state (t ≈ 5τ)

t = 0

+ - Vs C

R

C

R

C

R

C

R

C

R

C

R

3. Line Delay Time의 정의 : Input Pulse Voltage의 10%에서 90%구간 동안의 Time

Tr

10%

90%

5

Gate Line RC Delay Margin

Ton

밝기변화

Writing Error 無 High 충전률 (~100%)

Writing Error 有 Low 충전률

Gate RC Delay

신호방향

-. 입력된 Gate Pulse는 Gate Line을 지나가면서 Pixel 내 Gate line R, C에 의해 지연되어 변형됨.

Ton

-. AMLCD의 RC Delay Margin 이러한 RC에 의한 Delay가 Ton의 20% 이하가 되도록 Line & Pixel을 Design 함.

ex) FHD급 120 Hz 1G2D 구동시

-. Ton = 1/120/(1080+20) = 7.58 us (Front/Back Porch 20Line적용)

-. Ton_eff ≈ Ton – Gate RC

-. 통상 RC가 Ton의 20 %이하가 되도록 설계함

RC < 1.52 us, Ton_eff > 6.06 us

7

Gate

Storage Elec.

Cst CLC

Com. (C/F)

Cgs Cgd

D S

G Cgc

Cgp ①

②

③

④

Cgc: Gate Line to 상판 Vcom간 Cap (g-SiNx, p-SiNx, LC)

Cgd: Gate Line to Data Line간 Cap (g-SiNx)

Cgs: Gate Line to Source Line간 Cap (g-SiNx)

Cgp: Gate Line to Pixel ITO 간 Cap (g-SiNx, p-SiNx)

Cgp

② Cgd

Cgs

① Cgc

④

③

-. Gate line Delay를 줄이기 위해 저저항 배선을 개발함과 동시에 가능한 기생 Cap. (Parasitic capacitance)을 줄이는 설계를 적용해야 한다. 아래 그림은 Gate line에 걸리는 기생 Cap.의 예이다.

※ 유기막 구조를 적용할 경우 Cgc, Cgp 등은 감소시킬 수 있으나, Cgs, Cgd 등은 설계적으로 최소화 해야 한다.

Gate Line Capacitance

8

④ Cdp

② Cgd

③ Cds

① Cdc

①

②

③

④

Cdc: Data Line to 상판 Vcom간 Cap (p-SiNx, LC)

Cgd: Gate Line to Data Line간 Cap (g-SiNx)

Cds: Data Line to Storage Line간 Cap (g-SiNx)

Cdp: Data Line to Pixel ITO 간 Cap (p-SiNx)

Gate

Storage Elec.

Cst CLC

Com. (C/F)

Cds

Cgd

S

G

Cdc

Cdp

Data

Data Line Capacitance

9

Simulation Flow Example ① Pixel Layout ② PA에 따른 3D 적층 구조 형성 ③ 3d cap. simulation 실행

Pixel Capacitance Calculation

10

< L6 40”HD의 Metal에 따른 저항 비교 >

Gate Line 의 W= 27um, L= 0.9m의 경우

a. Al-Nd/Cr= 4.8k,

b. Mo/Al-Nd= 4.7k

Data Line 의 W= 7um, L= 0.5m의 경우

a. Cr = 33.3k,

b. Cr/Al-Nd/Cr= 9.3k,

c. Mo/Al/Mo= 7.7k

t

W L

Metal 비저항 (uΩcm)

Gate Al-Nd/Cr (2500/500Å) Al-Nd 4.5, Cr 20

Mo/Al-Nd (500/2500Å) Mo 12, Al-Nd 4.5

Data Cr (1500Å) Cr 20

Cr/Al-Nd/Cr (1000/2500/500Å)

Cr 20, Al-Nd 7

Mo/Al/Mo (1000/2500/500Å) Mo 12, Al 3.1

Gate & Data Line Resistance

1. 비저항 : 물질의 고유 저항, ρ, 단위 uΩcm 2. Metal 종류별 비저항 비교

비저항

(μΩcm)

Ag 2.1

Cu 2.3

Al 3.1

MoW 11~12

CrMo 15~16

Ta 25

Ti 86.5

ITO 180

IZO 300

RL

Wt

A

11

면저항 (Rs)

◆ 비저항 (Resistivity) 길이가 L, Width가 W 이고 두께가 t인 Uniform한 Conductor의 저항(Resistance)는 다음의 식 1과 같습니

다. 여기서 ρ는 비저항 (Resistivity)이고 단위는 [Ω·m] 이며, 실제 단위는 [uΩ·cm]를 주로 사용한다. ◆ 면저항 (Sheet resistivity) 반도체에서 사용하는 Conductor의 두께는 보통 그 Conductor의 길이와 Width에 비해 상당히 작게 됩니

다. 따라서 Resistance 이외에 새로운 개념 즉, 면저항 (Sheet resistivity)를 정의하게 되면 매우 유용하게 됩

니다.

RL

Wt

sht

R sh tL

Wtsh

L

W ( )

식 3에서 L/W는 단위가 없으므로 면저항의 단위는 ohm이 되나 Resistance와의 혼돈을 피하기 위해 단위를 ohm/sq로 나타냅니다.

12

< Cst 의 용도 >

- Cst 증가 시 장점 : Vkb 감소 - Cst 증가 시 단점 충전율 저하 개구율 감소 Gate line load 증가

V i

t= Tf

Vd

Vg

Vlc(t) Vc

t=0

V drop

TFT Off

액정 Cell 전하 유지능력 보조 Kick back 감소

XGA 급 구동에 필요한 Ctotal 값 계산

(5v 구동 액정 적용, Vds 10v 측정 시 Ion 2uA, Ioff 10pA 가정)

1. Ctotal 최대값 계산

- TFT Turn on 시 공급되어야 하는 전하량 Q1

Q1 = 2 x V구동전압 x Ctotal = 2 x 5v x Ctotal (2배: 정극성, 부극성 고려)

- TFT 가 공급 가능한 최대 전하량 Q2

Q2 = ½ x Ion x Ton = ½ x 2uA x 21.7usec (1/2 배 : Ton 내 실충전 시간 고려)

- Q1 10V x Ctotal x 0.05 > 0.167pC → Ctotal > 0.334pF

3. 결론 0.344pF < Ctotal < 2.17pF

< Cst 설계 시 고려 사항 >

- Vi :충전 종료 시 Pixel 전압 - Tf : Gate Line 비선택 주기 (60Hz 구동 → 1/60초) - Vdrop : 누설 전류에 의한 전압 강하

Cst Design

13

Kick Back Voltage (Vkb)

1. Kick Back 전압 (Vkb) :

Gate 전압이 High level에서 Low level로 변할 때 (Vg high → Vg low) Charge coupling 효과에

의한 Pixel 전압의 변화 (ΔVp = Vp - Vp‘)가 발생하고 이를 kickback 전압 이라 함.

Von → Voff 시의 Gate 전압차에 의한 Vp 의 전압 강하로써 Flicker, Stitch 등의 Panel특성에

중요한 Parameter로 관리됨.

14

VLC eff = RMS (Vp – Vcom) 투과율 (V - T 특성)

Voffset = - Vcom 최적 Vcom결정 (DC 성분 보정)

Tf = 1/60 sec

Odd Frame

Vp > Vcom

Vp < Vcom

Vcom

Vg

Vd

Voffset

Vkb On

Vd + Vd + -

2

Off

Vkb과 Voffset

3. Vkb 과 Voffset의 관계

Even Frame

Vd + Vd + -

2

15

▶ Storage Capacitor 의 용도 : 액정 Cell 전하 유지능력 보조, Kick back 감소 ▶ Cst 증가 시 장점 : Vkb 감소 Cst 증가 시 단점 : 충전율 저하, 개구율 감소, Gate Line Load 증가 ▶ Kick Back 전압 : Von Voff 시의 Gate 전압차에 의한 Vp 의 전압 강하 ▶ Clc & Vkb 의 액정 전압 의존성 : White, Black 계조간 Vkb 편차의 발생

-. TN 액정 : Clc (white) < Clc (black) → Vkb (white) > Vkb (black)

ex) MSS8033 액정 ☞ e∥ : 14.7 (black), e ⊥ : 3.5 (White), De = e∥ - e ⊥> 0 (Posi 액정)

-. PVA 액정 : Clc (white) > Clc (black) → Vkb (white) < Vkb (black)

ex) MJ961213 액정

☞ e∥ : 3.6 (black), e ⊥ : 7.4 (White), De = e∥ - e ⊥< 0 (Nega 액정)

Vkb = (Von-Voff) x Clc + Cst + Cgs

Cgs

Key point

17

Inverted Staggered Electrode TFTs

Various TFT designs

18

Various Unit Pixel designs

19

TN IPS PVA

Data Bus-line Shorting

Bonding PAD

Gate Bus-line Shorting

Glass Cut

Glass Cut

ESD Protection (1)

ESD protection using a bus-line shorting method 20

ESD Protection Circuits

Bonding PAD

Glass Cut

Glass Cut

ESD protection using protection circuits

ESD Protection(2)

21

2) Shorting Bar 2) Shorting Bar

Data Line or Gate Line 들을 Shorting 시킨 구조

; Guard ring 과 Panel 사이에 위치하는 Shorting Bar 구조는, Panel cutting 바깥에 Data or Gate Line을 연결시

켜, 한 Line으로 정전기가 유입되더라도 주변 배선들로 전하를 분산시킴으로써 Panel 내부로 정전기가 유입되는 것

을 방지할 수 있는 구조임. Panel Cutting 후엔 Shorting Bar가 삭제되어 Data or Gate Line들이 분리됨.

Data Line or Gate Line 들을 Shorting 시킨 구조

; Guard ring 과 Panel 사이에 위치하는 Shorting Bar 구조는, Panel cutting 바깥에 Data or Gate Line을 연결시

켜, 한 Line으로 정전기가 유입되더라도 주변 배선들로 전하를 분산시킴으로써 Panel 내부로 정전기가 유입되는 것

을 방지할 수 있는 구조임. Panel Cutting 후엔 Shorting Bar가 삭제되어 Data or Gate Line들이 분리됨.

정전기 방지 구조 (2)

예) Device 공통 (Samsung) 설계도면

2) Shorting Bar

OLB pad

2) Shorting Bar

Active 내 Data Line

Active 내 Gate Line

TFT cutting Line

TFT cutting Line

Active

CF cutting Line

CF cutting Line

Data Fanout 배선

Gate Fanout 배선

개략도

2) Shorting Bar

OLB Pad

Data Fanout

CF cutting Line

TFT cutting Line

그림3

그림4

22

예) Device 공통 (Samsung)

3. 정전 Diode & Ticks TFT 3. 정전 Diode & Ticks TFT

Fanout 부와 Active 사이에 정전 Diode & TFT 설계

- Data or Gate Fanout 부와 Active 사이에 Diode 및 TFT를 설계하여 Capacitance 및 분산 경로를 이용하여 Panel

Cutting 후에 Active 내로 유입되려는 정전기의 전하를 분산 또는 전하 Hold 시켜 유입을 방지하고자 함.

Fanout 부와 Active 사이에 정전 Diode & TFT 설계

- Data or Gate Fanout 부와 Active 사이에 Diode 및 TFT를 설계하여 Capacitance 및 분산 경로를 이용하여 Panel

Cutting 후에 Active 내로 유입되려는 정전기의 전하를 분산 또는 전하 Hold 시켜 유입을 방지하고자 함.

1. 정전기 방지 구조 (3)

개략도 설계도면

OLB pad

Active 내 Data Line

Active 내 Gate Line

TFT cutting Line

TFT cutting Line

Active

CF cutting Line

CF cutting Line

Data Fanout 배선

Gate Fanout 배선

Floating Metal 3) 정전 Diode

3) Ticks TFT Floating Metal

3) 정전 Diode

Ticks TFT

Data Fanout

Active 내 Data Line

정전 Diode

Finished TFT Array

24 Test probe pad 정전 방지 회로

Unit Pixel design TFT array

Finished TFT Panel Design

AMOLED Pixel Design

27

Driving TFT

OLED

VDD Data Line

Address

Line

Switching

TFT

The Difference in AMOLED & TFT LCD

Data Line

Address Line

Switching TFT

Vcom

CLC

Cst

AMOLED :

- Current driven Device

- Current – Luminance

TFT LCD : - Voltage driven Device

- Voltage – Transmittance

OLED 보상 회로 – Short range Uniformity

• Vth가 조금만 변해도 전류가 크게 변함. – 결정화 불균일 – Thin film non-uniformity

SPC DR (W/L=40/4) #2

0.E+00

-14 -13 -12 -11 -10

Vgs(V)

Ids(A

)

1

2

3

4

5

6

7

8

9

10

11

12

13

14

2.0 uA

)(2

1

22%JND

)(2

)( 2

thgsth

thgs

th

ds

ds

ththgsds

thgsds

VVJNDV

VV

V

I

I

L

L

VVVKI

VVKI

VDD

VCOM

Vp

OLED

SW TFT :

Digital

OLED

• Vth가 수십 mV만 변해도 눈에 인지됨.

28

Scan k

Data i

Scan k + 1

Scan k + 2

Data i + 1 Data i + 2

OLED

・ ・ ・

・ ・ ・ data

scan Vcc

(Voltage) Voltage to current

Data conversion Tr1

Tr2

i

2Tr1C Pixel Circuit

Each sub-pixel driven by transistor circuits

controllable emitting time period

(high quality image)

Conventional 2Tr active matrix OLED display

29

Vth 보상 회로 원리

• Vth 보상 회로의 Goal

– Vgs ← Vth

• 동작 순서

– Reset

• Vgs의 인위적 확장

• DR TFT turn-on

– Vth 입력

• Turn-on된 TFT가 스스로 Vgs = Vth 될 때까지 전류 공급

– Data 입력

– 발광

VDD

VSS

G(n)

VD(t)

VP

VOLED

CAUX

CGS

Em(t)

보상 회로 6T- 1C -2S DATA

SCAN

Vth EM

Reset

Vsus

ELVDD

ELVSS

•Reset(n) = Scan(n-1)

•Vth(n) = Scan(n)

Reset

Scan

Vth

1H

n

(n-1)

Em

Cg

Vth 보상

Reset

Scan

Vth

1H

n

(n-1)

DATA

Vsus

ELVDD

ELVSS 0

14

14

10.7 → 14

8

4

12

• Vwhite = 12

• Vsus = 8

• Vblack = 6

• Vth = 0

• Cst:Cg = 1:0 (가정)

12

Em

Cst

Q = +10/3 Cst

Q = -10/3 Cst

All signals: Active HIGH

Scan2

Scan1

1H

ELVDD

ELVSS

Cstg

Vsus

Data

ELVDD

ELVSS

Vsus

Data

Scan1 logic high

- Data 충전 및 Vth 보상

Scan1 logic low

- OLED 구동

Vdata

ELVDD+Vth

ELVDD+ Vth +Vsus-Vdata

Reset

6T/1C 보상 회로 작동 원리 정리

)()0( if

)()0(

)()0(

)(

2

2

2

2

tELVELVVVK

tELVELVVVK

VtELVVVVELVK

VVKI

DDDDdatasus

DDDDdatasus

thDDthdatasusDD

thgs

TFT Panel 내장회로

패널 집적기술이란?

LCD 구동회로 부품 일부를 패널에 내장시키는 기술

- 패널 내 신호배선, 전원배선, Driver IC 형성 기술

- PCB 및 FPC 등 회로 부품 삭제하는 기술

- 저저항 배선 (Cr Al Cu), 소자특성 공정 개발 ( a-Si Oxide LTPS)

IC 부품 절감 기술

패널 집적

Gate

D

riv

e

IC

s

Co

mp

ute

r

(S

yste

m)

Connector

Connector

Timing Controller

Voltage Generator

Source Drive ICs

TTL Interface

Data Bus

Power

Power

FPC

Gate PCB

Source PCB

Source PCB

Gate PCB

Gate Drive

IC

Connector

FPC

Gate Signa

l Path

Connector

Computer (System)

○ Gate PCB ~ Source PCB : FPC (Flexible Printed Circuit) 연결구조

Gate Signal Path

○ Gate IC : TCP (Tape Carrier Package) 구성

○ T-Con ~ Source IC : TTL Interface

패널 집적 - 0단계

Co

mp

ute

r

(S

yste

m)

TTL Interface

Data Bus

Power

Power

Gate PCB

Source PCB

Source PCB

Gate PCB

Gate Drive

IC

Gate Signa

l Path

Computer (System)

○ Gate PCB ~ Source PCB FPC (Flexible Printed Circuit) 삭제 구조

Panel 경유, Gate PCB로 신호 인가

○ Gate IC : TCP (Tape Carrier Package) 구성

○ T-Con ~ Source IC : TTL Interface

Gate

D

riv

e

IC

s

Source Drive ICs

Timing Controller

Voltage Generator

패널 집적 - 1단계

Gate

D

riv

e

IC

s

Co

mp

ute

r

(S

yste

m)

TTL Interface

Data Bus

Power

Power

Source PCB

Source PCB

Gate Drive

IC

Computer (System)

○ Gate PCB ~ Source PCB FPC (Flexible Printed Circuit) 삭제 구조

○ Gate PCB 삭제 구조

○ Gate IC : COF (Chip On Film) 구성

○ T-Con ~ Source IC : TTL Interface

Timing Controller

Voltage Generator

Source Drive ICs

1. STV 2. CPV 3. OE 4. GND 5. VDD 6. VOFF 7. VON 8. VCOM 9. R/P

패널 집적 - 2단계

Co

mp

ute

r

(S

yste

m)

RSDS Interface

Data Bus

Power

Power

Source PCB

Source PCB

ASG (Amorphous Silicon Gate)

Computer (System)

○ Gate-Line : Integrated ASG (Amorphous Silicon Gate)

구조

○ CK1/CK1B/STVP/VOFF 신호 출력

Timing Controller

Voltage Generator

Source Drive ICs

Eagle IC

Eagle IC

1. STVP 2. CK 3. CKB 4. VOFF

1. STVP 2. CK1 3. CK1B 4. VOFF 5. VCOM 6. R/P

ASG

ASG

패널 집적 - 3단계

Co

mp

ute

r

(S

yste

m)

Data Bus

Power

Power

Source PCB

ASG (Amorphous Silicon Gate)

Timing Controller

Voltage Generator

Source Drive ICs

PMIC

Source PCB

Computer (System)

PMIC

1. STVP 2. CK1 3. CK1B 4. CK2 5. CK2B 6. VOFF 7. VCOM 8. R/P

ASG

ASG

ASG

ASG

○ ASG (Amorphous Silicon Gate) 구조

○ CK1/CK1BSTVP/VOFF 신호 출력

○ S-IC 개수 ½ Gate-line 개수/ASG 2배 증가 (Von

Pulse ½ )

충전율 향상을 위하여 Column Inversion 구동

○ Pixel 배치 (Dot, Column)

패널 집적 - 4단계

Co

mp

ute

r

(S

yste

m)

Data Bus

Power

Power

Source PCB

ASG (Amorphous Silicon Gate)

Timing Controller

Voltage Generator

Source Drive ICs

PMIC

Source PCB

Computer (System)

PMIC

1. STVP 2. CK1 3. CK1B 4. VOFF 5. VCOM 6. R/P

○ Integrated ASG (Amorphous Silicon Gate) 구조

○ CK1/CK1B/STVP/VOFF 신호 출력

○ S-IC 개수 1/3 감소

○ Gate-line 개수/ASG 3배 증가 (1H Time 1/3 감소)

○ 가로 Pixel 배치

패널 집적 - 5단계

ASG

ASG

ASG

ASG

ASG

ASG

42

SOG (System on Glass)

43

Display

Area

1:3 Demux.

Gate D

river

Source Driver, SRAM DC/DC, T-Con

Display

Area

Analog Switch

Gate D

river

DC

/DC

Converter

T-Con

DAC

SRAM

Display

Area

Source Driver

Gate D

river

DC

/DC

Converter

Vcom

Tim

ing

SOG-LCD

LTPS TFT-LCD

IC 비용 절감

저소비전력

T-Con

SRAM

LTPS 기반 system on Glass

44

Cost Down - LCD Driver IC 제거 또는 기능 감소를 통한 IC 가격 절감. - COG Bonding 공정 제거

Driver IC 의존성 감소 - LCD Driver IC 사양에 제한 받지 않고 LCD Panel 제작 가능. (해상도, 구동 전압, 구동 방식 등) - LCD Panel 개발 기간 단축 : Driver IC 개발과 무관함.

부가 기능 내장 - Image Sensor, 지문 인식, Memory-in-Pixel 구조를 이용한 소비 전력 감소 등의 부가 기능 구현 용이.

Effect of SOG

45

SOG-LCD vs. TFT-LCD

- 구동 회로를 Glass 상에 내장하여

COG IC 불필요. Silicon Driver IC’s

qVGA

SOG-LCD qVGA

TFT-LCD

COG 제

거

■ SOG Concept

SOG CONCEPT

DeMux

Gate

Drive

r(w

/LS)

DeMux

Gate

Drive

r(w

/LS)

SOG 1

DeMux

Gate

Driver(

w/L

S)

DC

-D

C

DeMux

Gate

Driver(

w/L

S)

DC

-D

C

Data shift register

Gate

Drive

r(w

/LS)

DC

-D

CData shift register

Gate

Drive

r(w

/LS)

DC

-D

CData Driver(DAC, AMP)

Gate

Driver

DC

-D

C

Data Driver(DAC, AMP)

Gate

Driver

DC

-D

CSOG 2 SOG 3 SOG 4

46

■ SOG Concept ?

SOG CONCEPT

ASG SOG_1 SOG_2 SOG_3 SOG_4

IC

Circuits

In Panel Gate Driver

Gate Driver

3:1 DeMux

Gate Driver

3:1 DeMux

HV Power

Gate Driver

Source S/R

HV Power

Partial T-CON

Gate Driver

Source Driver

HV Power

Partial T-CON

IC Function

Source Driver

Power

Memory

T-CON

1/3 Data

Power

Memory

T-CON

1/3 Data

LV Power

Memory

T-CON

DAC

LV Power

Memory

T-CON

Memory

LV Power

T-CON

IC Process 30V 30V ( 25V) 6V 6V 6V

VON/VOFF -9V/11V 9V/-5V 9V/-5V 9V/-5V 9V/-5V

Chip Size 100% 80% 70% 60% 45%

T-CON

Memory

Mobile 1-chip

I/F

Source

DC/DC Converter

Level Shifter

Vcom Driver

3V 6V 20V

※ 실제적용 : SOG 1단계 (why ? : 공정 難易 + 소비전력 大 (Level Shifter 는 고려가능….)

47

Ⅰ LTPS TFT

Ⅱ SOG CONCEPT

CONTENTS

Ⅲ LTPS PA

Ⅳ PANEL CIRCUIT

DeMultiplexer

DeMUX : DeMultiplexer - Inverse function of MUX - 1:3 DeMUX → 3TG

▶1 개의 입력 채널을 여러 개의 출력 채널로 분배한다. ▶LTPS TFT-LCD에서는 driver IC의 출력 전압을 여러 개의 data line에 분배하는 기능을 한다.

49

V in V out

C L

V DD

Schmetic Diagram

Symbol

INVERTER

50

PANEL CIRCUIT

+

-

■ Buffer

Circuit diagram - Inverters - Op-Amp

Operation - to reduce output load

▶ Buffer는 여러 개의 inverter를 직렬로 연결하여 형성한다. ▶ Buffer는 신호의 출력 저항을 줄여서 (구동 전류를 증가시켜서) 충전 속도를 빠르게 한다. (신호 지연을 감소시킨다.)

PANEL CIRCUIT

51

H L L H

■ Latch

Circuit diagram - 2개 Inverters

Operation - Digital data storage

▶ Latch는 기본적으로 inverter 2 개가 서로 꼬리를 무는 형태로 구성한다.

▶ Latch는 digital data를 저장하는 기능을 한다.

PANEL CIRCUIT

52

Clk

Clkb Clk

Clkb

Clk

Clkb

■ Shift Register

Circuit diagram - Latchs and switches

Operation - Digital data shifting

▶ Shift register는 latch와 switch로 구성한다. Switch와 inverter의 조합은 tri- state inverter로 대치하여 구성하기도 한다.

▶ Clock 신호에 동기되어 digital data를 shifting 시키는 역할을 한다.

PANEL CIRCUIT

53

54

Gate Driver IC • Signal levels

– Gate IC outputs: -5V – 25V swing (30Vp-p)

25V

-5V

Clo

ck

Sta

rt

pu

lse

Shift register

CK

CKB

ST

N1

N2

N3

GL1

GL2

GL3

CK

CKB

CKB

CK

CK

CKB

CKB

CK CK

CKB

CKB

CK

ST

N1 N2 N3

GL1 GL2 GL3

Shift Register

Buffer

DeMux

Gate

Drive

r(w

/LS)

DeMux

Gate

Drive

r(w

/LS)

SOG 1

■ Gate Driver

▶ Gate driver는 TFT-LCD의 gate line을 순차적으로 Pulse인가 하는 역할을 한다. ▶ Shift register와 level shifter, buffer 등으로 구성된다.

PANEL CIRCUIT

55

■ Level Shifter

SOG 1

▶ Level shifter는 낮은 전압의 입력 신호를 높은 전압의 출력 신호로 변환한다.

PANEL CIRCUIT

0V

5V

0V

10V

0V

10V 10V

–6V

Level Up Shifting

Level Down Shifting

0∼5V

Bid

irecti

on

(480)

Sh

ift

Reg

iste

r(480)

L / S

DN

0V

→ -

6V

(480)

Dig

ital B

uff

er(

480)

ST

V

CK

V

VC

D

EN

B

Gate

Dri

ver

L / S

UP

5V

→ 1

0V

(480)

VC

DB

ST

G

CF

_V

CO

M

56

f

Vcc

Oscillator

Vout

=Vcc2

0V

6V

0V

11V

12V

–6V

2

(-1)

LTPS 특성 DC/DC Converting

Basic Charge Pump(Dickson’s Charge Pump)

DeMux

Gate

Driver(

w/L

S)

DC

-D

C

DeMux

Gate

Driver(

w/L

S)

DC

-D

C

SOG 2

■ DC-DC Converter

Function & Basic Circuit

Diagram

–5V

▶ DC/DC converter는 낮은 DC 입력 전원으로부터 높은 DC 전원을 생성한다. DC 전원과 oscillation 신호, capacitor 등으로 구현할 수 있다.

PANEL CIRCUIT

57

58

Data Driver 기능

• Shift Register (Clock 신호를 사용해서 순차적으로 Pulse 발생시키는 역할)

• Buffer/Pulse generator (Shift Register에서 발생한 Pulse 증폭기능) • Video Line

• Switch Array

59

Column Driver IC Block Diagram

Analog buffer

R-DAC

data

clock Carry

TP

REV VGM1 – VGMn

Data latches

STH

Data shift register

Gate

Drive

r(w

/LS)

DC

-D

C

Data shift register

Gate

Drive

r(w

/LS)

DC

-D

C

Analog Driver SOG 3

(pointing addressing

Block addressing)

■ Data Shift Register (Analog Driver)

Function : To transfer analog data voltage to source lines one after

another

▶ Analog source driver는 driver IC로부터 입력된 analog 전압을 1H 시간 동안 각 data line에 순차적으로 전달한다. ▶ Analog source driver는 고속 shift register와 transmission gate로 구성된다.

PANEL CIRCUIT

60

Г-Voltage Generator

Active Area

ST

CK

18-bit Data 63

GL63

GL0 TP

R1

S/R Cell

6-bit Latch

6

DAC

6-bit Latch

G1

6-bit Latch

6

DAC

6-bit Latch

B1

6-bit Latch

6

DAC

6-bit Latch

R2

S/R Cell

6-bit Latch

6

DAC

6-bit Latch

G2

6-bit Latch

6

DAC

6-bit Latch

B2

6-bit Latch

6

DAC

6-bit Latch

R3

S/R Cell

6-bit Latch

6

DAC

6-bit Latch

G3

6-bit Latch

6

DAC

6-bit Latch

B3

6-bit Latch

6

DAC

6-bit Latch

Digital Driver

■ Digital Source Driver

Function : To apply analog data voltage to the source lines based on digital data

▶ Digital source driver는 memory IC로부터 입력된 digital 신호를 latch에 순차적으로 저장하고, DAC에서

analog 전압으로 변환하여 각 data line에 전달한다.

▶ Digital source driver는 고속 shift register와 latch, DAC, buffer Amp. 등으로 구성된다

PANEL CIRCUIT

Data Driver(DAC, AMP)

Gate

Driver

DC

-D

C

Data Driver(DAC, AMP)

Gate

Driver

DC

-D

C

SOG 4

61

Grey Level 0

Low

“0”

High

“1”

Low

“0”

Low

“0”

Low

“0”

OUT

Grey Level 1

Grey Level 2

Grey Level 3

AVdd

AVss

■ Digital to Analog Converter(DAC)

5 bit DAC

▶ DAC(Digital-to-Analog Converter)는 digital 입력 신호를 analog 신호로 변환

Data Driver(DAC, AMP)

Gate

Driver

DC

-D

C

Data Driver(DAC, AMP)

Gate

Driver

DC

-D

C

SOG 4

PANEL CIRCUIT

62