공학석사학 청구논문

PON 시스템용 1.25Gbps/2.5Gbps 듀얼 모드 클록

데이터 복원 회로

An 1.25Gbps/2.5Gbps Dual-Mode Clock and Data

Recovery Circuit for a PON system

2006년 2월

인하 학교 공과 학원

자공학과( 자통신공학 공)

이 성 섭

공학석사학 청구논문

PON 시스템용 1.25Gbps/2.5Gbps 듀얼 모드 클록

데이터 복원 회로

An 1.25Gbps/2.5Gbps Dual-Mode Clock and Data

Recovery Circuit for a PON system

2006년 2월

지도교수 강 진 구

이 논문을 공학석사학 논문으로 제출함

이 논문을 이 성 섭의 공학석사학 논문으로 인정함

2006년 2월 일

주심 : 김 흥 수

부심 : 강 진 구

원 : 윤 섭

- i -

요 약

본 논문에서는 가입자망의 여러 방식 에서도 기술 /경제 인 측면

에서 가장 실성 있는 방식으로 생각되고 있는 PON(Passive Optical

Network)방식에 용 가능한 새로운 구조의 클록 데이터 복원회로

(CDR, Clock and Data Recovery)를 제안하 다.

제안한 회로는 GPON(Gigabit Passive Optical Network)방식에 정의된

1.25Gbps와 2.5Gbps 두 가지 속도에 모두 용할 수 있는 듀얼모드 클록

데이터 복원회로이다. 상 고정 루 (PLL, Phase Locked Loop)를 통

해 빠른 주 수 회득을 할 수 있으며, 간단한 논리연산만으로 상회득을

할 수 있는 상검출기(PD, Phase Detector)를 가지고 있다. 하나의 압

제어발진기(VCO, Voltage Controled Oscillator)를 통해 두 가지 모드에서

동작하는 과 주 수와 상이 고정되면 하펌 (CP, Charge Pump)

회로가 동작을 하지 않아도 되는 구조이기 때문에 칩의 면 과 소비 력

을 일 수 있는 장 을 가지고 있다.

제안한 회로는 공정 라미터 TSMC 0.18 μm 1P-6M을 사용하여 설계

하 으며, Spectre와 Hspice 시뮬 이션 툴을 이용해 모의실험과 검증을

하 다. 모의실험 결과 1.25Gbps와 2.5Gbps 두 가지 모드에서 클록과 데

이터가 정확히 복원되는 것을 확인 할 수 있었다. 1.8V 원 공 에 력

소비는 60mW 이하 다.

- ii -

Abstract

This paper describes a new structure of CDR(Clock and Data

Recovery) that can be applied to PON(passive Optical Network) which

is now considered the most suitable for optical network on a

technical/economical point of view. The proposed circuit is a dual

mode clock and data recovery circuit, that is, applicable to both

1.25Gbps and 2.5Gbps that meets the GPON(Gigabit Passive Optical

Network) standard. The PLL structure and the phase detector the

circuit employs makes it possible to compensate frequency at high

data rates and to detect phase difference through only simple logic

operations, respectively. It can also reduce chip area and power

dissipation because only a single VCO(Voltage Controled Oscillator) is

required which operates in two modes and once both a frequency and

a phase are locked, a CP(charge pump) circuit needs not to be

activated.

The presented circuit was designed using a TSMC 0.18 um 1P-6M

technology and successfully recovered clock and data at both 1.25Gbps

and 2.5Gbps as a result of Spectre and Hspice simulations. The circuit

operates at 1.8 volts and consumes less than 60mw.

- iii -

차 례

요 약························································································································· i

Abstract ··················································································································· ii

차 례························································································································ iii

그 림 차 례 ·············································································································vi

표 차례 ·················································································································vii

제 1 장 서 론 ········································································································ 1

제 2 장 연구 배경 ································································································ 3

2.1 PON 시스템 소개 ················································································ 3

2.1.1 가입자망 도입배경 ····································································· 3

2.1.2 가입자망의 구조 ········································································ 3

2.1.3 PON 시스템 구조와 동작원리 ······················································ 6

2.2 CDR Design Issues ············································································ 7

2.2.1 직렬 데이터 송수신 ······································································ 7

2.2.2 선형 상 검출기를 이용한 CDR ··············································· 10

2.2.3 바이 리 상 검출기를 이용한 CDR ······································· 12

제 3 장 PON 시스템용 듀얼모드 클록 데이터 복원회로 ······························ 15

3.1 개 요 ································································································· 15

3.2 CDR 체구조 동작원리 ······························································ 17

3.3 상 검출기(Phase Detector) ···························································· 19

3.3.1 새로운 구조의 상 검출기 ························································ 19

- iv -

3.3.2 상 검출기의 동작 알고리즘 ···················································· 21

3.4 주 수 검출기(Frequency Detector) ················································· 24

3.5 주 수 고정 검출기(Frequency Lock Detector) ······························ 25

3.6 하펌 (Charge Pump) ··································································· 27

3.7 압제어발진기(Voltage Control Oscillator) ······································ 29

3.7.1 지연 셀(delay cell) ······································································ 29

3.7.2 리 리카 바이어스 회로(replica bias circuit) ···························· 31

3.7.3 풀 스윙 발생기(full swing generator) ······································· 32

3.8 기본회로 ······························································································· 33

3.8.1 표본화기(sampler) ······································································· 33

3.8.2 듀얼 주 수 분주기(dual frequency divider) ···························· 34

3.8.3 이 모서리동작 D-Flip Flop ······················································ 35

3.9 PRBS(Pseudo Random Bit Sequence) ·············································· 36

제 4 장 모의실험 ································································································ 37

4.1 VCO 동작범 모의실험 ····································································· 37

4.2 CDR 체회로 모의실험 ····································································· 38

제 5 장 이아웃············································································································45

제 6 장 결 론 ········································································································ 49

참 고 문 헌

- v -

그림 차례

그림 2.1 P2P 망구조 ······························································································ 4

그림 2.2 AON 망구조 ···························································································· 4

그림 2.3 PON 망구조 ···························································································· 5

그림 2.4 PON시스템의 구조와 동작원리 ······························································ 6

그림 2.5 송시스템 구성 ······················································································ 8

그림 2.6 클록 데이터 복원 ·············································································· 8

그림 2.7 클록 데이터 복원 회로의 동작 ························································· 9

그림 2.8 (a) 선형 상검출기를 이용한 클록 데이터 복원 회로 (b) 회로의 동작 ··· 10

그림 2.9 (a) 선형 상 검출기의 동작 (b) 선형 상 검출기의 출력 ············· 11

그림 2.10 바이 리 상 검출기를 이용한 클록 데이터 복원 회로 ············ 12

그림 2.11 (a) 2배 과표본화 방식의 바이 리 상 검출기의 동작과 (b) 그 출력 ······· 13

그림 2.12 (a) 3배 과표본화 상 검출 방법 (b) 상 검출기 출력 압 ········ 14

그림 3.1 PON 시스템 물리계층의 블록 다이어그램 ·········································· 15

그림 3.2 제안한 클록 데이터 복원회로 ························································· 17

그림 3.3 제안한 PD의 블록도 ············································································· 20

그림 3.4 4x oversampling시 클록 구간 ······························································ 20

그림 3.5 UP/DOWN 신호 계산회로 ····································································· 23

그림 3.6 FD의 회로도 ·························································································· 24

그림 3.7 Frequency Lock Detector의 회로도와 타이 도 ································· 25

그림 3.8 Frequency Lock Detector의 상태천이도 ············································· 27

그림 3.9 하펌 루 필터 ········································································· 27

그림 3.10 하펌 구성 ······················································································ 28

그림 3.11 지연 셀 회로도 ···················································································· 29

그림 3.12 리 리카 바이어스 회로 ····································································· 32

- vi -

그림 3.13 full-swing level generator ································································· 33

그림 3.14 sampler 회로 ······················································································· 34

그림 3.15 듀얼모드 주 수 분주기 ····································································· 35

그림 3.16 이 모서리 동작 D-Flip Flop ···························································· 35

그림 3.17 PRBS(Pseudo Random Bit Sequence) 회로도 ·································· 36

그림 4.1 VCO 이득곡선 ······················································································· 37

그림 4.2 모의실험을 한 CDR회로 구성 ·························································· 38

그림 4.3 CDR의 제어신호 모의실험 결과 (동작속도 1.25Gbps) ······················· 39

그림 4.4 CDR의 제어신호 모의실험 결과 (동작속도 2.5Gbps) ························· 40

그림 4.5 VCO 제어 압 (동작속도 1.25Gbps) ··················································· 41

그림 4.6 VCO 제어 압 (동작속도 2.5Gbps) ····················································· 41

그림 4.7 1.25Gbps 입력데이터와 복원된 데이터/클록 ······································· 42

그림 4.8 복원된 데이터/클록의 지터측정 (1.25Gbps) ········································ 42

그림 4.9 2.5Gbps 입력데이터와 복원된 데이터/클록 ········································· 43

그림 4.10 복원된 데이터/클록의 지터측정 (2.5Gbps) ········································ 43

그림 5.1 PD 이아웃 ·························································································· 45

그림 5.2 FD 이아웃 ·························································································· 45

그림 5.3 Frequency Lock Detector 이아웃 ···················································· 46

그림 5.4 Charge Pump 이아웃 ········································································ 46

그림 5.5 루 필터 이아웃 ················································································ 47

그림 5.6 VCO 이아웃 ······················································································· 47

그림 5.7 CDR 체 이아웃 ·············································································· 48

그림 5.8 ONU단 이아웃 ··················································································· 48

- vii -

표 차 례

표 3.1 TDMA-PON 방식 비교 ··········································································· 16

표 3.2 True/False table of sampling Data ························································ 21

표 3.3 클록과 데이터의 상동기 알고리즘 ······················································· 22

표 3.4 UP/DOWN 신호 계산회로 도출 방법 ····················································· 23

- 1 -

제 1 장 서 론

ADSL(Asymmetric Digital Subscriber Line)이 도입된 1998년 이래 지

까지 국내의 가입자망 보 은 빠른 속도로 증가하여 재 국내 가입자

수는 1000만을 넘어섰고, 총 가구의 70%이상이 고속 가입자망 서비스

를 사용하고 있는 것으로 추산되고 있다.[1]

한편 가입자망을 통한 서비스는 인터넷 웹 서핑으로부터 주식거래, 음

성통신 서비스와 동화상 통신 서비스, VOD(Video On Demand) 서비스

등의 여러 가지 멀티미디어 컨텐츠의 서비스와 최근 HD 의 디지털 TV

의 시범 서비스에 이르기까지 일반 가정을 상으로 하는 가입자망에 있

어서도 역폭에 한 요구가 폭발 으로 증가하여 가까운 미래 가입자의

요구를 만족시키기 한 필요 역은 가입자당 약 65Mbps를 상회할 것

으로 측되고 있다. 가입자망의 서비스 구역의 제한과 증가하는 역폭

에 한 요구들을 해결하기 하여 최근 들어 제시되고 있는 안이 바로

가입자망(FTTH, Fiber To The Home)이다. 가입자망에서 사용되는

통신매체인 이블은 송특성이 우수하고 신호의 손실이 어 장거리

송이 가능하며, 기 장애가 없고 역이 거의 무한하기 때문에 미래

의 역 수요에 처하기에 합하다고 할 수 있다.

가입자망의 여러 방식 에서도 기술 /경제 인 측면에서 가장 실

성 있는 방식으로 생각되고 있는 것이 PON(Passive Optical Network)방

식이다. 이블 모뎀, xDSL등의 세계 인 가입자망 보 황을 볼

때, 세계 인 가입자망의 흐름을 주도하고 있는 우리나라가 차세 가입

자망인 PON 시스템의 용에 합하며, 정부도 장기 인 계획으로 모든

가입자망의 가입자망 화를 제시한 바 있다. 이와 같이 가입자망

련 시장 수요는 국내에 무르익고 있는 반면 련 기술은 재 선진국에서

- 2 -

독 하다시피 하고 있는 실이다. PON의 경우 IEEE, ITU-T의 양 진

에서 재 기가비트 PON시스템의 국제 표 화 작업을 수행 하고 있

고, 미국, 이스라엘, 일본을 비롯한 국가에서는 이미 가 표 사양을 만족

하는 PON시스템용 기기의 시제품을 제작하여 발표한 바 있다.[2] ADSL,

VDSL의 경우 국내 시장 수요를 충당하는 부분의 기기들의 핵심부품들

이 외국으로부터의 수입에 의존하고 있다는 사실로 미루어 볼 때, 차세

가입자망에 요구되는 핵심 기술에 한 연구 개발이 시 하다고 하겠

다.

PON시스템의 핵심 기술로는 버스트모드/연속모드 송수신기의 구

과, 이를 조정하는 매체 속 제어(MAC, Media Access Control)회로의

구 을 들 수 있다. 본 논문에서는 이 에서도 연속 모드 수신기의 핵심

블록인 연속모드 클록 데이터 복원회로(CDR, Clock and Data

Recovery)의 설계와 제작에 한 연구와 실험 결과를 제시한다. 제안된

회로는 0.18㎛ CMOS 공정을 사용하여 설계되었으며 1.25Gbps와 2.5Gbps

의 데이터 속도에서 정상 으로 클록과 데이터를 복원해 내는 것을 목표

로 하 다.

본 논문의 구성은, 2장에서는 PON시스템에 한 간략한 소개와, CDR

design issue를 다루었다. 3장에서는 PON시스템에 용가능하며,

1.25Gbps와 2.5Gbps 두 가지 속도에서 동작하는 클록 데이터 복원회

로의 구조를 제시하며, 회로를 구성하는 각 블록들의 설계결과를 설명한

다. 4장에서는 3장에서 설계한 블록들을 사용하여 제안된 클록 데이터

복원회로를 구성하고 모의실험을 통하여 그 동작을 검증한다. 5장에서는

설계된 회로의 이아웃 결과를 설명하고 6장에서 결론을 지으며 본 논문

을 맺도록 한다.

- 3 -

제 2 장 연구 배경

2.1 PON 시스템 소개

2.1.1 가입자망 도입배경

최근 몇 년간 가입자망 련 기술들에 한 심이 속도로 증가하면

서 인터넷 서비스, DSL(Digital Subscriber Line)기술의 발달, CATV와

무선통신의 보 으로 이른바 고속 인터넷 서비스라고 불리는 가입자망

의 보 률이 극 으로 증가하는 결과를 가져왔다.

최근의 VDSL(Very high-data rate Digital Subscriber Line)의 경우 상

향/하향 속도 6.4Mbps/52Mbps, 3Mbps/25Mbps 혹은 양방향 13Mbps를

최 1.5Km까지 제공하는 것이 가능하다고 알려져 있다. 그러나 최근의

자우편, 웹 서핑 등의 인터넷 서비스와 VOD등과 같은 동 상을 포함한

멀티미디어 서비스의 격한 확장으로 인하여 가까운 미래 가입자의 요구

를 만족시키기 한 필요 역은 폭발 으로 증가할 것으로 상된다. 가

입자망의 서비스 구역의 제한, 증가하는 역폭에 한 요구들을 해결하

기 하여 최근 들어 제시되고 있는 안이 바로 가입자 망(FTTH,

Fiber To The Home)이다. 가입자망에서 사용되는 통신매체인 이

블은 송특성이 우수하고 신호의 손실이 어 장거리 송이 가능하며,

기 장애가 없고 역이 거의 무한하므로 미래의 역 수요에 처

하기에 합하다고 할 수 있다.

2.1.2 가입자망의 구조

가. P2P(Point To Point)

P2P망은 그림 2.1과 같이 서비스 제공 업체에서 각 가입자까지 가입자

- 4 -

별 용의 이블을 포설하는 망구조를 말한다. 각 가입자는 특정 링크

를 유하게 되므로 항상 안정 인 서비스를 제공 받을 수 있다.

그림 2.1 P2P 망구조

그러나 P2P 망구조는 가입자 수만큼의 이블 라인과 가입자 수의

두 배의 송수신장치가 필요하게 되므로 기 시설에 한 투자비용이

증가하게 되는 단 이 있다. 그러므로 이러한 구조는 고가의 안정된 서비

스를 한 특화된 서비스에는 합하나, 일반 가정을 상으로 하는 렴

한 가격의 가입자망 서비스에는 부 합하다.

나. AON(Active Optical Network)

AON 망구조의 표 인 는 그림 2.2와 같다. 가입자 지역 내의

한 치에 원격노드(RN, Remote Node)를 설치하고 원격노드에서 가입자

의 트래픽을 각 가입자들에게 분산하게 된다.

그림 2.2 AON 망구조

- 5 -

그림 2.2에서 보이는 것처럼 서비스 제공자로부터 원격노드까지의 링크

는 각 가입자가 공유하고 있으므로 기 이블 설치비용은 P2P망보다

렴하게 되나, 원격노드에 력이 필요한 능동소자가 요구되므로 리/

유지 면에서 불리한 면이 있다. 한 망을 구성하는데 있어 가입자 수의

두 배 이상의 송수신기가 필요하므로 렴한 가격으로 서비스를 제공

하여야 하는 가입자망에 용하기에는 어려움이 있다.

다. PON(Passive Optical Network)

PON망의 경우 AON망과 비슷한 형태인 트리(tree)구조로 이블을

구성하게 되나, 원격노드에 신호를 분배하는 수동소자( 분배기)를 사

용하는 차이 이 있다. PON은 AON과 달리 원격노드에 능동소자가 필요

하지 않으므로 AON에 비해 설치비용이 낮고 유지/보수/확장이 유리하게

된다. 한 필요한 송수신장치의 개수가 AON망의 반이므로 훨씬

렴한 가격으로 가입자에 서비스를 제공할 수 있게 되므로, 앞서 설명한

두 가지 망구조(P2P, AON)들과 비교할 때 가장 실성 있는 가입자망

의 구조이다.

그림 2.3 PON 망구조

- 6 -

2.1.3 PON 시스템 구조와 동작원리

PON 시스템의 구성과 동작원리는 그림 2.4와 같다. 망의 형태는 트리

(tree)구조로서, 섬유의 속 에는 수동 분배기를 사용하여 버스

(Optical bus)를 구성하게 된다. 섬유망의 각 한 끝에는 OLT(Optical

Link Termination)가 연결되며, 나머지 끝에는 다수의 ONU(Optical

Network Unit)라 불리는 송수신기기가 연결되며, OLT는 서비스 제공업

체 측에, ONU는 가입자 측에 치하게 된다.

그림 2.4 PON시스템의 구조와 동작원리

PON 시스템에서의 데이터의 송은 OLT와 ONU간에서만 이루어진다.

OLT에서 ONU로의 송을 하향 송, ONU에서 OLT로의 송을 상향

송이라고 부르기로 한다. PON 시스템에서는 하향 송과 상향 송에 각기

장이 다른 이 를 사용하여 한 가닥의 섬유 채 을 공유한다.

PON 시스템의 하향 송, 즉 OLT로부터 ONU로의 송에는 시분할 다

화 기법(TDM, Time Division Multiplexing)을 사용한 로드캐스

(broadcasting)방식이 사용된다. 한편 상향 송에서는 각 ONU들이 송신

하는 데이터가 OLT로 송될 때 데이터간의 충돌이 일어나지 않도록 하

- 7 -

기 하여 OLT에서는 ONU마다 시간을 할당, 모든 ONU는 자신에게 보

장된 시간(타임 슬롯, time slot)에서만 데이터를 송신하도록 하고 있다.

이러한 방식을 TDMA(Time Division Multiple Access)라고 부른다. 어느

ONU가 데이터를 송신할 때 나머지 다른 ONU들은 송신 인 ONU를 방

해하지 않도록 이 의 원을 완 히 차단하여야 한다.

일반 인 통신 시스템의 경우 수신측에서 수신된 데이터로부터 클록

정보를 복원하여 이를 통해 데이터를 시간 축에서 재 정렬(retiming)하게

되므로, 실제데이터의 송이 없을 경우에도 미리 약속된 패턴의 더미

(dummy) 데이터를 송신하여 수신측의 실제 송되는 데이터가 없을 경

우에도 클록 복원회로가 송신기와의 동기를 유지하게 된다. 이를 연속모

드 송(continuous mode transmission)이라고 부른다. 본 논문에서 제안

하는 CDR회로가 바로 연속모드 송에 사용되는 클록 데이터 복원회

로이다.

2.2 CDR Design Issues

2.2.1 직렬 데이터 송수신

집 회로 기술의 발달과 더불어 데이터 통신의 속도는 비약 으로 높

아지고 있다. 데이터의 송 속도를 높이는 해 2가지 다른 근 방법이

존재하는데, 하나는 송 채 의 수를 늘리는 병렬 송 방식이고 다른

하나는 각 채 의 송 능력의 향상시켜 데이터 송률을 높이려는 직렬

송 방식이다. 이 채 의수를 늘이는 방법은 하드웨어 으로 비용이

많이 들기 때문에 직렬 데이터 송방식이 10기가비트 Ethernet, Fiber

Channel, SONET 등의 표 으로 채택되어 리 사용되고 있다.

이러한 직렬 데이터 송수신에서는 데이터가 오고 가는 속도가 매우 높

기 때문에 잡음과 제한된 회로 채 의 역폭에 의해 데이터의 불확실

- 8 -

성이 높아지게 된다. 그림 2.5는 직렬 데이터 송수신의 개념도이다. 여기

서 송신부(TX)와 수신부(RX)를 구동하는 클록의 상 계가 하여야

데이터를 오류 없이 복원할 수 있다. 이 때 데이터 송의 불확실성을

이기 해서, 송신부에서는 클록의 지터를 최소화해야 한다. 한, 채 의

특성을 감안하여 미리 신호를 히 변형하거나 인터페이스 회로의 역

폭을 최 화 하는 노력이 필요하다.

그림 2.5 송시스템 구성

한편, 수신부에서는 보다 복잡한 조건이 요구된다. 수신부에서는 입력

데이터로부터 데이터를 샘 링하기 해 가능한 한 지터가 은 클록을

복원해내야 하며, BER(Bit Error Rate)이 최소가 되도록 복원된 클록과

입력 데이터의 상 계가 최 을 유지해야 한다. 개의 경우 채 의

제한된 역폭 때문에 송신기보다 수신기의 데이터의 불확실성이 높은 것

이 일반 인데, 이를 제거하기 해 수신기의 설계에 보다 많은 주의가

필요하다.

그림 2.6 클록 데이터 복원

- 9 -

이런 동작을 클록 데이터 복원이라고 하는데, 그 기본 인 동작을

그림 2.7에 나타내었다. 송신부에서 보낸 데이터는 채 을 거치면서 채

역폭에 의한 신호간 간섭 효과와 임의의 잡음 성분에 의해서 왜곡된다.

따라서 수신단에서 받은 데이터는 송신단에서 보낸 데이터에 비해 지터가

크고, 신호 잡음비(SNR, Signal to Noise Ratio)는 낮게 된다. 수신부

의 클록 데이터 복원 회로는 이 데이터로부터 데이터의 주 수와 같은

속도의 클록을 복원해 냄과 동시에 그 상 정보를 악하여, 최 의 샘

링 치를 결정하여야 한다. 이러한 과정이 성공 으로 이루어 졌을 때,

우리는 그림 2.7에서 보는 것과 같이 송신된 데이터를 수신부에서 에러

없이 복원할 수 있다.

그림 2.7 클록 데이터 복원 회로의 동작

에 설명한 클록 데이터 복원 회로는 크게 선형 상 검출기를 사

용한 것과 바이 리 상 검출기를 사용한 것으로 나 수 있는데 다음

에서는 이들에 해 자세히 살펴보도록 하겠다.

- 10 -

2.2.2 선형 상 검출기를 이용한 CDR

그림 2.8 (a)는 선형 상 검출기를 이용한 클록 데이터 복원 회로의

구성도이다. 기본 으로 클록 복원 회로는 PLL을 이용하여 구 하는데,

이 PLL은 상 검출기(PD, Phase Detector), 루 필터(LP, Loop Filter),

압 제어 발진기(VCO, Voltage Controlled Oscillator) 등으로 구성된다.

이로부터 복원된 클록과 입력 데이터와의 계는 그림 2.8 (b)와 같다. 클

록과 데이터는 90° 의 상차를 가지며, 클록의 상승에지(rising edge)에

서 데이터를 샘 링 한다.

그림 2.8 (a) 선형 상검출기를 이용한 클록 데이터 복원 회로 (b) 회로의 동작

상 검출기의 동작 특성에 따라서 PLL이나 CDR 회로를 선형(Linear)

는 바이 리(Binary)로 분류한다. 선형 상 검출기는 입력 데이터와

수신부 클록의 상차를 비교하여, 그 차이에 비례하는 비를 가지는 펄

스를 생성한다(그림 2.9 (a)). 결과 으로 상 검출기의 평균 출력 압

은 입력데이터와 클록의 상차에 비례한다(그림 2.9 (b)).

- 11 -

그림 2.9 (a) 선형 상 검출기의 동작 (b) 선형 상 검출기의 출력

선형 상 검출기의 표 인 로 Hogge 방식의 상 검출기가 있

다.[3] 이러한 상 검출 방식의 경우 클록이 데이터에 락(lock)된 상태에

서 출력이 '0'이기 때문에 PLL이 정상 상태에서 동작할 경우 VCO의 제

어 압이 움직이지 않는다. 따라서 PLL이 lock 되었을 경우에 클록의 지

터가 다. 한, 선형 상 검출기를 사용하면 클록 복원 회로 체의 특

성을 선형-시불변(LTI, Linear Time Invariant)시스템으로 생각할 수 있

기 때문에 설계 과정에서 시스템의 특성이 측 가능하며, 구 후의 동

작이 동작 환경에 상 없이 안정 이다. 이러한 이유에서 많은 시스템들

이 선형 상 검출기를 이용하여 클록을 복원하는 방식을 사용하고 있

다.[3]-[6]

하지만, 선형 상 검출기는 다 상을 사용할 수 없기 때문에 시스

템 내의 모든 회로가 입력 데이터와 같은 속도로 동작해야 하는 부담이

있다. 그러므로 높은 동작 속도를 요구하는 CMOS 회로에서는 그 구 이

용이하지 않다. 한, 클록과 데이터 사이의 상 오차가 작아질수록 상

검출기의 출력 펄스의 폭도 그에 비례해서 어야 하는데 좁은 펄스를 만

들 수 있는 회로의 구 역시 쉽지 않다. 한, 상 검출에 입력 데이터

를 직 사용해야 하므로 노이즈가 고 신호 왜곡이 은 limiting

- 12 -

amplifier 회로를 요구하는 단 이 있다.

2.2.3 바이 리 상 검출기를 이용한 CDR

그림 2.10은 바이 리 상 검출기의 한 종류인 Alexander-type의 상

검출기를 이용한 클록 데이터 복원 회로이다.[7] 이 상 검출기의 출

력은 UP과 DOWN의 두 가지 디지털 신호로 구성되며, 클록의 상이 데

이터의 상보다 늦으면 UP 신호가 '1'이 되고 반 의 경우에는 DOWN

신호가 '1'이 된다(그림 2.10 (a)). 이러한 방식에서는 데이터를 한 주기에

두 번 샘 링 하여야 하기 때문에 이러한 상 검출 방식을 2배 과표본화

(2x oversampling) 방식이라고도 한다.

그림 2.10 바이 리 상 검출기를 이용한 클록 데이터 복원 회로

그림 2.11 (a)와 그림 2.11 (b)에서 볼 수 있듯이 바이 리 상 검출기

의 출력은 상 오차의 크기에 한 정보가 생략되어 있다. 즉, UP 는

DOWN 신호가 인가 될 때 펄스의 폭이 클록의 한 주기로 항상 일정하

다. 따라서 선형 상 검출기가 가지는 좁은 폭의 펄스를 만들어야 하는

문제로부터 자유롭다. 한, 샘 링 된 데이터를 이용하여 클록과 데이터

의 상을 비교하기 때문에 입력 데이터를 직 이용하는 선형 상 검출

기와 다르게 다 상 클록을 이용할 수 있다.

- 13 -

이는 체 시스템의 동작 속도를 낮추어 회로 구 을 용이하게 한다.

한, 데이터를 샘 링 하여 사용하므로 limiting amplifier가 필요하지 않

다.

그림 2.11 (a) 2배 과표본화 방식의 바이 리 상 검출기의 동작과 (b) 그 출력

바이 리 상 검출 방식의 다른 로써 3배 과표본화 기법을 사용한

데드존 상 검출 방식이 있는데 그림 2.12 (a)가 그 개념도이다. 데이터

를 한 주기 동안 3번 샘 링하여 그 결과를 이용하여 상을 검출하는데

'dclk'와 'lclk'에서 샘 링한 결과가 서로 다르면 DOWN 신호가 '1'이

되며, 'dclk'와 'rclk'에서 샘 링한 결과가 서로 다르면 UP 신호가 '1'이

된다. 데드존 상 검출기는 결과 으로 그림 2.12 (b)에서 볼 수 있는 바

와 같이 UP 신호와 DOWN 신호가 모두 '0'이 되는 데드존을 가진다.[8]

- 14 -

그림 2.12 (a) 3배 과표본화 상 검출 방법 (b) 상 검출기 출력 압

바이 리 상 검출기를 이용한 CDR 회로의 경우, 별도의 하드웨어나

샘 링 과정 없이 데이터를 복원할 수 있다는 장 을 가진다. 그리고, 앞

서 언 한 바와 같이 다 상 클록을 이용하여 구성 회로들의 동작 속

도를 낮출 수 있기 때문에 구 이 용이하다.

- 15 -

제 3 장 PON 시스템용 듀얼 모드 클록

데이터 복원회로

3.1 개 요

그림 3.1 PON 시스템 물리계층의 블록 다이어그램

일반 인 PON시스템의 물리계층(physical layer)은 그림 3.1에 있는 블

록다이어그램과 같이 구성된다. 그림에는 편의상 1개의 ONU만이 표시되

어 있다. 이런 송수신기를 구 하는데 있어서 SONET의 지터 규격을

만족시키기 해서는 CDR에 사용되는 VCO는 수신단에서 입력 데이터에

정확하게 일치하는 주 수로 맞춰져야만 한다. 그 기 때문에 일반 으로

10Gbps에서 동작하는 CDR은 VCXO(Voltage Control Crystal Oscillator)

와 같은 외부 퍼런스 클록을 필요로 하게 되고 동작 범 는 한 개의 데

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이터 속도에 제한되어지게 된다. FEC(Forward Error Correction)을 용

하는 WDM(Wavelength Division Multiplexing) 통신의 경우에는 데이

터 패킷에 FEC 블록의 유무에 따라 데이터 송률은 10.8Gbps에서

9.95Gbps의 범 를 가지게 된다. 그 기 때문에 WDM에 용하기 해

서는 FEC에 따라서 CDR은 9.95Gbps에서 10.8Gbps사이의 어떤 데이터

속도도 지원이 가능해야 한다.[9] 한, TDMA-PON 방식의 비교를 나타

낸 표 3.1에서 알 수 있듯이 GPON의 경우, 하향 속도가 1.25Gb/s 와 2.5

Gb/s의 두 가지 스펙을 가지고 있다.

표 3.1 TDMA-PON 방식 비교

이런 요구를 충족시키기 해 본 논문에서는 넓은 범 의 tracking

range를 가지면서 1.25Gbps 와 2.5Gbps의 두 가지 속도에서 동작하도록

4배 과표본화(4x oversampling)[10] 방식을 이용한 상 검출기를 사용하

여 새로운 구조의 CDR을 제안하 다. 상 검출기(PD, Phase Detector)

와 주 수 검출기(FD, Frequency Detector)가 따로 구 되었기 때문에 이

를 VCO의 제어 정보로 변환시키기 해 2개의 하펌 (CP, Change

Pump)를 사용하 다.

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3.2 CDR 체구조 동작원리

그림 3.2는 제안하는 듀얼모드(dual mode) CDR 회로이다. 본 논문에서

제안하는 회로는 PLL을 이용한 구조를 기반으로 구성되었다. 한, 회로

의 동작속도를 낮추기 해 VCO의 클록은 데이터 속도의 반에 해당하

는 625MHz(데이터 속도 1.25Gbps), 는 1.25GHz(데이터 속도 2.5Gb/s)

로 동작하는 half rate 구조를 사용하 다.

그림 3.2 제안한 클록 데이터 복원회로

이 회로의 구조는 크게 8개의 블록으로 나 어지고 그 구성은 PD와

FD와 FSM(Finite State Machine)으로 설계된 주 수 고정 검출기

(Frequency Lock Detector), 2개의 CP와 LF(Loop Filter), VCO와 Dual

Divider, 그리고 DET-FF(Double Edge Triggered-Flip Flop)로 구성된다.

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제안된 회로는 크게 FD, CP2, LF, VCO, Dual Divider로 구성된 루 1

과 PD, CP1, LF, VCO 로 구성된 루 2로 나 수 있다. Mode_select 신

호가 '0'이면 1.25Gbps로 동작하며, '1'이면 2.5Gbps의 속도로 CDR이 동

작하게 된다.

먼 루 1의 동작을 보면, FD는 Divider에 의해 분주된 VCO의 클록

과 기 클록(Ref_clk)의 주 수를 동기화 시키는 역할을 한다. FD에서

발생 된 UP/DOWN 신호는 하펌 (CP2)에 의해서 류로 변환되고 이

류는 루 필터에 의해서 VCO의 제어 압으로 변환된다. VCO는 제어

압에 의해서 기 클록과 동기화된 클록을 발생시킨다. VCO의 클록이

625MHz 는 1.25GHz가 되면, Frequency Lock Detector는 Lock 신호를

출력하게 되고, 이때 CP2는 동작을 멈추게 되며, 루 2가 동작을 시작하

게 된다. CP2의 류는 CP1의 류에 비해 크게 설정하여 VCO 클록의

주 수가 625MHz 는 1.25GHz에 빠르게 근할 수 있도록 하 다.

루 2의 동작을 살펴보면, 입력 데이터와 VCO 클록의 상을 동기화

하기 해서 입력된 신호의 상 변동을 감지하는 4배 과표본화 방식의

PD를 사용하게 된다. PD에서 발생 된 UP/DOWN 신호는 하펌 (CP1)

에 의해서 류로 변환되고 이 류는 루 필터에 의해서 VCO의 제어

압으로 변환된다. 이때, PD는 clk0이 데이터의 앙에 오도록 VCO의

제어 압을 제어하게 된다. clk0이 데이터의 앙에 치하게 되면 VCO

클록의 상과 주 수는 고정이 되며, 이때 CDR회로는 잠 상태(lock

state)에 들어갔다고 한다. 마지막으로, VCO에서 발생된 clk0을 사용하는

DET-FF는 입력된 신호를 복원을 하게 된다. 이때, 복원된 클록은 clk0이

된다.

제안된 CDR회로는 잠 상태에 있을 때 PD의 UP/DOWN 신호는 모두

'0'이 되며, CP1이 동작을 멈추게 되어 력소모를 일 수 있다는 장

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이 있다. 체 시스템의 클록은 VCO에서 만들어지며 각 클록은 45°의

상 차이를 보인다. 한, 동기 된 클록은 625MHz 는 1.25Ghz의 주 수

를 가지며 클록과 클록 사이의 지연은 각각 200ps와 100ps이다. LF는 기

본 인 2차 루 필터로 C1, C2, R로 구성되어 VCO를 제어한다. VCO는

기본 인 Delay Cell 4개로 구성되어 있고 LF의 제어 압에 의해 8개의

클록(clk0, clk0b, ..., clk3, clk3b)신호가 출력으로 나와 PD에서 입력되는

데이터를 샘 링 할 때와 DET-FF에서 데이터를 복원 할 때 사용된다.

3.3 상 검출기(Phase Detector)

3.3.1 새로운 구조의 상 검출기

그림 3.3은 4x oversampling방법을 사용한 상검출기의 블록도이다.

PD회로는 입력 데이터를 샘 링 하기 한 1:4 sampler, 샘 된 신호의

값을 결정하기 한 Parallel DFF, 그리고 DFF로부터 결정된 신호의 상

태 비교를 한 UP/DOWN Controller로 구성된다.

1:4 sampler는 VCO에서 제공하는 8개의 클록으로 입력 데이터를 2비트

씩 샘 링하게 된다. 8개의 다 상 클록은 각각 45°의 상차가 나기

때문에 그림 3.4를 보면 알 수 있듯이 샘 링 된 8개의 데이터는 서로

200ps(데이터 속도 1.25Gb/s) 는 100ps(데이터 속도 2.5Gb/s)의 시간차

가 존재한다. 본 논문에서 제안된 상 검출기의 알고리즘은 샘 링 된 8

개의 데이터를 동시에 보고 UP/DOWN 상태를 단하게 된다. 그러므로

UP/DOWN Controller에 입력되는 8개의 입력은 샘 링 된 데이터가 동

시에 입력되어야 한다. 이 역할을 하는 블록이 바로 Parallel DFF 이다.

Parallel DFF (1)은 clk0～clk3으로 샘 링 된 데이터를 clk1b로 동기화

시키며, Parallel DFF (2)는 clk0b～clk3b로 샘 링 된 데이터를 clk1로 동

기화 시켜 데이터를 정렬 시킨다. 마지막으로 Parallel DFF (3)은 clk3으

- 20 -

로 8개의 데이터를 동시에 UP/DOWN Controller에 넘겨주게 된다.

그림 3.3 제안한 PD의 블록도

그림 3.4 4x oversampling시 클록 구간

UP/DOWN Controller는 샘 링 된 8개의 데이터를 입력으로 받아 간단

한 논리 연산을 통해 입력데이터와 클록의 상 차이를 단하여

UP/DOWN 신호를 출력하며, 이 신호로 하펌 의 류량을 조 하게

된다.

- 21 -

3.3.2 상 검출기의 동작 알고리즘

본 논문에서 제안한 CDR 회로가 동작을 시작하면 먼 PLL 루 에 의

해 동작모드(1.25Gbps 는 2.5Gbps)에 따라 원하는 주 수 근처에 VCO

의 클록을 가져다 놓게 된다. 그럼으로, 샘 링 된 데이터는 일정한 패턴

을 가지게 되는데 그 패턴이 표 3.2에 나타내었다.

T는 가능한 데이터에 한 패턴이고 F는 불가능한 데이터에 한 패턴

이다. 표에서 보이는 것처럼 가능한 8가지 상태의 데이터 패턴만이

UP/DOWN Controller 에 입력될 수 있는 데이터 패턴이다.

표 3.2에서는 D0～D3, 즉 clk0～clk3으로 샘 링 된 데이터에 해서만

표시 하 으나, D4～D7의 데이터 패턴도 마찬가지이다.

표 3.2 True/False table of sampling Data

표 3.3은 본 논문에서 새롭게 제안하는 클록과 데이터의 상동기 알고

리즘을 보여 다. 앞에서 설명한 로 UP/DOWN Controller에 입력될 수

있는 데이터 패턴은 8개 이다. CDR에 입력되는 데이터를 ‘101010…’로 연

속 으로 변하는 데이터라고 가정하면 표 3.3과 같은 8개의 데이터 패턴

이 UP/DOWN Controller에 입력됨을 알 수 있다.

- 22 -

표 3.3 클록과 데이터의 상동기 알고리즘

표 3.3에서 보면 알 수 있듯이 D1과 D2 사이, D5와 D7사이를 데이터의

천이 구간으로 가정한 상동기 알고리즘이다. 의 그림을 보면 업 상태

(UP condition), 다운 상태(DOWN condition) 그리고 락 상태(Lock

condition)에서 8개의 샘 링 클록과 데이터의 치를 쉽게 알 수 있다.

Lock condition을 보면 알 수 있듯이 데이터의 천이 구간 바로 앞에 clk0

와 clk1이 치하게 되면 입력 데이터의 간 부분에 clk0가 치하게 되

며, 이때 클록과 데이터는 주 수와 상이 완 히 동기 된 상태가 된다.

이 상태에서 이 모서리 동작 D-Flip Flop은 clk0의 상승과 하강 에지

(edge)에서 입력데이터를 샘 링하게 되고 이 모서리 동작 D-Flip Flop

의 출력 데이터가 복원된 데이터 이고 clk0이 복원 된 클록이다.

표 3.4는 UP/DOWN 신호 계산회로를 찾는 방법을 나타내고 있다. 일반

인 방법인 카르노 맵을 사용하여 계산회로를 구하는 방법보다 더 간단

히 축약 할 수 있다. Phase UP 상태의 경우를 살펴보면, D0～D2의 데이

터가 서로 같고, D4～D5의 데이터가 서로 같으면서 D0～D2의 데이터와

D4～D5의 데이터가 서로 달라야 하며, 이와 동시에 D3 와 D7의 데이터

가 서로 다르면 된다. 이를 바탕으로 회로를 구성하면 그림 3.5 (a)와 같

다.

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표 3.4 UP/DOWN 신호 계산회로 도출 방법

(a) (b)

그림 3.5 UP/DOWN 신호 계산회로 (a) UP신호 계산회로 (b) DOWN신호 계산 회로

구성된 회로의 UP 신호는 표 3.4의 4가지 상태 이외는 모두 '0'이 된

다. DOWN 신호의 경우도 마찬가지로 같은 구조로 구성이 가능하며

그림 3.5 (b)에서 알 수 있듯이 단지 입력신호의 순서만 바꾸어 주면 된

다. DOWN 신호 역시 표 3.4의 2가지 상태 이외는 모두 '0'이 되므로

Lock 상태와 랜덤 한 데이터가 입력될 때도 UP/DOWN 신호는 모두 '0'

이 되어 UP/DOWN신호에 의해 구동되는 하펌 에서 출력되는 류가

없게 되므로 VCO의 제어 압은 변하지 않고 고정되게 된다. 즉, 본 논문

에서 제안한 PD는 데이터의 천이가 있는 곳에서의 샘 링 데이터를 보고

상정보를 찾아 낼 수 있다. 간단한 계산회로를 통해서 입력데이터와 클

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록의 상을 동기화 시킬 수 있는 능력을 가지고 있다. 한, Lock 상태

에서 UP/DOWN 신호가 모두 '0'이 되므로 하펌 의 동작을 멈출 수

있는 구조로 설계를 할 수 있어 체 회로의 력소모를 일 수 있다는

장 을 가지고 있다.

3.4 주 수 검출기(Frequency Detector)

그림 3.6은 본 논문에서 제안된 CDR회로에서 PD가 동작하기 에

VCO의 클록을 Mode_select 신호에 따라 625MHz(Mode_select='0') 는

1.25GHz(Mode_select='1')에 고정시키기 한 FD회로를 보여주고 있다.

그림 3.6 FD의 회로도

그림 3.6의 회로는 사실상 Ref_clk 과 VCO_clk 의 상과 주 수를 모

두 검출 할 수 있는 상-주 수 검출기(PFD, Phase Frequency

Detector)이다.[11] 하지만, 본 논문에서 상 검출이란 클록과 데이터의

상 차이를 검출하는 것을 의미하기 때문에 PFD회로는 사실상 FD의 역

할만을 하기 때문에 FD로 표기 하 다.

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3.5 주 수 고정 검출기(Frequency Lock Detector)

CDR회로가 동작을 시작하면 우선 PLL루 (루 1)를 통하여 주 수를

찾게 된다. VCO 클록의 주 수가 원하는 주 수에 도달하게 되면 PLL

루 를 정지 시키고, 앞에서 설명한 PD, CP2, LP, VCO로 이루어지는 루

2가 동작하도록 해야 하는데, 이 시 을 정하는 것이 주 수 고정 검출

기의 역할이다. 즉, VCO 클록이 원하는 주 수에 도달하게 되면

Frequency Lock Detector의 출력은 '0'에서 '1'로 바 게 되고 PLL루

는 동작을 멈추게 된다. 만약, PLL루 를 다시 동작 시키려면 외부에서

리셋(reset) 신호를 주어야 한다.

그림 3.7에 Frequency Lock Detector의 회로도와 동작원리 설명을 한

타이 도이다.

그림 3.7 Frequency Lock Detector의 회로도와 타이 도

Frequency Lock Detector의 동작을 살펴보면, VCO_clk와 Ref_clk를 각

각 지연버퍼(delay buffer)를 통과시켜 3개의 클록을 생성하게 되는데

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VCO_clk_delay1과 VCO_clk_delay2, 그리고 Ref_clk_delay이다. 만약,

VCO_clk와 Ref_clk가 같은 상과 주 수를 가지고 있다면 지연된 각 신

호의 계는 그림 3.7을 보면 알 수 있듯이 Ref_clk_delay 신호가

VCO_clk_delay1과 VCO_clk_delay2 사이에 오게 된다. 이 상태에서 XOR

게이트의 출력은 항상 '1'이 나오게 될 것이다.

VCO의 클록이 원하는 주 수에 도달하게 되면 Shift Register의 입력

은 연속 으로 '1' 신호가 들어오게 되므로 이를 카운트하여 Freq_lock신

호를 출력하게 된다. Register의 수가 무 작으면 원하는 주 수에 도달

하기 에 주 수 고정(Frequency Lock) 이라 단하게 되고, Register의

수가 무 많으면 CDR 체회로의 Locking Time이 늦어지게 된다. 그래

서 본 논문에서는 6비트 지스터를 사용하 다. 기 클록(Ref_clk)을

156.25MHz를 사용하 으므로 1.25Gbps와 2.5Gbps의 속도에서 Fre_Lock

신호가 '1'이 되려면 6.4ns×6 =38.4ns 동안 Shift Register의 입력에 연

속 으로 '1'이 들어와야 한다.

지연버퍼의 지연시간은 10ns로 Frequency Lock Detector는 VCO_clk와

Ref_clk의 오차가 20ps(±10ps)의 범 내로 들어와야 두 클록의 주 수가

같다고 단을 하게 된다. 지연버퍼의 지연시간을 조 할 수 있으므로 이

를 통해 Frequency Lock Detector의 해상도를 조 할 수 있다.

그림 3.8은 Frequency Lock Detector의 상태천이도이다. 상태천이도를

보면 알 수 있듯이 입력신호 '1'이 연속으로 6번 입력되어야 출력 신호가

'1'이 된다. 한, 출력이 한번 '1'이 되면 reset 신호가 들어오기 까지

는 출력은 '1'을 유지하게 된다.

- 27 -

그림 3.8 Frequency Lock Detector의 상태천이도

3.6 하펌 (Charge Pump)

그림 3.9 하펌 루 필터

그림 3.9은 하펌 루 필터의 구성을 나타내고 있다. 앞에서도

언 했듯이 FD 와 PD에서 각각 UP/DOWN 신호가 나오기 때문에 하

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펌 2개를 사용하 다. CDR 회로가 동작을 시작하면 Charge Pump2가

먼 동작을 하며, 주 수가 고정이 된 이후에는 Charge Pump1이 동작

을 하기 때문에 루 필터의 같은 노드에 두 하펌 의 출력을 연결 하

다. 특히 FD의 하펌 (Charge Pump2)는 PD의 하펌 (Charge

Pump1)보다 많은 류를 공 하게 설정하여 빠른 주 수 Locking을 유

도하 다.

그림 3.10 하펌 구성

그림 3.10은 류거울(current mirror)을 이용한 charge pump를 나타내

고 있다.[12] 개략 인 동작원리는 UP 신호가 '1'이 되면 루 필터 쪽으

로 하가 충 되고, 반 로 DOWN 신호가 '1'이 되면 루 필터에 있던

하가 방 된다. 그 지 않고 둘 다 ‘1’이 된다면 충 과 방 의 류량

이 동일하기 때문에 루 필터는 동일한 CTRL 값을 유지하게 된다.

여기서 유의할 은 하펌 는 UP, DN 신호가 '1'일 때 류의 크기

를 같게 설계하여야 해야 offset문제 등을 방지할 수 있으며 루 필터에

공 되는 바이어스 류의 크기를 최 화 하여야 한다. 무 큰 바이어스

류를 공 하게 되면 상 여유 즉, phase margin이 어들기 때문에

제 시스템의 안정도가 떨어지게 된다.

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바이어스 류 값이 크면 루 필터의 역폭이 넓어져서 획득시간이

빨라지지만 지터 특성이 나빠지고, 바이어스 류 값이 으면 루 필터

의 역폭이 좁아져서 획득시간은 느려지지만 지터 특성이 좋아지게 된

다.

3.7 압제어발진기

3.7.1 지연 셀(delay cell)

그림 3.11는 delay cell을 나타낸 회로이다. N3 은 류원이고, P2와 P3

은 항 , P1과 P4 는 커패시턴스(capacitance) 역할을 한다. 이러한

delay cell의 장 에 한 가지는 칭형 부하(symmetric load)의 특성에

의한 잡음 면역(noise immunity) 증가가 있다는 것이다.[13]

그림 3.11 지연 셀 회로도

지연회로는 완 차동 회로로 구성되어 있는데 루 필터로부터 생성된

제어 압을 입력 압으로 받아 주 수 성분을 발생시키는 역할을 한다.

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그림에서 P1과 P2, P3과 P4는 symmetric load로 제어 압에 따라

항 값을 변화시켜 바이어스 류를 변화시킴으로써 제어 압에 따른 주

수 성분의 조정을 할 수 있게 한다. 두 개의 PMOS는 원칙 으로 같은

W/L 크기를 가지며 크기 조정을 통해 항 성분 값을 변동시켜 유동

인 주 수 변동 범 를 가지게 할 수 있으므로 넓은 범 의 VCO동작

역을 보장한다. 그림에서 지연단의 부하 단에서 각 PMOS에 따른 지

연시간(t)은 각 PMOS의 유효 항값( Reff)과 기생 커패시턴스 즉, 유효

커패시턴스값( Ceff)에 의해 지연시간이 정해지며 이를 나타내보면 다음

식과 같다.

t = Reff․Ceff (3.1)

유효 항값( Reff)은 PMOS의 1/ gm값에 비례하므로 식을 다시 아래

와 같이 나타낼 수 있다.

t = Reff․Ceff

= 1gm․Ceff

(3.2)

여기에서 원 압 단에서부터 PMOS를 통해 출력 단자로 흐르는

류 값( I D)은 아래와 같다.

I D = 12

μ p C ox (WL

) p ( VCTRL-VT)2

∴[K = μ p C ox (WL

) p]

(3.3)

이 류 값에서 gm값을 구해보면 gm = d ID

dVCTRL이므로,

gm = d ID

dVCTRL = K( VCTRL- VT ) = 2․K․ ID (3.4)

이 된다.

지연 단(delay stage)은 차동 회로로 이루어졌으므로 n-stage의 압

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제어 발진기 회로의 동작 주 수(F)는 아래와 같은 계에서 알 수 있다.

F = 1

2․n․t =

K․(VCTRL-VT )

CB =

2․K․ IDCB

(3.5)

여기서, CB = (2․n․ Ceff )

그러므로 지연시간(t) 역시 다음과 같이 나타낼 수 있다.

t = Ceff

K․(VCTRL-VT) (3.6)

마지막으로 압 제어 발진기의 이득( KV)을 구해보면

KV = |dF

dVCTRL| =

KCB (3.7)

와 같이 나타낼 수 있다.

3.7.2 리 리카 바이어스 회로(Replica Bias Circuit)

그림 3.12은 원 압에 한 지터의 향을 이기 해 칭형 부하

를 갖는 차동버퍼와 셀 바이어싱(self-biasing) 기법을 이용한 VCO를

나타낸 것이다.[14]

바이어스 회로는 차동 증폭기와 하 -버퍼 리 리카(half-buffer

replica) 회로를 이용해서 Vctrl 신호에 따라 버퍼 출력신호의 스윙 폭이

정해지도록 버퍼의 바이어스 류를 제어한다. 차동 증폭기는 하 -버퍼

리 리카(half-buffer replica) 회로의 출력(V0)과 Vctrl 신호가 같아지는

Vbn 신호를 생성하므로 만약 원 압이 변하여 Vctrl 신호가 같이 변하

더라도 V0 노드를 Vctrl 신호와 같게 만들어서 같은 스윙폭과 Id를 갖도

록 Vbn 신호를 조 한다. 이 게 함으로써 원 압의 변화에 상 없이

일정한 류를 공 할 수 있게 된다. Vctrl 버퍼는 delay stage의 버퍼로

부터 Vctrl 신호를 분리하여 정 결합(capacitive coupling)을 방지하는 역

할을 한다.

- 32 -

이런 구조의 VCO는 self-biasing이 가능한 차동 delay 버퍼를 사용하여

원 압과 기 노이즈에 의한 지터를 작게 하고 self-biasing을 통해 트

랙킹 역폭(tracking bandwidth)을 증가시켜 넓은 동작주 수 역을 갖

는다. VCO 이득은 1.8V 동작 압에서 4단의 delay 버퍼를 사용한 경우

1GHz/V 이상으로 일반 인 링 발진기 타입의 VCO와 같이 비교 크다.

그림 3.12 리 리카 바이어스 회로

3.7.3 풀 스윙 발생기 (Full Swing Generator)

동작 원리는 공 압 근처의 스몰스윙(small-swing)의 신호를 차동 증

폭기를 통해 신호를 (VDD-Vthp)근처에서 스윙(swing) 하는 신호로 바꾼

후 p3/n4, n5/p4를 통해 풀업(pull-up), 풀다운(pull-down) 시켜서 풀스윙

(full-swing)을 만들어 낸다.

한 지연 회로는 제어 압에 의해 칭 부하 회로의 항 값에 흐르는

류를 조정함으로써 넓은 주 수 변동 범 를 가지게 할 수 있으나,

류의 변화에 의해 출력단자의 DC바이어스 값이 변하여 듀티 사이클(duty

cycle)이 50%에서 벗어나는 상이 나타나게 된다. 한 출력에서의 신호

값 자체가 풀스윙(Full-Swing)이 아니기 때문에 이러한 을 시정하기

하여 그림 3.13과 같은 Full-swing level shifter[15]를 추가하 다. 이 회

- 33 -

로는 칭형 증폭 단으로 구성되어 차동 지연 단으로부터 두 신호를 받아

들여 동시에 두 신호의 상호 조정을 통하여 50%의 듀티 사이클을 이루게

된다.

그림 3.13 full-swing level generator

3.8 기본 회로

3.8.1 표본화기(sampler)

본 논문의 샘 러는 그림3.14를 이용했다.[16] 샘 러는 regenerative

nmos, precharged type pmos latch, RS latch 로 구성 되어 있다. 입력은

clk, clkb의 두 상(phase)을 이용하며 clk의 상승에지에서 샘 링 된다.

샘 러의 설계는 무엇보다도 오 셋 압(offset voltage)이 요하며 이

를 여야한다. offset voltage보다 은 압은 비교할 수 없기 때문이다.

offset voltage는 무엇보다도 gain을 해서 nmos쪽의 샘 링 부분의 피

드백부분의 소자의 부정합(mismatch) 때문에 발생하며 이에 해 설계

의 조심성이 필요하다.

샘 러의 동작은 다음과 같다. 트랙킹(tracking) 모드일 동안에는 M1

은 ON상태에 있으며 M2 M3은 OFF상태에 놓이게 된다. 래치 단은 증폭

단 으로부터 고립되고 High 상태로 리차지(precharge)되므로 샘 러의

출력은 변하지 않게 된다. M1의 Ron 값이 매우 작기 때문에 증폭단의 이

- 34 -

득은 감소하게 된다. 한번 샘 러가 홀드모드로 들어가면 M1은 OFF가

되고 증폭단의 이득은 증가하게 되며 M2 M3는 ON 상태가 되어 리 차

지된 래치는 새로운 데이터를 읽을 수 있게 된다.

그림 3.14 sampler 회로

마지막 단에서 RS 래치는 PMOS 래치가 High로 precharge 되는 동안

이 출력을 유지하도록 한다. 이 게 두개의 래치를 캐스 이드(cascade)

시킴으로써 샘 러가 안정(metastable) 상태로 되는 것을 막아 다.

3.8.2 듀얼 주 수 분주기(Dual Frequency Divider)

본 논문에서는 하나의 VCO를 사용하여 625MHz와 1.25GHz의 두 개의

주 수를 만들어냈다. 일반 으로 VCO의 이득은 으면 을수록 좋으

나, 듀얼모드 동작을 하기 해 VCO의 이득을 약간 크게 가져갔다. 하나

의 VCO를 사용하여 두 가지 속도를 만족하게 하기 해 사용한 것이 듀

얼모드 주 수 분주기이다. 듀얼모드 주 수 분주기는 Mode_select신호가

'0'이면 1/4로, '1'이면 1/8으로 VCO 클록의 주 수를 분주한다. 기 클록

(ref_clk)을 156.25MHz를 사용하 으며 각 모드 동작 시 VCO의 출력은

156.25MHz×4= 625MHz와 156.25MHz×8= 1.25GHz이다.

- 35 -

그림 3.15은 듀얼모드 주 수 분주기의 블록 다이어그램을 나타낸다.

그림 3.15 듀얼모드 주 수 분주기

3.8.3 이 모서리동작 D-Flip Flop

VCO의 클록은 입력데이터 속도의 반(half rate)이므로 클록의 상승에지

와 하강에지에서 데이터를 복원하여야 한다. 그림 3.16의 회로는 이 모서

리동작 D-Flip Flop을 보여 다. clk0와 clk0b의 상승에지에서 데이터를

복원시키는 기능을 한다. 결국, clk0의 상승에지와 하강에지에서 동작하는

것과 같은 역할을 하게 된다.

그림 3.16 이 모서리 동작 D-Flip Flop

- 36 -

3.9 PRBS(Pseudo Random Bit Sequence)

그림 3.17는 PRBS(Pseudo Random Bit Sequence)의 한 를 보여주고

있다.[17] 이런 PRBS는 Counter이지만 BIST(Built In Self Test), 데이

터의 암호화나 해독에 쓰이는 LFSR(Linear Feedback Shift Register)의

형태이다. 피드백(Feedback)은 각 지스터(D Flipflop)의 출력들을 선택

하여 XOR나 XNOR을 이용하여 제공하게 된다. 본 논문에서는 2 21-1의

PRBS 패턴을 이용하여 모의실험을 하 다.

그림 3.17 PRBS(Pseudo Random Bit Sequence) 회로도

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제 4 장 모의실험

4장에서는 제안한 듀얼모드 CDR의 모의실험을 CADENCE의 Spectre

와 Synopsys의 Hspice를 이용하여 수행하 다.

4.1 에서는 VCO에 한 Tuning range를 나타내었고, 4.2 에서는

CDR에 1.25Gbps와 2.5Gbps PRBS 데이터를 입력으로 각 세부 블록의 동

작 결과를 확인하 다.

4.1 VCO 동작범 모의실험

그림 4.1 VCO 이득곡선

4x oversampling방식을 용하기 해 45도의 상차를 가지는 8개의

클록을 사용하 다. 그림 4.1은 8개 클록(clk0, clk0b, ... , clk3, clk3b)에

한 이득곡선을 나타내고 있다. 그림에서 보면 알 수 있듯이 8개의 클록

- 38 -

이득곡선이 모두 동일한 것을 볼 수 있다. VCO의 주 수가 625MHz일

때 VCO 제어 압은 0.38V가 되며 1.25GHz일 때 0.96V 가됨을 알 수 있

다. 체 인 VCO Gain은 비교 큰 K VCO=1GHz/V 가 되는 것을 볼

수 있다.

4.2 CDR 체 회로 모의실험

그림 4.2는 CDR의 모의실험 구성을 보여주고 있다. PRBS에 생성되는

2 21-1 길이의 데이터를 1.25Gb/s와 2.5Gb/s의 두 가지 속도로 제안한

CDR에 입력하여 모의실험을 하 다. 기 클록은 외부 crystal Oscillator

를 가정하여 156.26MHz 클록을 사용하 다.

그림 4.2 모의실험을 한 CDR회로 구성

- 39 -

그림 4.3은 1.25Gbps PRBS 데이터를 입력 했을 경우 VCO 제어 압의

변화와 FD의 UP/DOWN 신호, PD의 UP/DOWN신호를 보여주고 있다.

그림 4.3 CDR의 제어신호 모의실험 결과 (동작속도 1.25Gbps)

CDR이 동작을 하면 FD가 동작을 하여 주 수를 획득하고, 주 수가

원하는 동작 주 수 근처에 도달하면 PD가 동작하여 상을 획득하는 것

을 볼 수 있다. 주 수와 상이 완 히 고정이 되면 PD의 신호가 모두

'0'이 되는 것을 알 수 있다. VCO의 제어 압은 앞의 모의실험 결과와

같은 0.96V에 고정되는 것을 볼 수 있었다.

그림 4.4는 2.5Gbps PRBS 데이터를 입력 했을 경우 VCO 제어 압의

변화와 FD의 UP/DOWN 신호, PD의 UP/DOWN신호를 보여주고 있다.

CDR이 동작을 하면 FD가 동작을 하여 주 수를 획득하고, 주 수가 원

하는 동작 주 수 근처에 도달하면 PD가 동작하여 상을 획득하는 것을

볼 수 있다. 주 수와 상이 완 히 고정이 되면 PD의 신호가 모두 '0'

- 40 -

이 되는 것을 알 수 있다. VCO의 제어 압은 앞의 모의실험 결과와 같은

0.38V에 고정되는 것을 볼 수 있었다.

그림 4.4 CDR의 제어신호 모의실험 결과 (동작속도 2.5Gbps)

그림 4.5는 CDR이 1.25Gbps 모드에서 동작할 때 VCO 제어 압의 변

화를 확 한 그림이다. 제어 압의 변화는 크게 주 수 획득(frequency

acquisition)구간, 상 획득 구간(Phase acquisition)구간, 고정 상태(lock

state)의 3부분으로 나 수 있다. 주 수 획득구간은 FD의 동작구간이고,

상 획득 구간은 PD의 동작구간이다. 제어 압의 고정 상태 부분을 확

해 보면 약 21uV의 아주 작은 변동만이 생기며, 0.96V에 완 히 고정

되는 것을 볼 수 있다.그림 4.6은 CDR이 2.5Gbps 모드에서 동작할 때

VCO 제어 압의 변화를 확 한 그림이다. 제어 압이 1.25Gbps 동작 모

드에서와 마찬가지로 변화하는 것을 볼 수 있다. 제어 압의 고정 상태

부분을 확 해 보면 약 86uV의 아주 작은 변동만이 생기며, 0.38V에 완

히 고정되는 것을 볼 수 있다.

- 41 -

그림 4.5 VCO 제어 압 (동작속도 1.25Gbps)

그림 4.6 VCO 제어 압 (동작속도 2.5Gbps)

- 42 -

그림 4.7은 1.25Gbps 입력 데이터와 복원된 데이터 그리고 복원된 클

록을 보여 다. 1.25Gbps의 데이터가 정확히 복원되며, 625GHz 클럭이

정확히 복원됨을 알 수 있다. 그림 4.8은 복원된 데이터와 클록의 지터

(jitter)를 측정한 것이다. 약 10ps(p-p)정도의 지터가 측정되었다.

그림 4.7 1.25Gbps 입력데이터와 복원된 데이터/클록

그림 4.8 복원된 데이터/클록의 지터측정 (1.25Gbps)

- 43 -

그림 4.9는 2.5Gbps 입력 데이터와 복원된 데이터 그리고 복원된 클록

을 보여 다. 2.5Gbps의 데이터가 정확히 복원되며, 1.25GHz 클록이 정확

히 복원됨을 알 수 있다. 그림 4.10은 복원된 데이터와 클록의 지터(jitter)

를 측정한 것이다. 역시 10ps(p-p)이하의 지터가 측정되었다.

그림 4.9 2.5Gbps 입력데이터와 복원된 데이터/클록

그림 4.10 복원된 데이터/클록의 지터측정 (2.5Gbps)

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모의실험 결과 1.25Gbp와 2.5Gbps 두 가지 속도에서 제안된 회로는 클

록과 데이터를 정확히 복원해 내는 것을 알 수 있었다. 그리고 약 500ps

미만의 빠른 락 타임(lock time)을 갖는 것을 확인했다. 설계 시 고려했던

PLL을 이용한 빠른 주 수 획득을 확인 할 수 있었으며, PD 알고리즘이

제 로 동작하는 것을 확인하 다. 클록과 데이터의 지터는 10ps(p-p)미

만 이 고, 1.8V 공 원에 소비 력은 60mW 이하 다.

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제 5 장 이아웃

TSMC 0.18 μm(1P-6M) CMOS 공정을 이용하여 Layout을 수행하 다.

우선 그림 5.1은 제안한 PD의 이아웃이다. 왼쪽부터 차례 로 sampler,

parallel DFF, UP/DOWN controller 이다.

그림 5.1 PD 이아웃

그림 5.2는 주 수 획득을 한 FD의 이아웃이다.

그림 5.2 FD 이아웃

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그림 5.3은 VCO의 주 수가 원하는 주 수인지를 검출하는 Frequency

Lock Detector의 이아웃을 보여 다.

그림 5.3 Frequency Lock Detector 이아웃

그림 5.4는 하펌 의 이아웃이다. 각각 FD를 한 하펌 (그림

5.4 (a))와 PD를 한 하펌 (그림 5.4 (b))를 보여 다. 각 하펌 는

50uA와 600uA의 류를 루 필터에 제공을 하며, FD의 하펌 의 류

량을 크게 하여 빠른 주 수 획득을 할 수 있도록 설계 하 다.

그림 5.4 Charge Pump 이아웃 (a) 50uA charge pump (b) 600uA charge pump

- 47 -

그림 5.5는 CDR 회로에 사용된 2차 루 필터의 이아웃이다. 이아

웃을 보면 알겠지만 루 필터 이아웃의 부분을 콘덴서가 차지하고 있

다. 항 한 개와 두 개의 콘덴서로 구성이 되어 있다.

그림 5.5 루 필터 이아웃

그림 5.6 VCO 이아웃

그림 5.6은 VCO의 이아웃을 보여 다. replica bias, 4개의 delay cell,

full swing level generator, buffer로 구성되어있다.

- 48 -

그림 5.7은 제안된 CDR회로의 체 이아웃을 보여주고 있다. 체

면 은 약 390um×340um 이다

그림 5.7 CDR 체 이아웃

마지막으로 그림 5.8는 PON시스템의 ONU단 체 이아웃을 보여주

고 있다. 간부분의 박스 부분이 본 논문에서 설계한 CDR core 부분이

다.

그림 5.8 ONU단 이아웃

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제 6 장 결 론

본 논문에서는 기본 인 PLL을 이용한 CDR구조이지만 4X 오버샘 링

을 이용한 새로운 방법의 PD를 사용하여 PON시스템에 용 가능한

CDR 회로를 제안하 다. 특히 GPON 규격의 두 가지 속도(1.25Gbps,

2.5Gbps)를 모두 만족하는 듀얼모드 구조로 설계하 다. 4X 오버샘 링으

로 설계된 회로는 간단한 논리 연산의 수행으로 입력 데이터와 클록의 동

기를 찾아 낼 수 있었다. 한 부가 인 회로와 특정한 신호의 삽입 없이

연속된 데이터를 복원할 수 있다는 장 을 갖는다. 논리 연산을 통해서

나온 UP/DOWN신호는 데이터와 클록이 동기 되었을 때 하펌 를 오

시킬 수 있기 때문에 하펌 는 트랜지스터에 의한 설 류 외에

다른 력 소모는 발생 하지 않는다.

제안된 회로는 TSMC 0.18um CMOS 공정 라미터(1P-6M)를 이용하

여 모의실험과 이아웃을 수행하 다. 1.25Gbps와 2.5Gbps 두 가지 속도

에서 에러 없이 클록과 데이터가 정확히 복원되는 것을 확인하 다. 제안

한 회로의 이아웃 총면 은 390um×340um이고 력 소모는 60mw 이

하 다.

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,Volume: 2 , 25-28 May 2003 , 2003

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감사의

지난 2년간의 시간을 뒤돌아보면 아쉬운 도 많고 보람된 일도 많았습

니다. 시스템집 회로설계 연구실에 들어와서 보낸 지난 2년간의 시간은

에게 무척 소 한 시간이었습니다. 우선 논문을 올바른 방향으로 쓸 수

있도록 지도해 주시고 학원 생활동안 아낌없는 사랑으로 이끌어 주신

강진구 교수님께 감사드립니다. 어려운 일도 많았지만 항상 웃으면서 지

냈던 동기들과 모든 일에 불평 없이 따라주었던 연구실 후배들에게 고맙

다는 말을 하고 싶습니다.

취업을 해야 할 상황에서 진학의 길을 막지 않으시고 끊임없는 격려와

성원을 보내주신 부모님과 형제들에게 감사의 말을 하고 싶습니다. 무

엇보다 어려울 때마다 로와 사랑으로 힘이 되어 사랑하는 아내에게

감사의 말을 하고 싶습니다.

마지막으로 지 까지 지켜주시고 앞으로도 의 길을 지켜주실 하나님

께 무한히 감사드립니다.