problematyka wykładu

1

Problematyka wykładu

• Zjawisko hazardu

• Układy arytmetyczne

• Układy konwersji kodów

• Multipleksery i demultipleksery

• Wprowadzenie

2

Wprowadzenie

• określenie funkcji logicznej odpowiednio do postawionych wymagań np. za pomocą tablicy stanów (tablicy prawdy);

• przeprowadzenie procesu minimalizacji funkcji logicznej np. przy użyciu tablic Karnaugha lub metodą algebraiczną;

• sporządzenie schematu układu, odpowiadającego zminimalizowanej formie boolowskiej;

• optymalizacja konfiguracji schematowej.

Kolejność postępowania przy syntezie kombinacyjnego układu logicznego:

3

WprowadzenieSynteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND:

1. bramkę wejściową, na której wyjściu otrzymuje się stany lub poziomy logiczne realizujące pożądaną funkcję, określa się jako reprezentującą pierwszy (nieparzysty) poziom układu. Graficznym symbolem tej bramki jest symbol DOR;

POZIOMY UKŁADU

1

F

1x

1 2 3 4 5* ( * )F x x x x x

4

Wprowadzenie

2. bramki których wyjścia są przyłączone do wejść bramki wyjściowej, określa się jako reprezentujące drugi (parzysty) poziom układu. Graficznymi symbolami tych bramek są symbole NAND;

Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND:

POZIOMY UKŁADU

2

2x

1

F

1x

1 2 3 4 5* ( * )F x x x x x

5

Wprowadzenie

3. dalsze poprzedzające bramki reprezentują odpowiednio dalsze nieparzyste i parzyste poziomy, przy czym na poziomach nieparzystych stosuje się symbole DOR, a na poziomach parzystych symbole NAND;


POZIOMY UKŁADU

F

1

1x

2

2x

4

5x

4x

3

3x

1 2 3 4 5* ( * )F x x x x x

6

Wprowadzenie

4. w zasadzie każda linia połączeniowa między wyjściem jednej bramki a wejściem drugiej powinna mieć na obydwu końcach symbole wskaźnika negacji lub nie powinna ich mieć w ogóle;


POZIOMY UKŁADU

F

1

1x

2

2x

3

3x

4

5x

4x

1 2 3 4 5* ( * )F x x x x x

7

Wprowadzenie

5. zmienne wprowadzane na wejścia ze wskaźnikami negacji są reprezentowane w formie boolowskiej przez swe dopełnienia;


POZIOMY UKŁADU

F

1

1x

2

2x

3

3x

4

5x

4x

1 2 3 4 5* ( * )F x x x x x

6. zmienne wprowadzane na wejścia bez wskaźników negacji są reprezentowane w formie boolowskiej bez dopełnienia.

1x

1x

2x

2x

8

Wprowadzenie

POZIOMY UKŁADU

F

1

1x

2

2x

3

3x

4

5x

4x

1 2 3 4 5* ( * )F x x x x x

F

1

1x

2

2x

3

3x

4

5x

4x

9

Wprowadzenie

1 2 3 1 2* * ( )F x x x x x

F

3x

2x

1x

2x1x

12

POZIOMY UKŁADU

F

3x

2x

1x

Przykład odstępstwa od reguły 4-tej

10

Wprowadzenie

Do optymalizacji układów kombinacyjnych (reguła 4-ta) najczęściej są stosowane następujące kryteria:

1.minimalna złożoność układowa;

4. maksymalna niezawodność.

3. minimalny koszt;

2. minimalne opóźnienie propagacji;

11

Hazard

Przyczyny powstania zjawiska hazardu:

1. gdy przynajmniej jeden sygnał wejściowy dochodzi do wyjścia drogami o różnych opóźnieniach;

3. gdy układ zapewnia dla wszystkich sygnałów wejściowych drogi o jednakowych opóźnieniach, lecz sygnały te zmieniają swe stany logiczne niejednocześnie.

2. gdy jednocześnie ulegają zmianie dwa lub więcej sygnałów wejściowychi przechodzą one do wyjścia drogami o różnych opóźnieniach;

12

1

0

1

1

1

0 1

0

1 1

Zjawisko hazardu statycznego

F3x

2x

1xF1

F2

F3

1 3 1x x

2x

F1

F2

F3

F

Hazard statyczny w 1

x1x0

x2

00 01 11 10

0 1

1 1 1 1

1 2 2 3* *F x x x x

0

1 0

0 1

1 0 1 0

0

1

0

0 1

0 1

13

F3x

2x1x

F1

F2

F4

F3

0

0

0

1

1

0

0

1

10

011

0

1010

01

Zjawisko hazardu dynamicznego

2 3 0x x

1x

F1

F2

F3

F

F4

01

0

1

10

01

10

1

0

10

Hazard dynamiczny

10

01

100

0

1

0

10

01

0

1

01

10

1

0

0101

14


F3x

2x1x

F1

F2

F4

F3

x2x3

x1

00 01 11 10

0 1 1 1 1

1 1 1

1F x 3x F3x

1xF1

15

0

0


F3x

1xF1

1x

F1

F

3x

1

1

1001

01

1

1

0

10

10

0

0

01

10

1

01

Hazard statyczny w 1

16

0

10

Detektor narastającego zbocza sygnału

x F

3

1

x

F1

F1

F1

3

10

3

0101

0110

10

17

1001

Detektor opadającego zbocza sygnału

x

F1

F

xF

1

F1

3

1

3

10

1

10 0

10

01

0

3

1

01

18

Detektor opadającego zbocza sygnału

x

F1

F

1

0

00x

F

1F1

01

01

1

4

01

1

1

1

10

10

0

1

0

01

4

1

10

1

0

10

19

Układy arytmetyczne

Układ półsumatora

AB

C S

Czynniki

Suma

Przeniesienie

A

C

B

S

Równanie

Symbol

Tabela prawdy

A B S C

0 0

0 1

1 0

1 1

0 0

1 0

1 0

0 1

0

10

00

1

0 1A

BC

1

01

00

1

0 1A

BS

Tablice Karnaugha

20


Układ półsumatora

0

10

00

1

0 1A

BC

1

01

00

1

0 1A

BS

Tablice Karnaugha

S AB A B

C AB

AB

21


Przykłady implementacji układowej półsumatora

BA

S A B

C AB

( )S A B AB A B

C AB

( )C A B AB

( ) ( )S A B A B A B Przykład

22

00 01 11 10

0 0 1 0 1

1 1 0 1 0

00 01 11 10

0 0 0 1 0

1 0 1 1 1

Układy arytmetyczneUkład sumatora

Ai

Bi

Ci-1

Ci Si

Czynniki

Suma

Przeniesienie

Równanie Symbol

Tabela prawdy

Ai Bi Ci-1 Si Ci

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

Tablice Karnaugha

Ci

Ai BiCi-1

Si

Ai BiCi-1

Ai

Ci

Bi

Si

Ci-1

23

00 01 11 10

0 0 1 0 1

1 1 0 1 0

00 01 11 10

0 0 0 1 0

1 0 1 1 1


Układ sumatora

Tablice Karnaugha

Ci

Ai BiCi-1

Si

Ai BiCi-1

1ii i iABCS 1i i iABC 1i i iABC 1i i iABC

1 1( ) ( )i i i i i i i i iC AB AB C AB AB

1i i iA B C

ii iC AB 1i iBC 1i iAC

1( )i i i i iAB C A B

1( )i i i i iAB C A B

1 1( ) ( )i i i i i i i i iC AB AB C AB AB

24


Przykłady implementacji układowej sumatora

BiAi Ci-1

1i i i iS A B C

1 1* *i i i i i i iC AB AC BC

1 1i i i i i iAB AC BC

1i i i iS A B C

1 1i i i i i i iC AB AC BC

Przykład

25


Realizacja układ sumatora z dwóch półsumatorów

Ai

Bi

PÓŁSUMATOR PÓŁSUMATORAB

Si

Ci

Ci-1

Przykład

26


Sumator wielobitowy szeregowy

A Ci-1

S B Ci

D Q

C

........

........Składnik A

Zegar

n-bitowy rejestr przesuwający

n-bitowy rejestr przesuwający

........Suma

n-bitowy rejestr przesuwającySkładnik B

27


Sumator wielobitowy szeregowy

A Ci-1

S B Ci

D Q

C

Składnik A

Zegar

6-bitowy rejestr przesuwający

6-bitowy rejestr przesuwający

Suma

6-bitowy rejestr przesuwającySkładnik B

0 0 0 1 0 1

1 0 1 0 0 1

0 0 0 0 0 0

0

0

11

0 0 0 0 1 0

0 1 0 1 0 0 0

1

0

0 0 1 0 1 0

0 0 0 0 0 1

1 0 0 0 0 0

0

1

0

1 1 0 0 0 0

0 0 0 0 0 0

0 0 0 1 0 1

0123

0

1

4

0

0 0 0 0 1 0

1 1 1 0 0 0

0

0

5

0

0 1 1 1 0 0

0 0 0 0 0 1 0

1

6

0

1 0 1 1 1 0

0 0 0 0 0 0 0

0

28


Sumator wielobitowy równoległy z przeniesieniami szeregowymi

B A

Ci Ci-1

S

A1B1

C0

S1

B A

Ci Ci-1

S

A2B2

C1

S2

B A

Ci Ci-1

S

A3B3

C2

S3

B A

Ci Ci-1

S

AnBn

Cn-1

Sn

Cn C3

29


Sumator wielobitowy równoległy z przeniesieniami szeregowymi

B A

Ci Ci-1

S

B A

Ci Ci-1

S

A1B1

C0

S1

A2B2

C1

S2

B A

Ci Ci-1

S

A3B3

C2

S3

B A

Ci Ci-1

S

A4B4

S4

C5 C3

0

1

1

1

01

1

110101

0

1

0

1

30


Sumator wielobitowy równoległy z przeniesieniami jednoczesnymi

Blokprzeniesień

Blok sumy

A B

S

Cn

C0

31


7483

A110

A28

A33

A41

B111

B27

B34

B416

C013

S19

S26

S32

S415

C414

Scalony układ arytmetyczny

32


Jednostka arytmetyczno-logiczna

74181

A02

A123

A221

A319

B01

B122

B220

B318

CN7

S06

S15

S24

S33

M8

F09

F110

F211

F313

A=B14

CN+416

G17

P15

A0,...,A3 i B0,...,B3 - wejścia dla dwóch słów czterobitowych

Cn - wejście przeniesienia

M - wejście określające tryb pracy

S0,...,S3 - wejścia wyboru funkcji

F0,...,F3 - wyjście wyniku

Cn+4 - wyjście przeniesienia

G - wyjście przeniesienia generowanego

P - wyjście przeniesienia propagowanego

A = B - wyjście komparacyjne

33


Realizacja operacji porównania

A=B jest w stanie wysokim gdy obydwie liczby są równe

A=B jest w stanie niskim gdy obydwie liczby są różne

C

A B jeśli f A B i C


A B jeśli f A B i Cn

n

n

n

0

0 0

1 0

0 1

4

4

4

( )

( )

( )

W wyniku operacji porównania na wyjściach A=B i Cn+4 otrzymujemy:

C



A B jeśli f A B i Cn

n

n

n

1

0 0

1 1

0 1

4

4

4

( )

( )

( )

34

Układ realizujący operację dodawania i odejmowania

A4 A3 A2 A1B4 B3 B2 B1

Sterowanie

A1 S

1

A2 S

2

A3 S

3

A4 S

4

B1

B2

B3

B4

C0

C4

0

01 10 11 00

01 10 11 00

10 11Dodawanie

0Odejmowanie

1

01 10 11 00

11 0010 01

01 110

35

Układ realizujący operację dodawania liczb w kodzie BCDA4 A3 A2 A1B4 B3 B2 B1

A1 S

1

A2 S

2

A3 S

3

A4 S

4

B1

B2

B3

B4

C0

C4

A1 S

1

A2 S

2

A3 S

3

A4 S

4

B1

B2

B3

B4

C0

C4

Cn

Cn-111 0011 100

01 0101

0

1

1

01 0101 10

1 00 10

36

Układ generacji bitu parzystości

Generowanie bitu parzystości polega na wytworzeniu jednego bitu

i dodaniu go do słowa kodowego, będącego nośnikiem informacji. Bit ten

jest zwany bitem parzystości.

Jeśli dane słowo kodowe zawiera nieparzystą (parzystą) liczbę

jedynek, to bit parzystości przyjmuje wartość 1 w przeciwnym przypadku

wartość 0.

Bit parzystości generowany jest zgodnie z równaniem:

0 1 nA A A gdzie:

iA - bit słowa informacyjnego (i=0…n).

37


Sygnał sterujący:0 – generacja bitu parzystości;1 – generacja bitu nieparzystości.

0 – bez błędu;1 – błąd.

A0

A1

A2

A3

0 – błąd;1 – bez błędu.

dla bitu parzystości

dla bitu nieparzystości

0100

0

1

0

1

0100

1

0

1

1 0

0110

11

1

1

1

0

38


74180

A8

B9

C10

D11

E12

F13

G1

H2

EI3

OI4

EVEN5

ODD6

Tabela stanów dla układu 74180

Wejścia Wyjścia

Liczba stanów 1 na wejściach danych (A...H) od 0 do 7 jest:

Parzyste (EI)

Nieparzyste (OI)

Parzyste (EVEN)

Nieparzyste (ODD)

Parzysta 1 0 1 0

Nieparzysta 1 0 0 1

Parzysta 0 1 0 1

Nieparzysta 0 1 1 0

X 1 1 0 0

X 0 0 1 1

39


ABCDEFGH

EI EVENOI ODD

74180

B0

B7

Wejścia sterujące

Wyj

ścia

ko

ntr

oln

e

ABCDEFGH

EI EVENOI ODD

74180

40

Układy konwersji kodów

Podział:

•transkodery.

•enkodery (zwane również koderami);

•dekodery;

zwykłe

priorytetowe

pełne - jeżeli 2n = m

niepełne - jeżeli 2n < m

41

WejściaWyjścia

Kod 1 z 10 Kod

9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 D C B A

0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0

1 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 1

0123456789

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1

Układ enkodera zwykłego

Tabela prawdy

1 10z

A = 1 + 3 + 5 + 7 + 9

B = 2 + 3 + 6 + 7

C = 4 + 5 + 6 + 7

D = 8 + 9

A = (1 + 9) + (3 + 7) + (5 + 7)

B = (2 + 6) + (3 + 7)

C = (4 + 6) + (5 + 7)

D = 8 + 9

Równania dla enkodera 1 z 10

42


Realizacje układowe

123456789

A

B

C

D

Kod 1 z 10a)

123456789

A

B

C

D

Kod 1 z 10b)

OR

OR

OR

OR

NOR

NOR

NOR

NOR

NOR

NOR

NAND

AND

AND

NOT

Przykład: enkoder1z10.msm

43

WejściaWyjścia

Kod 1 z 10 Kod

9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 D C B A

0 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0

1 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 1

0123456789

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1


Tabela prawdy

1 10z

Równania dla enkodera 1 10z

1 3 5 7 9 13579A 2 3 6 7 2367 B

4 5 6 7 4567 C

8 9 89 D

44



Przykład: enkoder_nie_1z10.msm

Kod 1 z 109

D

B

48

A

3 2

C

16

a)

7 5

NAND

NAND

NAND

NAND

45

Układ enkodera priorytetowego

Kod 1 z n

.

.

.

.

.

.

.

.

Kod xzn

Kod wyjściowy

Realizacja z konwersją pośrednią

46


Realizacja z konwersją bezpośrednią

.

.

.

.

.

.

.

.

Kod

xzn

Kod wyjściowy

47


Realizacja iteracyjna konwersji kodu x z n na kod 1 z n

x z n

n - 1

Yn-1

Bn

En-1

n - 2

Yn-2

Bn-1

En-2

Bn-2Bi+1i

Yi-1

B2

Ei-1

1

Y1

B1

E1

0

Y0

B0

E0

Bi

1 z n

Funkcje przełączające i-tego stopnia mają postać:

B B Ei i i 1

1 *i i iY B E

48

Zasada działania i-tego stopnia enkodera priorytetowego

Bi+10

Yi

Bi

Ei

Symbol

Bi+1 Ei Yi Bi

0 00 11 01 1

0 01 10 10 1

Tabela prawdy

Schemat logiczny

iY

iBi+1B

iE

OR

NO

TAN

D

0

1

11

1

11

11

01

0

49


Realizacja z równoległą propagacją przeniesienia

B

EEEEE

B

YYYYY

5

0 1 2 3 4

43210

0

B43B2BB1

1 z n

x z n

OROR OROR

NO

T

NO

T

NO

T

NO

T

NAN

D

NAN

D

NAN

D

NAN

D

NO

TN

AND

OR

50

WejściaWyjścia

x0 x1 A B C D A B C D

0 0 1 0 0 0 0 1 1 1

0 1 0 1 0 0 1 0 1 1

1 0 0 0 1 0 1 1 0 1

1 1 0 0 0 1 1 1 1 0

Układ dekodera pełnego

Tabela prawdy

Równania dla dekodera kodu 8421 na 1 z 4

41 z 41 z

0 1

0 1

0 1

B x x

C x x

D x x

0 1A x x 0 1 0 1A x x x x

0 1 0 1

0 1 0 1

0 1 0 1

B x x x x

C x x x x

D x x x x

51



NOT

NOT

x0

x1

A

B

C

D

AND

AND

AND

AND

1z4

0 1

0 1

0 1

B x x

C x x

D x x

0 1A x x

Przykład: dekoder8421_1z4.msm

52



NOT

NOT

A

B

C

D

NOR

NOR

NOR

NOR

1z4

x0

x1

0 1 0 1A x x x x

0 1 0 1

0 1 0 1

0 1 0 1

B x x x x

C x x x x

D x x x x

53

WejściaWyjścia

x0 x1 A B C D A B C D

0 0 1 0 0 0 0 1 1 1

0 1 0 1 0 0 1 0 1 1

1 0 0 0 1 0 1 1 0 1

1 1 0 0 0 1 1 1 1 0


Tabela prawdy

41 z 41 z

Równania dla dekodera kodu 8421 na 41 z

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

A x x A x x

B x x B x x

C x x C x x

D x x D x x

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

A x x x x A x x

B x x x x B x x

C x x x x C x x

D x x x x D x x

54



Przykład: dekoder8421_nie_1z4.msm

NOT

NOT

x0

x1

A

B

C

D

NAND

NAND

NAND

NAND

1 4z0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

A x x A x x

B x x B x x

C x x C x x

D x x D x x

55



NOT

NOT

A

B

C

D

OR

OR

OR

ORx0

x1

1 4z0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

A x x x x A x x

B x x x x B x x

C x x x x C x x

D x x x x D x x

56

Układ dekodera niepełnego

Tabela prawdy

Wejścia Wyjścia

BCD 8421 1 z 10

X3 X2 X1 X0 A B C D E F G H I J

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1

1 0 0 0 0 0 0 0 0 0

0 1 0 0 0 0 0 0 0 0

0 0 1 0 0 0 0 0 0 0

0 0 0 1 0 0 0 0 0 0

0 0 0 0 1 0 0 0 0 0

0 0 0 0 0 1 0 0 0 0

0 0 0 0 0 0 1 0 0 0

0 0 0 0 0 0 0 1 0 0

0 0 0 0 0 0 0 0 1 0

0 0 0 0 0 0 0 0 0 1

1 0 0 0

0 0 0 0

--- --- --- ---

0 0 --- ---10

11

01

00

00 01 11 10x1x0

x3x2

A

0 0 0 1

0 0 0 0

--- --- --- ---

0 0 --- ---10

11

01

00

00 01 11 10

C

x3x2

x1x0

0 1 2 3A x x x x 0 1 2C x x x

0 1 2

0 1 2

0 3

0 3

G x x x

H x x x

I x x

J x x

0 1 2 3

0 1 2

0 1 2

0 1 2

B x x x x

D x x x

E x x x

F x x x

57

Układ dekodera niepełnegoA

B

C

D

E

F

G

H

I

J

X3

2X

1X

X0

AND

AND

AND

AND

AND

AND

AND

AND

AND

AND

NOT

NOT

NOT

NOT

Kod wejściowy

x3 x2 x1 x0

Nr aktywnego wyjścia

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

A

B

C

D

E

F

G

H

I

J

Stany zabronione

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

C, I

D, J

E, I

F, J

G, I

H, J

Tabela stanów dekodera

Przykład: dekoder_8421_1z10.msm

58

Układ transkodera

Kod wejściowy X Kod pierścieniowy Kod wejściowy YDEKODER ENKODER

Transkoder

TRANSKODERKod wejściowy YKod wejściowy X

59

Układ transkodera

Tabela prawdy

Wejścia Wyjścia

8 4 2 1 2 4 2 1

X3 X2 X1 X0 A B C D

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 1 1 0

1 1 1 1

2 3 B x x 31C xx

A = x3

D = x0

0 0 0 0

1 1 1 1

--- --- --- ---

1 1 --- ---10

11

01

00

00 01 11 10x1x0

x3x2

B

0 0 1 1

0 0 1 1

--- --- --- ---

1 1 --- ---10

11

01

00

00 01 11 10

C

x3x2

x1x0

X3

X2

1X

0X

A

B

C

D

OR

OR

60

Multipleksery i demultipleksery

Multiplekser Demultiplekser

Linia przesyłowa

WEJŚCIA

WYJŚCIA

0

1

2

n-1

n

0

1

2

n-1

n

Adres Adres

61

Multiplekser scalony 74151

Wejścia Wyjścia

Adresowe StrobująceY W

C B A S

X X X0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

100000000

0 1D0 D0’

D1 D1’

D2 D2’

D3 D3’

D4 D4’

D5 D5’

D6 D6’

D7 D7’

Tabela stanów

Wyjściakomplementarne

Wejściainformacyjne

Wejściaadresowe

Wejście strobujace74151

D0

D1

D2

D3

D4

D5

D6

D7

A

B

C

S

W

Y

Symbol

Funkcja realizowana przez układ:

0 1 7( )Y S CBAD CBAD CBAD

62

Realizacja funkcji przełączającej za pomocą multipleksera

* * * *F a b b c a b c



Wejściaadresowe


D0

D1

D2

D3

D4

D5

D6

D7

A

B

C

S

W

Y

ba

c00 01 11 10

0

1

0 1 3 2

4 5 7 6

? ? ? ?

? ? ? ?

63


* * * *F a b b c a b c



Wejściaadresowe


D0

D1

D2

D3

D4

D5

D6

D7

A

B

C

S

W

Y

ba

c00 01 11 10

0

1

0 1 3 2

4 5 7 6

0 0 1 0

0 1 1 1

64

ba

dc00 01 11 10

00

01

11

10


* * * * * *F a b d b c a b c d



Wejściaadresowe


D0

D1

D2

D3

D4

D5

D6

D7

A

B

C

S

W

Y

0 1 3 2

4 5 7 6

0 1 3 2

4 5 7 6

? ? ? ?

? ? ? ?

? ? ? ?

? ? ? ?

65

ba

dc00 01 11 10

00

01

11

10


* * * * * *F a b d b c a b c d



Wejściaadresowe


D0

D1

D2

D3

D4

D5

D6

D7

A

B

C

S

W

Y

0 1 3 2

4 5 7 6

0 1 3 2

4 5 7 6

0 1 1 0

0 1 1 1

0 1 0 0

0 0 1 1

66

Multiplekser scalony 74151

Wejścia Wyjścia

Adresowe StrobująceY W

C B A S

X X X0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

100000000

0 1D0 D0’

D1 D1’

D2 D2’

D3 D3’

D4 D4’

D5 D5’

D6 D6’

D7 D7’

Tabela stanów



Wejściaadresowe


D0

D1

D2

D3

D4

D5

D6

D7

A

B

C

S

W

Y

Symbol

Funkcja realizowana przez układ:

0 1 7( )Y S CBAD CBAD CBAD

67

Demultiplekser scalony 74155a )

W e jś c i a W y jś c i a

A d r e s o w e S t r o b . I n f o r .

B A G 2 C 2 2 Y 0 2 Y 1 2 Y 2 2 Y 3

X X

0 0

0 1

1 0

1 1

X X

1

0

0

0

0

X

X

0

0

0

0

1

1 1 1 1

0 1 1 1

1 0 1 1

1 1 0 1

1 1 1 0

1 1 1 1

W e jś c i a W y jś c i a

A d r e s o w e S t r o b . I n f o r .

B A G 1 C 1 1 Y 0 1 Y 1 1 Y 2 1 Y 3

X X

0 0

0 1

1 0

1 1

X X

1

0

0

0

0

X

X

1

1

1

1

0

1 1 1 1

0 1 1 1

1 0 1 1

1 1 0 1

1 1 1 0

1 1 1 1

b )W e jś c i a a d r e s o w e

W e jś c i as t r o b u ją c e

W e jś c i ai n f o r m a c y j n e

W y jś c i ai n f o r m a c y j n e

W y jś c i ai n f o r m a c y j n e

7 4 1 5 5

AB

1 G1 C

2 G2 C

1 Y 01 Y 11 Y 21 Y 32 Y 02 Y 12 Y 22 Y 3

68

Realizacja demultipleksera 8-bitowego

problematyka wykładu

Documents