renesas technical updatep10, p11, p13-p15, p17の出力はn-chオ...

(c) 2016. Renesas Electronics Corporation. All rights reserved. of 30

　　　　　　　　　　発行日：2016 年 4 月 26 日

RENESAS TECHNICAL UPDATE 　　　　　　　　　　〒135-0061 東京都江東区豊洲 3-2-24

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製品分類 MPU ＆ MCU 発行番号 TN-RL*-A061B/J Rev. 第 2 版

題

名誤記訂正通知 RL78/G1F ユーザーズマニュアル Rev.1.00 の記載変更情報分類技術情報

適

用

製

品

RL78/G1F グループ

対象ロット等

関連資料RL78/G1F ユーザーズマニュア

ルハードウェア編 Rev.1.00 R01UH0516JJ0100 (Apr.2015) 全ロット

RL78/G1F ユーザーズマニュアルハードウェア編 Rev.1.00（R01UH0516JJ0100）において、下記訂正がござい

ます。

今回通知する訂正内容

訂正箇所該当ページ内容 1.3.2 32ピン製品 •32ピン・プラスチックLQFP (7x7 mm，0.8 mmピッチ) p.7 誤記訂正 2.1.2 32ピン製品 p.19 誤記訂正 2.1.3 36ピン製品 p.21 誤記訂正 2.1.4 48ピン製品 p.23 誤記訂正 2.1.5 64ピン製品 p.25 誤記訂正 2.4 端子ブロック図図2 - 10 端子タイプ7-1-4の端子ブロック図 p.41 注意追加 2.4 端子ブロック図図2 - 12 端子タイプ7-1-8の端子ブロック図 p.43 注意追加 2.4 端子ブロック図図2 - 17 端子タイプ7-9-2の端子ブロック図 p.48 注意追加 2.4 端子ブロック図図2 - 18 端子タイプ8-1-3の端子ブロック図 p.49 注意追加 2.4 端子ブロック図図2 - 19 端子タイプ8-1-4の端子ブロック図 p.50 注意追加 2.4 端子ブロック図図2 - 20 端子タイプ8-1-7の端子ブロック図 p.51 注意追加 2.4 端子ブロック図図2 - 21 端子タイプ8-1-8の端子ブロック図 p.52 注意追加 2.4 端子ブロック図図2 - 22 端子タイプ8-3-8の端子ブロック図 p.53 注意追加 2.4 端子ブロック図図2 - 23 端子タイプ8-9-1の端子ブロック図 p.54 注意追加 2.4 端子ブロック図図2 - 24 端子タイプ8-9-2の端子ブロック図 p.55 注意追加 8.2 タイマRDの構成図8 - 1 タイマRDのブロック図 p.333 誤記訂正 8.3.9 タイマRD出力制御レジスタ(TRDOCR) 図8-12 タイマRD出力制御レジスタ(TRDOCR)のフォーマット [リセット同期PWMモード,相補PWMモード]

－仕様追加

8.3.11 タイマRD制御レジスタi (TRDCRi)(i = 0, 1) 図8-18タイマRD制御レジスタ0 (TRDCR0)のフォーマット [相補PWMモード]

p.353 誤記訂正

8.3.18 タイマRDカウンタi (TRDi)(i = 0, 1) 図8-31 タイマRDカウンタi(TRDi)(i = 0, 1)のフォーマット [ リセット同期 PWM モード , PWM3 モード ]

p.369 誤記訂正

8.3.18 タイマRDカウンタi (TRDi)(i = 0, 1) 図8-32 タイマRDカウンタi(TRDi)(i = 0, 1)のフォーマット [ 相補PWMモード(TRD0) ](p.370)

p.370 誤記訂正

8.3.18 タイマRDカウンタi (TRDi)(i = 0, 1) 図8-33 タイマRDカウンタi(TRDi)(i = 0, 1)のフォーマット [ 相補PWMモード(TRD1)](p.370)

p.370 誤記訂正

RENESAS TECHNICAL UPDATE TN-RL*-A061B/J 発行日：2016 年 4 月 26日


8.5.4 リセット同期 PWM モード図 8 - 56 リセット同期 PWM モードのブロック図（タイマ RD0 の場合） p.408 誤記訂正

8.5.5 相補 PWM モード図 8 - 58 相補 PWM モードのブロック図（タイマ RD0 の場合） p.412 誤記訂正

8.8.3.2 ハードウエア解除（HS_SEL = 0の場合） (2) タイマRD相補PWM機能の出力の場合図8 - 78 ハードウエアで遮断解除機能動作例（TRDIOB0，TRDIOD0の例）

p.442 誤記訂正

8.8.3.3 ソフトウエア遮断解除（HS_SEL = 1 時） p.447 誤記訂正 8.8.3.3 ソフトウエア遮断解除（HS_SEL = 1 時）図 8 - 87 ソフトウエアにより出力遮断解除する場合の動作例 p.451 誤記訂正

17.1 CMP の機能表 17 - 1 CMP の機能概要 p.630 誤記訂正 17.3.8 コンパレータ 1 入力信号選択制御レジスタ（CMPSEL1）図 17 - 10 コンパレータ 1 入力信号選択制御レジスタ（CMPSEL1） p.643 誤記訂正

37.3.2 電源電流特性 (TA= -40～+85 ℃, 1.6V≦EVDD0≦VDD≦5.5V, VSS=EVSS0=0V)(2/2) p.1155 誤記訂正

38.3.2 電源電流特性 (TA= -40～+105 ℃, 2.4V ≦EVDD0≦VDD≦5.5V, VSS=EVSS0=0V)(2/2) p.1221 誤記訂正

ドキュメント改善計画

本訂正内容については、次回ユーザーズマニュアル改版時に修正を行います。

ユーザーズマニュアルの訂正一覧

No 訂正内容と該当箇所本通知での

該当ページドキュメントNo. 和文 R01UH0516JJ0100 1 1.3.2 32ピン製品 •32ピン・プラスチックLQFP (7x7 mm，0.8 mmピッチ) p.7 p.4 2 2.1.2 32ピン製品 p.19 p.5 3 2.1.3 36ピン製品 p.21 p.6 4 2.1.4 48ピン製品 p.23 p.7 5 2.1.5 64ピン製品 p.25 p.8 6 2.4 端子ブロック図図2 - 10 端子タイプ7-1-4の端子ブロック図 p.41 p.9 7 2.4 端子ブロック図図2 - 12 端子タイプ7-1-8の端子ブロック図 p.43 p.10 8 2.4 端子ブロック図図2 - 17 端子タイプ7-9-2の端子ブロック図 p.48 p.11 9 2.4 端子ブロック図図2 - 18 端子タイプ8-1-3の端子ブロック図 p.49 p.12

10 2.4 端子ブロック図図2 - 19 端子タイプ8-1-4の端子ブロック図 p.50 p.13 11 2.4 端子ブロック図図2 - 20 端子タイプ8-1-7の端子ブロック図 p.51 p.14 12 2.4 端子ブロック図図2 - 21 端子タイプ8-1-8の端子ブロック図 p.52 p.15 13 2.4 端子ブロック図図2 - 22 端子タイプ8-3-8の端子ブロック図 p.53 p.16 14 2.4 端子ブロック図図2 - 23 端子タイプ8-9-1の端子ブロック図 p.54 p.17 15 2.4 端子ブロック図図2 - 24 端子タイプ8-9-2の端子ブロック図 p.55 p.18 16 8.2 タイマRDの構成図8 - 1 タイマRDのブロック図 p.333 p.19

17 8.3.9 タイマRD出力制御レジスタ(TRDOCR) 図8-12 タイマRD出力制御レジスタ(TRDOCR)のフォーマット [リセット同期PWMモード,相補PWMモード]

－ p.20

18 8.3.11 タイマRD制御レジスタi (TRDCRi)(i = 0, 1) 図8-18タイマRD制御レジスタ0 (TRDCR0)のフォーマット [相補PWMモード]

p.353 p.21

19 8.3.18 タイマRDカウンタi (TRDi)(i = 0, 1) 図8-31 タイマRDカウンタi(TRDi)(i = 0, 1)のフォーマット [ リセット同期 PWM モード , PWM3 モード ]

p.369 p.21



20 8.3.18 タイマRDカウンタi (TRDi)(i = 0, 1) 図8-32 タイマRDカウンタi(TRDi)(i = 0, 1)のフォーマット [ 相補PWMモード(TRD0) ](p.370)

p.370 p.22

21 8.3.18 タイマRDカウンタi (TRDi)(i = 0, 1) 図8-33 タイマRDカウンタi(TRDi)(i = 0, 1)のフォーマット [ 相補PWMモード(TRD1)](p.370)

p.370 p.22

22 8.5.4 リセット同期 PWM モード図 8 - 56 リセット同期 PWM モードのブロック図（タイマ RD0 の場合） p.408 p.23

23 8.5.5 相補 PWM モード図 8 - 58 相補 PWM モードのブロック図（タイマ RD0 の場合） p.412 p.24

24 8.8.3.2 ハードウエア解除（HS_SEL = 0の場合） (2) タイマRD相補PWM機能の出力の場合図8 - 78 ハードウエアで遮断解除機能動作例（TRDIOB0，TRDIOD0の例）

p.442 p.25

25 8.8.3.3 ソフトウエア遮断解除（HS_SEL = 1 時） p.447 p.26

26 8.3.3 ソフトウエア遮断解除（HS_SEL = 1 時）図 8 - 87 ソフトウエアにより出力遮断解除する場合の動作例 p.451 p.27

27 17.1 CMPの機能表17-1 CMPの機能概要 p.630 p.28

28 17.3.8 コンパレータ1入力信号選択制御レジスタ（CMPSEL1）図17-10 コンパレータ1入力信号選択制御レジスタ（CMPSEL1） p.643 p.28

29 37.3.2 電源電流特性

(TA= -40～+85 ℃, 1.6V≦EVDD0≦VDD≦5.5V, VSS=EVSS0=0V)(2/2) p.1155 p.29

30 38.3.2 電源電流特性 (TA= -40～+105 ℃, 2.4V ≦EVDD0≦VDD≦5.5V, VSS=EVSS0=0V)(2/2) p.1221 p.30

誤記訂正の該当箇所は、誤）太字下線、正）グレー・ハッチングで記載します。

記載変更・注意追加の該当箇所は、旧）太字下線、新）グレー・ハッチングで記載します。

発行文書履歴

RL78/G1F ユーザーズマニュアル Rev.1.00 誤記訂正通知発行文書履歴文書番号発行日記事

TN-RL*-A061A/J 2016 年 4 月 21 日 1 版発行訂正一覧の No.1～No.30 の誤記訂正

TN-RL*-A061B/J 2016 年 4 月 26 日 2 版発行訂正一覧の No.1～No.30 の誤記訂正再発行(本通知)



1. 1.3.2 32ピン製品

32 ピン・プラスチック LQFP (7 x 7 mm，0.8 mm ピッチ) (p.7)

誤）

（省略）

正）

（省略）

P01/ANI16/TO00/RxD1/TRGCLKB/(TRJIO0)/INTP10/IVCMP11 P01/ANI16/TO00/RxD1/TRGCLKB/TRJIO0/INTP10/IVCMP11



2. 2.1.2 32 ピン製品 (p.19)

誤）

機能

名称

端子

タイプ

入出力リセット

解除時

兼用機能機能

(省略)

P10 8-3-8 入出力アナログ

機能

ANI20/SCK11/SCL11/TRDIOD1

/(TxD2) ポート 1。

8 ビット入出力ポート。

1 ビット単位で入力／出力の指定可能。

入力ポートでは，ソフトウエアの設定によ

り，内蔵プルアップ抵抗を使用可能。

P10, P14-P17 の入力は TTL 入力バッファ

に設定可能。

P10, P11, P13-P15, P17 の出力は N-ch オ

ープン・ドレイン出力(VDD 耐圧)に設定可

能。

P10-P14 はアナログ入力に設定可能注。

P11 7-3-8 ANI21/SI11/SDA11/TRDIOC1

P12 7-3-7 ANI22/SO11/TRDIOB1

P13 7-3-8 ANI23/TxD2/SO20/TRDIOA1

/IrTxD

P14 8-3-8 ANI24/RxD2/SI20/SDA20

/TRDIOD0/(SCLA0)/IrRxD

P15 8-1-8 PCLBUZ1/SCK20/SCL20

/TRDIOB0/(SDAA0)

P16 8-1-7 TI01/TO01/INTP5/TRDIOC0

/(RxD0)/(TRDIOA1)

P17 8-1-8 TI02/TO02/TRDIOA0/TRDCLK

/(TxD0)/(TRDIOD0)

(省略)

正）

機能

名称

端子

タイプ


解除時

兼用機能機能

(省略)


機能








に設定可能。

P10, P11, P13-P15, P17 の出力は N-ch オ


能。





/IrTxD

P14 8-3-8 ANI24/RxD2/SI20/SDA20


P15 8-1-8 入出力入力

ポート

PCLBUZ1/SCK20/SCL20

/TRDIOB0/(SDAA0)


/(RxD0)/(TRDIOA1)


/(TxD0)/(TRDIOD0)

(省略)



3. 2.1.3 36ピン製品 (p.21)

誤）

機能

名称

端子

タイプ


解除時

兼用機能機能

(省略)


機能








に設定可能。

P10, P11, P13-P15, P17 の出力は N-ch オ

ープン・ドレイン出力(EVDD 耐圧)に設定可

能。





/IrTxD

P14 8-3-8 ANI24/RxD2/SI20/SDA20



/TRDIOB0/(SDAA0)


/(RxD0)/(TRDIOA1)


/(TxD0)/(TRDIOD0)

(省略)

正）

機能

名称

端子

タイプ


解除時

兼用機能機能

(省略)

P10 8-3-8 入出力

アナログ

機能








に設定可能。

P10, P11, P13-P15, P17 の出力は N-ch オ

ープン・ドレイン出力(EVDD耐圧)に設定可

能。





/IrTxD

P14 8-3-8 ANI24/RxD2/SI20/SDA20


P15 8-1-8 入出力入力

ポート

PCLBUZ1/SCK20/SCL20

/TRDIOB0/(SDAA0)


/(RxD0)/(TRDIOA1)


/(TxD0)/(TRDIOD0)

(省略)



4. 2.1.4 48ピン製品 (p.23)

誤）

機能

名称

端子

タイプ


解除時

兼用機能機能

(省略)


機能








に設定可能。

P10, P11, P13-P15, P17 の出力は N-ch オ


能。





/IrTxD

P14 8-3-8 ANI24/RxD2/SI20/SDA20



/TRDIOB0/(SDAA0)


/(RxD0)/(TRDIOA1)


/(TxD0)/(TRDIOD0)

(省略)

正）

機能

名称

端子

タイプ


解除時

兼用機能機能

(省略)

P10 8-3-8 入出力

アナログ

機能








に設定可能。

P10, P11, P13-P15, P17 の出力は N-ch オ


能。





/IrTxD

P14 8-3-8 ANI24/RxD2/SI20/SDA20


P15 8-1-8 入出力

入力

ポート

PCLBUZ1/SCK20/SCL20

/TRDIOB0/(SDAA0)


/(RxD0)/(TRDIOA1)


/(TxD0)/(TRDIOD0)

(省略)



5. 2.1.5 64ピン製品 (p.25)

誤）

機能

名称

端子

タイプ


解除時

兼用機能機能

(省略)


機能

ANI20/SCK11/SCL11/TRDIOD1 ポート 1。






に設定可能。

P10, P11, P13-P15, P17 の出力は N-ch オ

ープン・ドレイン出力(EVDD 耐圧)に設定可

能。




/(INTP5)


/IrTxD

P14 8-3-8 ANI24/RxD2/SI20/SDA20


P15 8-1-8 SCK20/SCL20/TRDIOB0

/(SDAA0)


/(SI00/RxD0)/(TRDIOA1)


/(SO00/TxD0)/(TRDIOD0)

(省略)

正）

機能

名称

端子

タイプ


解除時

兼用機能機能

(省略)

P10 8-3-8 入出力

アナログ

機能

ANI20/SCK11/SCL11/TRDIOD1 ポート 1。






に設定可能。

P10, P11, P13-P15, P17 の出力は N-ch オ

ープン・ドレイン出力(EVDD耐圧)に設定可

能。




/(INTP5)


/IrTxD

P14 8-3-8 ANI24/RxD2/SI20/SDA20


P15 8-1-8 入出力

入力

ポート

SCK20/SCL20/TRDIOB0

/(SDAA0)


/(SI00/RxD0)/(TRDIOA1)


/(SO00/TxD0)/(TRDIOD0)

(省略)



6. 2.4 端子ブロック図

図 2 - 10 端子タイプ 7-1-4 の端子ブロック図 (p.41)

誤）

内部

バス

POMレジスタ(POMmn)

PMレジスタ(PMmn)

PMSレジスタ

出力ラッチ(Pmn)

兼用機能

PUレジスタ(PUmn)

WRPORT

WRPMS

WRPU

兼用機能(SAU)

WRPM

Pmn

P-ch

P-ch

N-ch

EVDD

EVSS

EVDD

Schmitt2

兼用機能

(SAU以外)

WRPOM

1

0

1

0

RDPORT

備考 1. 兼用機能は，2.1 ポート機能を参照してください。備考 2. SAU：シリアル・アレイ・ユニット

正）

内部

バス

注意. ポート出力モード・レジスタ(POMx)で N-ch オープン・ドレイン出力モード設定時は，出力

モード時においても，入力バッファがオンになっているため，中間電位となった場合，貫通電流が流れることがあります。






誤）


正）








誤）


正）

注意. ポート入力モード・レジスタ(PIMx)で TTL 入力バッファに設定し、ハイ・レベルを入力している

場合、TTL 入力バッファの構造により貫通電流が流れることがあります。貫通電流を防ぐためには、ロウ・レベルを入力してください。






誤）


正）

注意 1. ポート出力モード・レジスタ(POMx)で N-ch オープン・ドレイン出力モード設定時は，出力モ

ード時においても，入力バッファがオンになっているため，中間電位となった場合，貫通電流が流れることがあります。

注意 2. ポート入力モード・レジスタ(PIMx)で TTL 入力バッファに設定し、ハイ・レベルを入力している場合、TTL 入力バッファの構造により貫通電流が流れることがあります。スタンバイモード時に貫通電流を抑えるには、ロウ・レベルを入力してください。






誤）


正）







図 2 – 2１端子タイプ 8-1-8 の端子ブロック図 (p.52)

誤）


正）









誤）


正）








図 2 – 22 端子タイプ 8-9-2 の端子ブロック図 (p.55)

誤）


正）







16. 8.2 タイマ RD の構成

図 8 - 1 タイマ RD のブロック図

誤） fCLK fCLK/2 fCLK/4 fCLK/8 fCLK/32

正） fHOCO fCLK fCLK/2 fCLK/4 fCLK/8 fCLK/32

TRDGRCi

TRDGRDi

TRDDFi

TRDCRi

TRDIORAi

TRDIORCi

TRDSRi

TRDIERi

TRDPOCRi

TRDMR

TRDPMR

TRDFCR

TRDOER1

TRDOER2

TRDOCR

TRDELC

PWMOPA

TRDIOA0

TRDIOB0

TRDIOC0

TRDIOD0

TRDIOA1

TRDIOB1

TRDIOC1

TRDIOD1

INTP0

RD0

RD1

RD

TRDi

RDi

TRDGRAi

TRDGRBi

TRDSTR

TIS

TRDGRCi

TRDGRDi

TRDDFi

TRDCRi

TRDIORAi

TRDIORCi

TRDSRi

TRDIERi

TRDPOCRi

TRDMR

TRDPMR

TRDFCR

TRDOER1

TRDOER2

TRDOCR

TRDELC

PWMOPA

TRDIOA0

TRDIOB0

TRDIOC0

TRDIOD0

TRDIOA1

TRDIOB1

TRDIOC1

TRDIOD1

INTP0

RD0

RD1

RD

TRDi

RDi

TRDGRAi

TRDGRBi

TRDSTR

TIS



17. 8.3.9 タイマRD出力制御レジスタ(TRDOCR)

図8-12 タイマRD出力制御レジスタ(TRDOCR)のフォーマット

[リセット同期PWMモード,相補PWMモード]

旧）

なし

新）

図 8-12 タイマ RD 出力制御レジスタ (TRDOCR)のフォーマット

[リセット同期 PWM モード, 相補 PWM モード ]

アドレス：F0269H リセット時：00H 注 1 R/W

略号 7 6 5 4 3 2 1 0

TRDOCR

注１ユーザ・オプション・バイト(000C2H)の FRQSEL4 = 1 かつ，PER1 レジスタの TRD0EN = 0

の場合，リセット時の値は不定となります。初期値を読み出す必要がある場合は，fCLK を fIH

に設定し TRD0EN = 1 にセットしたあとに読み出してください。

注 2. TRDOCR レジスタの端子機能が波形出力の場合, TRDOCR レジスタを設定したとき，初期出

力レベルが出力されます。

TOD1 TOC1 TOB1 TOA1 TOD0 TOC0 TOB0 TOA0

TOD1,TOC1, TOB1,TOA1, TOD0,TOB0,

TOA0

リセット同期 PWM モード時，相補 PWM モードでは，設定は無効です。必ず，0 を設定してください。リセット同期 PWM モード，相補 PWM モードの場合，本レジスタの設には

依存せず，TRDFCR の OLS1，OLS0 ビットの設定に従います。

TOC0 TRDIOC0 初期出力レベル選択注 2

0 初期出力 L リセット同期 PWM モードでは，PWM 周期ごとに出力反転します。相補 PWM モードでは，PWM の 1/2 周期ごとに出力反転します。

1 初期出力 H



18. 8.3.11 タイマ RD 制御レジスタ i (TRDCRi)(i = 0, 1)

図 8-18 タイマ RD 制御レジスタ 0 (TRDCR0)のフォーマット

[相補 PWM モード ] (p.353)

誤）

図 8-18 タイマ RD 制御レジスタ 0 (TRDCR0)のフォーマット

[相補 PWM モード]

アドレス：F0270H リセット時：00H 注 1 R/W

略号 7 6 5 4 3 2 1 0

TRDCR0

（省略）

19. 8.3.18 タイマ RD カウンタ i (TRDi)(i = 0, 1)

図 8-31 タイマ RD カウンタ i(TRDi)(i = 0, 1)のフォーマット

[ リセット同期 PWM モード , PWM3 モード ](p.369)

誤）


[ リセット同期 PWM モード , PWM3 モード ]

アドレス：F0276H (TRD0), F0286H (TRD1) リセット時：0000H 注 R/W

略号 1 5 1 4 1 3 1 2 1 1 1 0 9 8 7 6 5 4 3 2 1 0

TRDi

（省略)

正）

図 8-19 タイマ RD 制御レジスタ i (TRDCRi)(i=0,1)のフォーマット

[相補 PWM モード]

アドレス：F0270H(TRDCR0), F0280H(TRDCR1)リセット時：00H 注 1 R/W

略号 7 6 5 4 3 2 1 0

TRDCRi

（省略）

正）

図 8-32 タイマ RD カウンタ 0(TRD0)のフォーマット

[ リセット同期 PWM モード , PWM3 モード ]

アドレス：F0276H (TRD0) リセット時：0000H 注 R/W

略号 1 5 1 4 1 3 1 2 1 1 1 0 9 8 7 6 5 4 3 2 1 0

TRD0

（省略)

CCLR2 CCLR1 CCLR0 CKEG1 CKEG0 TCK2 TCK1 TCK0 CCLR2 CCLR1 CCLR0 CKEG1 CKEG0 TCK2 TCK1 TCK0




8-32 タイマ RD カウンタ i(TRDi)(i = 0, 1)のフォーマット

[ 相補 PWM モード(TRD0) ](p.370)

誤）


[ 相補 PWM モード(TRD0) ]


略号 1 5 1 4 1 3 1 2 1 1 1 0 9 8 7 6 5 4 3 2 1 0

TRDi

（省略)



[ 相補 PWM モード(TRD1)](p.370)

誤）




略号 1 5 1 4 1 3 1 2 1 1 1 0 9 8 7 6 5 4 3 2 1 0

TRDi

（省略)

正）




略号 1 5 1 4 1 3 1 2 1 1 1 0 9 8 7 6 5 4 3 2 1 0

TRD0

（省略)

正）




略号 1 5 1 4 1 3 1 2 1 1 1 0 9 8 7 6 5 4 3 2 1 0

TRD1

（省略)



0 1

転送制

御回

路

TRD

GR

A0 タ

イマ

RDジ

ェネラ

ルレ

ジスタ

A0

(コン

ペア

)比

較回路

IMFA

0

OV

F

TRD

CLK

TRD

0 タイマ

RDカ

ウンタ

0

カウ

ント

動作

選択

fCLK

/2f C

LK/4

f CLK

/8f C

LK/3

2

オプ

ショ

ンバ

イト

(000

C2H

)のFR

QS

EL4

TCK

2-TC

K0

TSTA

RT0

0: カ

ウン

ト停

止1:

カウ

ント

開始

外部

クロ

ック

入力

STC

LK0:

入力

無効

1: 入

力有

効

CK

EG

1, C

KE

G0

00B

: 立ち

上が

りエ

ッジ

01B

: 立ち

下が

りエ

ッジ

10B

: 両エ

ッジ

CS

EL0

0: T

RD

GR

A0と

のコ

ンペ

ア一

致で

カウ

ンタ

停止

1: カ

ウン

ト継

続

オー

バフ

ロー

信号

コン

ペア

一致

信号

(周期

)

OLS

00:

初期

出力

H1:

初期

出力

L

転送

信号

TRD

BFC

01:

TR

DG

RC

0はバ

ッフ

ァレ

ジス

タ

EC0

0: 出

力許

可1:

出力

禁止

P137

/INTP

0入力

強制

遮断

用EL

Cイ

ベン

ト入

力0

強制

遮断

用EL

Cイ

ベン

ト入

力1

TRD

TPO

0: 強

制遮

断禁

止1:

強制

遮断

許可

ELC

OB

E00:

強制

遮断

禁止

1: 強

制遮

断許

可

ELC

OB

E10:

強制

遮断

禁止

1: 強

制遮

断許

可

TRD

SHU

TS0:

強制

遮断

なし

1: 強

制遮

断が

発生

P16

/TR

DIO

C0

PM

16

DFD

, DFC

強制遮断時の端子の

状態

00B:

保持

01B:

Hi-Z

出力

10B:

L出力

11B:

H出

力TR

DG

RC

0 タ

イマ

RDジ

ェネ

ラル

レジ

スタ

C0

(バッ

ファ

)

転送制

御回

路

TRD

GR

B0 タ

イマ

RDジ

ェネラ

ルレ

ジスタ

B0

(コン

ペア

)比

較回路

IMFB

0

出力

レベ

ル制

御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

転送

信号

TRD

BFD

01:

TR

DG

RD

0はバ

ッフ

ァレ

ジス

タ

EB0

0: 出

力許

可1:

出力

禁止

PM

15P

EN

B1,

PE

NB

0強制遮断時の端子の

状態

00B:

保持

01B:

Hi-Z

出力

10B:

L出力

11B:

H出

力TR

DG

RD

0 タ

イマ

RDジ

ェネ

ラル

レジ

スタ

D0

(バッ

ファ

)

POM

15

P15

/TR

DIO

B0

出力

レベ

ル制

御

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

ED0

0: 出

力許

可1:

出力

禁止

PM

14D

FB, D

FA強制遮断時の端子の

状態

00B:

保持

01B:

Hi-Z

出力

10B:

L出力

11B:

H出

力

PO

M14

P14

/TR

DIO

D0

転送制

御回

路

TRD

GR

A1 タ

イマ

RDジ

ェネラ

ルレ

ジスタ

A1

(コン

ペア

)比

較回路

IMFA

1

出力

レベ

ル制

御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

転送

信号

TRD

BFC

11:

TR

DG

RC

1はバ

ッフ

ァレ

ジス

タ

EA1

0: 出

力許

可1:

出力

禁止

PM

13

DFC

K1,D

FCK0


状態

00B:

保持

01B:

Hi-Z

出力

10B:

L出力

11B:

H出

力

TRD

GR

C1 タ

イマ

RDジ

ェネ

ラル

レジ

スタ

C1

(バッ

ファ

)

PO

M13

P13

/TR

DIO

A1

出力

レベ

ル制

御

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

EC1

0: 出

力許

可1:

出力

禁止

DFD

, DFC


状態

00B:

保持

01B:

Hi-Z

出力

10B:

L出力

11B:

H出

力

PMC

13

転送制

御回

路

TRD

GR

B1 タ

イマ

RDジ

ェネラ

ルレ

ジスタ

B1

(コン

ペア

)比

較回路

IMFB

1

出力

レベ

ル制

御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

転送

信号

TRD

BFD

11:

TR

DG

RD

1はバ

ッフ

ァレ

ジス

タ

EB1

0: 出

力許

可1:

出力

禁止

PE

NB

1, P

EN

B0強制遮断時の端子の

状態

00B:

保持

01B:

Hi-Z

出力

10B:

L出力

11B:

H出

力TR

DG

RD

1 タ

イマ

RDジ

ェネ

ラル

レジ

スタ

D1

(バッ

ファ

)

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

ED1

0: 出

力許

可1:

出力

禁止

PM

10D

FB, D

FA強制遮断時の端子の

状態

00B:

保持

01B:

Hi-Z

出力

10B:

L出力

11B:

H出

力

PO

M10

P10

/TR

DIO

D1

IMFA

0TR

DSR

0.IM

FA

TRD

IER

0.IM

IEA

IMFB

0TR

DSR

0.IM

FB

TRD

IER

0.IM

IEB

IMFC

0TR

DSR

0.IM

FC

TRD

IER

0.IM

IEC

IMFD

0TR

DSR

0.IM

FD

TRD

IER

0.IM

IED

OV

FTR

DSR

0.O

VF

TRD

IER

0.O

VIE

INTT

RD

0タ

イマ

RD割

り込

み要

求0

f CLK

fHO

CO

コン

ペア

一致

信号

(アク

ティ

ブレ

ベル

幅)

コン

ペア

一致

信号

(アク

ティ

ブレ

ベル

幅)

コン

ペア

一致

信号

(アク

ティ

ブレ

ベル

幅)

出力

レベ

ル制

御

出力

レベ

ル制

御

INTT

RD

1タ

イマ

RD割

り込

み要

求1

IMFB

1TR

DSR

1.IM

FB

TRD

IER

1.IM

IEB

IMFA

1TR

DSR

1.IM

FATR

DIE

R1.

IMIE

A

カウ

ンタ

クリ

ア信

号TR

DC

LK

PM17

P17

/TR

DIO

A0/T

RD

CLK

エッジ

制御

000B

001B

010B

011B

100B

101B

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

P16

P15 P1

4

P13 P10

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

タイマ・アレ

イ・ユ

ニット

タイ

マ・アレイ

・ユニ

ット

タイ

マ・アレイ

・ユニ

ット

タイ

マ・

アレイ

・ユ

ニット

タイ

マ・アレイ・

ユニッ

ト

タイマ

・ア

レイ・ユニッ

ト

タイマ・

アレイ

・ユニ

ット

22. 8.5.4 リセット同期 PWM モード

図 8 - 56 リセット同期 PWM モードのブロック図（タイマ RD0 の場合）

誤）

正）

0 1

転送

制御回

路

TRD

GR

A0 タ

イマ

RDジ

ェネ

ラルレ

ジスタ

A0

(コンペ

ア)

比較

回路

IMFA

0

OVF

TRD

CLK

TRD

0 タ

イマ

RDカ

ウン

タ0

カウ

ント

動作

選択

fCLK

/2f C

LK/4

f CLK

/8f C

LK/3

2

オプ

ション

バイト

(000

C2H

)のFR

QS

EL4

TCK

2-TC

K0TS

TAR

T00:

カウ

ント

停止

1: カ

ウン

ト開

始

外部

クロ

ック

入力

STC

LK0:

入力

無効

1: 入

力有

効

CK

EG1,

CK

EG

000

B: 立

ち上

がり

エッ

ジ01

B: 立

ち下

がり

エッ

ジ10

B: 両

エッ

ジ

CS

EL0

0: T

RD

GR

A0と

のコ

ンペ

ア一

致で

カウ

ンタ

停止

1: カ

ウン

ト継

続

オー

バフ

ロー

信号

コン

ペア

一致

信号

(周期

)

OLS

00:

初期

出力

H1:

初期

出力

L

転送

信号

TRD

BFC

01:

TR

DG

RC

0はバ

ッフ

ァレ

ジス

タ

EC0

0: 出

力許

可1:

出力

禁止

P13

7/IN

TP0入

力

強制

遮断

用E

LCイ

ベン

ト入

力0

強制

遮断

用E

LCイ

ベン

ト入

力1

TRD

TPO

0: 強

制遮

断禁

止1:

強制

遮断

許可

ELC

OB

E00:

強制

遮断

禁止

1: 強

制遮

断許

可

ELC

OB

E10:

強制

遮断

禁止

1: 強

制遮

断許

可

TRD

SHU

TS0:

強制

遮断

なし

1: 強

制遮

断が

発生

P16

/TR

DIO

C0

PM

16

DFD

, DFC

強制遮断時の

端子

の状態

00B

: 保持

01B

: Hi-Z

出力

10B:

L出

力11

B: H出力

TRD

GR

C0 タ

イマ

RDジ

ェネ

ラルレ

ジス

タC

0 (バ

ッファ

)

転送

制御回

路

TRD

GR

B0 タ

イマ

RDジ

ェネ

ラルレ

ジスタ

B0

(コンペ

ア)

比較

回路

IMFB

0

出力

レベ

ル制

御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

転送

信号

TRD

BFD

01:

TR

DG

RD

0はバ

ッフ

ァレ

ジス

タ

EB

00:

出力

許可

1: 出

力禁

止

PM

15P

EN

B1, P

EN

B0

強制遮断時の

端子

の状態

00B

: 保持

01B

: Hi-Z

出力

10B:

L出

力11

B: H出力

TRD

GR

D0 タ

イマ

RDジ

ェネ

ラルレ

ジス

タD

0 (バ

ッファ

)

PO

M15

P15

/TR

DIO

B0

出力

レベ

ル制

御

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

ED0

0: 出

力許

可1:

出力

禁止

PM

14D

FB, D

FA強制遮断時の

端子

の状態

00B

: 保持

01B

: Hi-Z

出力

10B:

L出

力11

B: H出力

PO

M14

P14

/TR

DIO

D0

転送

制御回

路

TRD

GR

A1 タ

イマ

RDジ

ェネ

ラルレ

ジスタ

A1

(コンペ

ア)

比較

回路

IMFA

1

出力

レベ

ル制

御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

転送

信号

TRD

BFC

11:

TR

DG

RC

1はバ

ッフ

ァレ

ジス

タ

EA

10:

出力

許可

1: 出

力禁

止

PM

13

DFC

K1,D

FCK0

強制遮断時の

端子

の状態

00B

: 保持

01B

: Hi-Z

出力

10B:

L出

力11

B: H出力

TRD

GR

C1 タ

イマ

RDジ

ェネ

ラルレ

ジス

タC

1 (バ

ッファ

)

PO

M13

P13

/TR

DIO

A1

出力

レベ

ル制

御

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

EC1

0: 出

力許

可1:

出力

禁止

DFD

, DFC

強制遮断時の

端子

の状態

00B

: 保持

01B

: Hi-Z

出力

10B:

L出

力11

B: H出力

PM

C13

転送

制御回

路

TRD

GR

B1 タ

イマ

RDジ

ェネ

ラルレ

ジスタ

B1

(コンペ

ア)

比較

回路

IMFB

1

出力

レベ

ル制

御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

転送

信号

TRD

BFD

11:

TR

DG

RD

1はバ

ッフ

ァレ

ジス

タ

EB

10:

出力

許可

1: 出

力禁

止

PE

NB

1, P

EN

B0

強制遮断時の

端子

の状態

00B

: 保持

01B

: Hi-Z

出力

10B:

L出

力11

B: H出力

TRD

GR

D1 タ

イマ

RDジ

ェネ

ラルレ

ジス

タD

1 (バ

ッファ

)

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベ

ルL出

力1:

初期

出力

L, ア

クテ

ィブ

レベ

ルH出

力

ED1

0: 出

力許

可1:

出力

禁止

PM

10D

FB, D

FA強制遮断時の

端子

の状態

00B

: 保持

01B

: Hi-Z

出力

10B:

L出

力11

B: H出力

PO

M10

P10

/TR

DIO

D1

IMFA

0TR

DSR

0.IM

FA

TRD

IER

0.IM

IEA

IMFB

0TR

DSR

0.IM

FB

TRD

IER

0.IM

IEB

IMFC

0TR

DSR

0.IM

FC

TRD

IER

0.IM

IEC

IMFD

0TR

DSR

0.IM

FD

TRD

IER

0.IM

IED

OVF

TRD

SR0.

OVF

TRD

IER

0.O

VIE

INTT

RD

0タ

イマ

RD割

り込

み要

求0

f CLK

fHO

CO

コン

ペア

一致

信号

(アク

ティ

ブレ

ベル

幅)

コン

ペア

一致

信号

(アク

ティ

ブレ

ベル

幅)

コン

ペア

一致

信号

(アク

ティ

ブレ

ベル

幅)

出力

レベ

ル制

御

出力

レベ

ル制

御

INTT

RD

1タ

イマ

RD割

り込

み要

求1

IMFB

1TR

DS

R1.

IMFB

TRD

IER

1.IM

IEB

IMFA

1TR

DS

R1.

IMFA

TRD

IER

1.IM

IEA

カウ

ンタ

クリ

ア信

号TR

DC

LK

PM

17

P17

/TR

DIO

A0/

TRD

CLK

エッジ

制御

000B

001B

010B

011B

100B

101B

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

P16

P15 P14

P13 P10

PWM

OP

A

PWM

OP

A

PWM

OP

A

PWM

OP

A

PWM

OP

A

PWM

OP

A

PWM

OP

A

タイマ・ア

レイ・

ユニット

タイ

マ・ア

レイ・ユニ

ット

タイ

マ・ア

レイ・ユニ

ット

タイマ・アレ

イ・

ユニッ

ト

タイマ・アレイ

・ユ

ニット

タイマ

・ア

レイ・

ユニット

タイマ

・アレ

イ・ユニッ

ト

P12

/TR

DIO

C1

P11

/TR

DIO

B1

P11

/TR

DIO

C1

P12

/TR

DIO

B1

P11

P12

PM

C1

2

PM

12

PO

M11

P

M11

PO

M11

P

M11

PM

C12

P

M12

P12

P11



23. 8.5.5 相補 PWM モード

図 8 - 58 相補 PWM モードのブロック図（タイマ RD0 の場合）

誤）

正）

P12

/TR

DIO

C1

P11

/TR

DIO

B1

P12

/TR

DIO

B1

P11

/TR

DIO

C1

0 1

アップカウント

ダウンカウント制御

TRD

1 タイマ

RDカウンタ

1

TRD

GR

A0 タイマ

RDジェネラルレジスタ

A0

(コンペア

)比較回路

IMFA

0

出力

レベル

制御

TRD

CLK

エッジ

制御

TRD

0 タイマ

RDカウンタ

0

カウント

動作選択

UD

F

fCLK

/2fC

LK/4

fCLK

/8fC

LK/3

2

オプションバイト

(000

C2H

)のFR

QSE

L4TC

K2-T

CK0

TSTA

RT0

0: カ

ウント

停止

1: カ

ウント

開始

外部

クロッ

ク入力

STC

LK0:

入力

無効

1: 入

力有

効

CKE

G1,

CKE

G0

00B:

立ち

上が

りエッ

ジ01

B: 立

ち下が

りエッ

ジ10

B: 両

エッジ

CS

EL0

0: T

RD

GR

A0と

のコ

ンペア

一致

でカウ

ンタ

停止

1: カ

ウン

ト継続

アン

ダフ

ロー

信号

(アッ

プカ

ウント

に変

更)

周期

一致

信号

(ダウ

ンカ

ウント

に変

更)

アン

ダフ

ロー信

号

周期

一致

信号

(出力

反転

信号

)

OLS

00:

初期

出力

H1:

初期

出力

L

EC0

0: 出

力許可

1: 出

力禁止

P137

/INTP

0入力

強制

遮断用

ELCイベ

ント

入力

0

強制

遮断用

ELCイベ

ント

入力

1

TRD

TPO

0: 強

制遮

断禁

止1:

強制

遮断許

可

ELC

OB

E00:

強制

遮断禁

止1:

強制

遮断許

可

ELC

OB

E10:

強制

遮断禁

止1:

強制

遮断許

可

TRD

SH

UTS

0: 強

制遮断なし

1: 強

制遮断が発

生

P16

/TR

DIO

C0

PM

16D

FD, D

FC強

制遮

断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出

力11

B: H

出力

TRD

CLK

PM17

P17

/TR

DIO

A0

転送制御回路

TRD

GR

B0 タイマ


B0

(コンペア

)比較回路

IMFB

0

出力

レベル

制御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベル

L出力

1: 初

期出力

L, ア

クティ

ブレ

ベル

H出

力

転送

信号

TRD

BFD

01:

TR

DG

RD

0はバ

ッフ

ァレ

ジスタ

EB0

0: 出

力許可

1: 出

力禁止

PM

15

PEN

B1, P

EN

B0

強制

遮断

時の

端子

の状

態00

B: 保

持01

B: H

i-Z出

力

10B

: L出

力11

B: H

出力

TRD

GR

D0 タイマ


D0

(バッファ

)

10 11

POM

15

P15

/TR

DIO

B0C

MD

1, 0

比較回路

IMFD

0

出力

レベル

制御

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベル

L出力

1: 初

期出力

L, ア

クティ

ブレ

ベル

H出

力

ED0

0: 出

力許可

1: 出

力禁止

PM

14

DFB

, DFA

強制

遮断

時の

端子

の状

態00

B: 保

持01

B: H

i-Z出

力

10B

: L出

力11

B: H

出力

POM

14

P14

/TR

DIO

D0

転送制御回路

TRD

GR

A1 タイマ


A1

(コンペア

)比較回路

IMFA

1

出力

レベル

制御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベル

L出力

1: 初

期出力

L, ア

クティ

ブレ

ベル

H出

力

転送

信号

TRD

BFC

11:

TR

DG

RC

1はバ

ッフ

ァレ

ジスタ

EA1

0: 出

力許可

1: 出

力禁止

PM

13

DFC

K1,

DFC

K0強

制遮

断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出

力11

B: H

出力

TRD

GR

C1 タイマ


C1

(バッファ

)

10 11

POM

13

P13

/TR

DIO

A1C

MD

1, 0

比較回路

IMFC

1

出力

レベル

制御

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベル

L出力

1: 初

期出力

L, ア

クティ

ブレ

ベル

H出

力

EC1

0: 出

力許可

1: 出

力禁止

DFD

, DFC

強制

遮断

時の

端子

の状

態00

B: 保

持01

B: H

i-Z出

力

10B

: L出

力11

B: H

出力

PMC

13

転送制御回路

TRD

GR

B1 タイマ


B1

(コンペア

)比較回路

IMFB

1

出力

レベル

制御

OLS

00:

初期

出力

H, ア

クテ

ィブ

レベル

L出力

1: 初

期出力

L, ア

クティ

ブレ

ベル

H出

力

転送

信号

TRD

BFD

11:

TR

DG

RD

1はバ

ッフ

ァレ

ジスタ

EB1

0: 出

力許可

1: 出

力禁止

PEN

B1, P

EN

B0

強制

遮断

時の

端子

の状

態00

B: 保

持01

B: H

i-Z出

力

10B

: L出

力11

B: H

出力

TRD

GR

D1 タイマ


D1

(バッファ

)

10 11

CM

D1,

0

比較回路

IMFD

1

出力

レベル

制御

OLS

10:

初期

出力

H, ア

クテ

ィブ

レベル

L出力

1: 初

期出力

L, ア

クティ

ブレ

ベル

H出

力

ED1

0: 出

力許可

1: 出

力禁止

PM

10

DFB

, DFA

強制

遮断

時の

端子

の状

態00

B: 保

持01

B: H

i-Z出

力

10B

: L出

力11

B: H

出力

POM

10

P10

/TR

DIO

D1

IMFA

0TR

DSR

0.IM

FA

TRD

IER

0.IM

IEA

IMFB

0TR

DSR

0.IM

FB

TRD

IER

0.IM

IEB

IMFD

0TR

DSR

0.IM

FD

TRD

IER

0.IM

IED

IMFA

1TR

DSR

1.IM

FA

TRD

IER

1.IM

IEA

IMFB

1TR

DSR

1.IM

FB

TRD

IER

1.IM

IEB

IMFC

1TR

DSR

1.IM

FC

TRD

IER

1.IM

IEC

IMFD

1TR

DSR

1.IM

FD

TRD

IER

1.IM

IED

UD

FTR

DSR

1.U

DF

TRD

IER

1.U

DIE

INTT

RD

1タ

イマ

RD割

り込

み要求

1IN

TTR

D0

タイ

マR

D割り

込み

要求

0

f CLK

fHO

CO

コン

ペア

一致信

号(出

力反

転信号

)

コン

ペア

一致信

号(出

力反

転信号

)

コン

ペア

一致信

号(出

力反

転信号

)

コン

ペア

一致信

号(出

力反

転信号

)

コン

ペア

一致信

号(出

力反

転信号

)

コン

ペア

一致信

号(出

力反

転信号

)

000B

001B

010B

011B

100B

101B

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

強制

遮断

制御

P10

P13

P14

P15P1

6

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

タイ

マ・

アレイ・

ユニット

タイ

マ・

アレイ・

ユニット

タイ

マ・

アレイ・

ユニット

タイ

マ・

アレイ・

ユニット

タイ

マ・

アレイ・

ユニット

タイ

マ・

アレイ・

ユニット

タイ

マ・

アレイ・

ユニット

PM

C1

2

PM

12

PO

M11

P

M11

0 1

アップカウント

ダウンカウント制御

TRD

1 タイマ

RDカウンタ

1

TRD

GR

A0 タ

イマ


A0 (コ

ンペア

)比較回路

IMFA

0

出力レ

ベル

制御

TRD

CLK

エッジ

制御

TRD

0 タイマ

RDカウンタ

0

カウント

動作選択

UD

F

fCLK

/2fC

LK/4

fCLK

/8fC

LK/3

2

オプションバイト

(000

C2H

)のFR

QS

EL4

TCK2

-TC

K0

TSTA

RT0

0: カ

ウン

ト停

止1:

カウ

ント開

始

外部ク

ロック

入力

STC

LK0:

入力

無効

1: 入

力有効

CK

EG1,

CK

EG

000

B: 立

ち上が

りエッ

ジ01

B: 立

ち下が

りエッ

ジ10

B: 両

エッジ

CS

EL0

0: T

RD

GR

A0との

コン

ペア

一致

でカ

ウンタ

停止

1: カ

ウント

継続

アン

ダフロ

ー信号

(アッ

プカ

ウン

トに変

更)

周期

一致信

号(ダ

ウン

カウン

トに変

更)

アンダ

フロ

ー信

号

周期

一致

信号

(出力

反転

信号

)

OLS

00:

初期

出力

H1:

初期

出力

L

EC0

0: 出

力許可

1: 出

力禁止

P137

/INTP

0入力

強制

遮断用

ELCイベ

ント入

力0

強制

遮断用

ELCイベ

ント入

力1

TRD

TPO

0: 強

制遮

断禁止

1: 強

制遮

断許可

ELC

OB

E0

0: 強

制遮

断禁止

1: 強

制遮

断許可

ELC

OB

E1

0: 強

制遮

断禁止

1: 強

制遮

断許可

TRD

SH

UTS

0: 強

制遮断なし

1: 強

制遮断が発

生

P16

/TR

DIO

C0

PM

16D

FD, D

FC強制遮断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出力

11B

: H出力

TRD

CLK

PM17

P17

/TR

DIO

A0

転送制御回路

TRD

GR

B0 タ

イマ


B0 (コ

ンペア

)比較回路

IMFB

0

出力レ

ベル

制御

OLS

00:

初期

出力

H, ア

クテ

ィブレ

ベル

L出力

1: 初

期出

力L,

アク

ティ

ブレ

ベル

H出

力

転送

信号

TRD

BFD

01:

TR

DG

RD

0はバ

ッフ

ァレ

ジス

タ

EB0

0: 出

力許可

1: 出

力禁止

PM

15

PEN

B1, P

EN

B0

強制遮断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出力

11B

: H出力

TRD

GR

D0 タイマ


D0

(バッファ

)

10 11

POM

15

P15

/TR

DIO

B0C

MD

1, 0

比較回路

IMFD

0

出力レ

ベル

制御

OLS

10:

初期

出力

H, ア

クテ

ィブレ

ベル

L出力

1: 初

期出

力L,

アク

ティ

ブレ

ベル

H出

力

ED0

0: 出

力許可

1: 出

力禁止

PM

14

DFB

, DFA

強制遮断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出力

11B

: H出力

POM

14

P14

/TR

DIO

D0

転送制御回路

TRD

GR

A1 タ

イマ


A1 (コ

ンペア

)比較回路

IMFA

1

出力レ

ベル

制御

OLS

00:

初期

出力

H, ア

クテ

ィブレ

ベル

L出力

1: 初

期出

力L,

アク

ティ

ブレ

ベル

H出

力

転送

信号

TRD

BFC

11:

TR

DG

RC

1はバ

ッフ

ァレ

ジス

タ

EA1

0: 出

力許可

1: 出

力禁止

PM

13

DFC

K1,

DFC

K0強制遮断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出力

11B

: H出力

TRD

GR

C1 タイマ


C1

(バッファ

)

10 11

POM

13

P13

/TR

DIO

A1C

MD

1, 0

比較回路

IMFC

1

出力レ

ベル

制御

OLS

10:

初期

出力

H, ア

クテ

ィブレ

ベル

L出力

1: 初

期出

力L,

アク

ティ

ブレ

ベル

H出

力

EC1

0: 出

力許可

1: 出

力禁止

DFD

, DFC

強制遮断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出力

11B

: H出力

PMC

13

転送制御回路

TRD

GR

B1 タ

イマ


B1 (コ

ンペア

)比較回路

IMFB

1

出力レ

ベル

制御

OLS

00:

初期

出力

H, ア

クテ

ィブレ

ベル

L出力

1: 初

期出

力L,

アク

ティ

ブレ

ベル

H出

力

転送

信号

TRD

BFD

11:

TR

DG

RD

1はバ

ッフ

ァレ

ジス

タ

EB1

0: 出

力許可

1: 出

力禁止

PEN

B1, P

EN

B0

強制遮断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出力

11B

: H出力

TRD

GR

D1 タイマ


D1

(バッファ

)

10 11

CM

D1,

0

比較回路

IMFD

1

出力レ

ベル

制御

OLS

10:

初期

出力

H, ア

クテ

ィブレ

ベル

L出力

1: 初

期出

力L,

アク

ティ

ブレ

ベル

H出

力

ED1

0: 出

力許可

1: 出

力禁止

PM

10

DFB

, DFA

強制遮断時

の端

子の

状態

00B

: 保持

01B

: Hi-Z

出力

10B

: L出力

11B

: H出力

POM

10

P10

/TR

DIO

D1

IMFA

0TR

DS

R0.

IMFA

TRD

IER

0.IM

IEA

IMFB

0TR

DS

R0.

IMFB

TRD

IER

0.IM

IEB

IMFD

0TR

DS

R0.

IMFD

TRD

IER

0.IM

IED

IMFA

1TR

DS

R1.

IMFA

TRD

IER

1.IM

IEA

IMFB

1TR

DS

R1.

IMFB

TRD

IER

1.IM

IEB

IMFC

1TR

DS

R1.

IMFC

TRD

IER

1.IM

IEC

IMFD

1TR

DS

R1.

IMFD

TRD

IER

1.IM

IED

UD

FTR

DS

R1.

UD

F

TRD

IER

1.U

DIE

INTT

RD

1タ

イマ

RD割り

込み要

求1

INTT

RD

0タ

イマ

RD割

り込み

要求

0

f CLK

fHO

CO

コン

ペア一

致信

号(出

力反転

信号

)

コン

ペア一

致信

号(出

力反転

信号

)

コン

ペア一

致信

号(出

力反転

信号

)

コン

ペア一

致信

号(出

力反転

信号

)

コン

ペア一

致信

号(出

力反転

信号

)

コン

ペア一

致信

号(出

力反転

信号

)

000B

001B

010B

011B

100B

101B

強制遮

断制御

強制遮

断制御

強制遮

断制御

強制遮

断制御

強制遮

断制御

強制遮

断制御

強制遮

断制御

P10P1

3

P14

P15

P16

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

PW

MO

PA

タイ

マ・アレ

イ・ユニ

ット

タイ

マ・アレ

イ・ユニ

ット

タイ

マ・アレ

イ・ユニ

ット

タイ

マ・アレ

イ・ユニ

ット

タイ

マ・アレ

イ・ユニ

ット

タイ

マ・アレ

イ・ユニ

ット

タイ

マ・アレ

イ・ユニ

ット

PM

C12

P

M12

PO

M11

P

M11

P12

P11

P12

P11



PWMOPA

HS_SEL=0

PWMOPA

HS_SEL=0

24. 8.8.3.2 ハードウエア解除（HS_SEL = 0の場合）

(2) タイマRD相補PWM機能の出力の場合

図8 - 78 ハードウエアで遮断解除機能動作例（TRDIOB0，TRDIOD0の例）

(p.442)

誤）

（省略）

正）

（省略）

遮断要因選択 IN_SEL[0:1]=2’b01

TRD0 のカウント 0000H

のタイミング有効信号

TRDIOB0 出力

TRDIOC0 出力

TRDIOD0 出力

タイマ RD から TRDIOC0 出力

初段要因選択 IN_SEL1=0,IN_SEL0=1

PWMOPA からの TRDIOB0 出力

PWMOPA からの TRDIOD0 出力



25. 8.8.3.3 ソフトウエア遮断解除（HS_SEL = 1時） (p.447)

誤）

8.8.3.3 ソフトウエア遮断解除（HS_SEL = 1時）

OPCTL0レジスタのACTビットの設定により，出力強制遮断解除タイミングは異なります。

(1) ソフトウエアを使用し即時遮断解除を行う場合(ACT = 0の時)

ACTを0に設定する場合，OPCTL0レジスタのHZ_RELビットに1を設定すると，即時強制遮断を

解除します。強制遮断後自動的にHZ_RELビットは0になります。

（省略）

正）

8.8.3.3 ソフトウエア遮断解除（HS_SEL = 1時）

OPCTL0レジスタのACTビットの設定により，出力強制遮断解除タイミングは異なります。

(1) ソフトウエアを使用し即時遮断解除を行う場合(ACT = 0の時)

ACTを0に設定する場合，OPCTL0レジスタのHZ_RELビットに1を設定すると，即時強制遮断を

解除します。強制遮断解除後自動的にHZ_RELビットは0になります。

（省略）



PWMOPA

TRDSTR. TSTART0

TRDSTR. TSTART1

TRD0 0000H

TRD1 0000H

HZ_REL

HS_SEL=1

IN_SEL[0:1]=2'b01

IN_EG=0

0

HZIF0

HZOF0

HZOF1

1

PWMOPA

TRDSTR. TSTART0

TRDSTR. TSTART1

TRD0 0000H

TRD1 0000H

HZ_REL

HS_SEL=1

IN_SEL[0:1]=2'b01

IN_EG=0

0

HZIF0

HZOF0

HZOF1

1

26. 8.8.3.3 ソフトウエア遮断解除（HS_SEL = 1時）

図8 - 87 ソフトウエアにより出力遮断解除する場合の動作例 (p.451)

誤）

① コンパレータ0出力信号の立ち上がりエッジ検出で，TRDIOA0, TRDIOA1端子出力が

遮断状態になる。

② HZ_RELビットに 1を設定後，タイマRDのチャネル0のカウンタの値が0000Hになるタイ

ミングを待つ。

③ TRD0 のカウンタ値が0000H になると，TRDIOA0，TRDIOA1 の強制遮断状態が解除

される（TIMRD チャネル1動作は影響しない）。

（省略）

正）

① コンパレータ0出力信号の立ち上がりエッジ検出で，TRDIOB0, TRDIOA1端子出力が

遮断状態になる。

② HZ_RELビットに 1を設定後，タイマRDのチャネル0のカウンタの値が0000Hになるタイ

ミングを待つ。

③ TRD0 のカウンタ値が0000H になると，TRDIOB0，TRDIOA1 の強制遮断状態が解除

される（TIMRD チャネル1動作は影響しない）。

（省略）

TRDIOA0 出力

TRDIOA1 出力

(PWMOPA からの出力)

TRDIOB0 出力

(PWMOPA からの出力)

TRDIOA1 出力

遮断要因選択 IN_SEL[0:1]=2’b01

遮断要因選択 IN_SEL1=0, IN_SEL0 = 1



27. 17.1 CMPの機能

表17-1 CMPの機能概要 (p.630)

誤）

項目内容

CMP • 2チャネル搭載（コンパレータ0とコンパレータ1）

• マイナス側に基準電圧選択可能：

コンパレータ0のマイナス側にアナログ端子入力，コンパレータ0内蔵

基準電圧，内部基準電圧（BG2AD）から選択可能

• コンパレータ1のマイナス側にアナログ端子入力（4本），コンパレー

タ1内蔵基準電圧，内部基準電圧（BG2AD）から選択可能

：

（省略）

：

28. 17.3.8 コンパレータ 1 入力信号選択制御レジスタ（CMPSEL1）

図17 - 10 コンパレータ 1 入力信号選択制御レジスタ（CMPSEL1） (p.643)

誤）

アドレス： F034BH リセット時： 00H R/W

略号 7 6 5 4 3 2 1 0

CMPSEL1

(省略)

正）

項目内容

CMP • 2チャネル搭載（コンパレータ0とコンパレータ1）

• マイナス側に基準電圧選択可能：

コンパレータ0のマイナス側にアナログ端子入力，コンパレータ0内蔵

基準電圧，内部基準電圧（1.45V）から選択可能

• コンパレータ1のマイナス側にアナログ端子入力（4本），コンパレー

タ1内蔵基準電圧，内部基準電圧（1.45V）から選択可能

：

（省略）

：

正）

アドレス： F034BH リセット時： 00H R/W

略号 7 6 5 4 3 2 1 0

CMPSEL1

（省略）

CMP1SEL1 CMP1SEL0 0 0 0 C1REFS2 C1REFS1 C1RFES0 CMP1SEL1 CMP1SEL0 0 0 0 C1REFS2 C1REFS1 C1REFS0



29. 37.3.2 電源電流特性

(TA= -40～+85 ℃, 1.6V≦EVDD0≦VDD≦5.5V, VSS=EVSS0=0V)(2/2)

(p.1155)

誤）

(TA = -40 ～ +85 C，1.6V ≦ EVDD0 ≦ VDD ≦ 5.5 V, VSS = EVSS0 = 0V)

項目略号条件 MIN. TYP. MAX. 単位

（省略）

電源電流注 1 IDD2 注 2 ＨＡＬＴ

モード

サブシステム・

クロック動作

fSUB = 32.768 kHz 注 5方形波入力 0.25 0.57 A

発振子接続 0.44 0.76

fSUB = 32.768 kHz 注 5方形波入力 0.3 0.57

発振子接続 0.49 0.76

fSUB = 32.768 kHz 注 5方形波入力 0.36 1.17

発振子接続 0.59 1.36

fSUB = 32.768 kHz 注 5方形波入力 0.49 1.97

発振子接続 0.72 2.16

fSUB = 32.768 kHz 注 5方形波入力 0.97 3.37

発振子接続 1.16 3.56

（省略）

正）



（省略）


モード


クロック動作

fSUB = 32.768 kHz 注 5

TA = -40 °C 方形波入力 0.25 0.57 A

発振子接続 0.44 0.76

fSUB = 32.768 kHz 注 5

TA = 25 °C 方形波入力 0.3 0.57

発振子接続 0.49 0.76

fSUB = 32.768 kHz 注 5

TA = 50 °C 方形波入力 0.36 1.17

発振子接続 0.59 1.36

fSUB = 32.768 kHz 注 5 TA = 70 °C

方形波入力 0.49 1.97

発振子接続 0.72 2.16

fSUB = 32.768 kHz 注 5

TA = 85 °C 方形波入力 0.97 3.37

発振子接続 1.16 3.56

（省略）



30. 38.3.2 電源電流特性

(TA= -40～+105 ℃, 2.4V ≦EVDD0≦VDD≦5.5V, VSS=EVSS0=0V)(2/2)

(p.1221)

誤）



（省略）


モード


クロック動作

fSUB = 32.768 kHz 注 5方形波入力 0.25 0.57 A

発振子接続 0.44 0.76

fSUB = 32.768 kHz 注 5方形波入力 0.3 0.57

発振子接続 0.49 0.76

fSUB = 32.768 kHz 注 5方形波入力 0.36 1.17

発振子接続 0.59 1.36

fSUB = 32.768 kHz 注 5方形波入力 0.49 1.97

発振子接続 0.72 2.16

fSUB = 32.768 kHz 注 5方形波入力 0.97 3.37

発振子接続 1.16 3.56

fSUB = 32.768 kHz 注 5 方形波入力 3.20 17.10

発振子接続 3.40 17.50

（省略）

正）

(TA = -40 ～ +105 C，2.4 V ≦ EVDD0 ≦ VDD ≦ 5.5 V, VSS = EVSS0 = 0V)


（省略）

電源電流注 1 IDD2 注 2

ＨＡＬＴ

モード


クロック動作

fSUB = 32.768 kHz 注 5

TA = -40 °C 方形波入力 0.25 0.57 A

発振子接続 0.44 0.76

fSUB = 32.768 kHz 注 5

TA = -25 °C 方形波入力 0.3 0.57

発振子接続 0.49 0.76

fSUB = 32.768 kHz 注 5

TA = 50 °C 方形波入力 0.36 1.17

発振子接続 0.59 1.36

fSUB = 32.768 kHz 注 5 TA = 70°C

方形波入力 0.49 1.97

発振子接続 0.72 2.16

fSUB = 32.768 kHz 注 5

TA = 85 °C 方形波入力 0.97 3.37

発振子接続 1.16 3.56

fSUB = 32.768 kHz 注 5

TA = 105 °C 方形波入力 3.20 17.10

発振子接続 3.40 17.50

（省略）

以上

renesas technical updatep10, p11, p13-p15, p17の出力はn-chオ...

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