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Research Laboratories Digital VLSI & Digital VLSI & SoC SoC Design Lab. Design Lab. Tel: 032-860-7449, Fax: 032-873-8970 E-mail: [email protected] Homepage: http://soc.inha.ac.kr 학력 • 2000 Univ of Minnesota(박사)/전기 컴퓨터공학 경력 • 1999~2002 Lucent Tech. (Bell Labs.) 전임연구원 • 2002~2004 미국 코네티컷대학교 조교수 이한호 교수 (Prof. Hanho Lee) Digital VLSI & Digital VLSI & SoC SoC Design Lab. Design Lab. • 2000 Univ. of Minnesota(박사)/전기.컴퓨터공학 • 2002~2004 미국 코네티컷대학교 조교수 • 2005.02-2006.02 전자통신연구원(ETRI) 초빙연구원 • 2010.08-2011.08 미국 뉴저지 벨연구소 초빙연구원 • 2004 ~ 현재 인하대학교 정보통신공학부 교수 연구 분야 • 집적회로 (VLSI) 및 시스템반도체 (SoC) 설계 및 구현 • 초고속 통신용 디지털신호처리( DSP) 구조 설계 및 구현 정보통신용 오류정정(FEC) 칩 설계 및 구현 디지털 VLSI 및 SoC 설계 연구실 주요 연구 과제 • 초고속 광대역통신을 위한 고성능 저전력 멀티-기가비트급 LDPC 아키텍처 연구 (한국연구재단) • 시스템반도체 설계인력양성-칩설계 공동연구 (지경부) • 정보통신용 오류정정(FEC) 칩 설계 및 구현 주요 논문 및 특허 • “A High-Speed Low-Complexity Modified radix-2^5 FFT Processor for High-Rate WPAN Applications,” IEEE Trans. on VLSI Systems, 2012. • “A Reduced-Complexity Architecture for LDPC Layered Decoding Schemes” IEEE Trans. on VLSI Systems, June 2011 • “Area-Efficient Truncated Berlekamp-Massey Architecture for Reed-Solomon Decoders,”IET Electronics Letters, Feb. 2011 • "High-Throughput Low-Complexity Four-Parallel Reed-Solomon Decoder Architecture for High-Rate WPAN Systems" IEICE Trans. C i ti V l E94 BN 05 M 2011 School of Information & Communication Engineering on Communications, Vol. E94-B, No.05, May 2011 • “High-Speed Two-Parallel Concatenated BCH-based Super-FEC Architecture for Optical Communications” IEICE Trans. on Fundamentals of Electronics, Communications, and Computer Sciences & Systems, April 2010 • “A High-Speed Pipelined Degree-Computationless Modified Euclidean Algorithm Architecture for Reed-Solomon Decoders” IEICE Trans. on Fundamentals of Electronics, Communications, and Computer Sciences, 2008 •“A High-Speed, Low-Complexity Reed-Solomon Decoder” IEEE Trans. Circuit and Systems-II, Aug. 2005

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Research Laboratories

Digital VLSI &Digital VLSI & SoCSoC Design Lab.Design Lab.Tel: 032-860-7449, Fax: 032-873-8970E-mail: [email protected]: http://soc.inha.ac.kr

학 력• 2000 Univ of Minnesota(박사)/전기 컴퓨터공학

경 력• 1999~2002 Lucent Tech. (Bell Labs.) 전임연구원• 2002~2004 미국 코네티컷대학교 조교수

이한호 교수 (Prof. Hanho Lee)

Digital VLSI & Digital VLSI & SoCSoC Design Lab.Design Lab.

• 2000 Univ. of Minnesota(박사)/전기.컴퓨터공학 • 2002~2004 미국 코네티컷대학교 조교수• 2005.02-2006.02 전자통신연구원(ETRI) 초빙연구원• 2010.08-2011.08 미국 뉴저지 벨연구소 초빙연구원• 2004 ~ 현재 인하대학교 정보통신공학부 교수

연구 분야

• 집적회로 (VLSI) 및 시스템반도체 (SoC) 설계 및 구현

• 초고속 통신용 디지털신호처리( DSP) 구조 설계 및 구현

정보통신용 오류정정(FEC) 칩 설계 및 구현

디지털 VLSI 및 SoC 설계 연구실

주요 연구 과제

• 초고속 광대역통신을 위한 고성능 저전력 멀티-기가비트급 LDPC

아키텍처 연구 (한국연구재단)

• 시스템반도체 설계인력양성-칩설계 공동연구 (지경부)

• 정보통신용 오류정정(FEC) 칩 설계 및 구현

주요 논문 및 특허• “A High-Speed Low-Complexity Modified radix-2^5 FFT Processor for High-Rate WPAN Applications,”

IEEE Trans. on VLSI Systems, 2012.

• “A Reduced-Complexity Architecture for LDPC Layered Decoding Schemes” IEEE Trans. on VLSI Systems, June 2011

• “Area-Efficient Truncated Berlekamp-Massey Architecture for Reed-Solomon Decoders,”IET Electronics Letters, Feb. 2011

• "High-Throughput Low-Complexity Four-Parallel Reed-Solomon Decoder Architecture for High-Rate WPAN Systems" IEICE Trans.

C i ti V l E94 B N 05 M 2011

School of Information & Communication Engineering

on Communications, Vol. E94-B, No.05, May 2011

• “High-Speed Two-Parallel Concatenated BCH-based Super-FEC Architecture for Optical Communications” IEICE Trans. on Fundamentals of Electronics, Communications, and Computer Sciences & Systems, April 2010

• “A High-Speed Pipelined Degree-Computationless Modified Euclidean Algorithm Architecture for Reed-Solomon Decoders”

IEICE Trans. on Fundamentals of Electronics, Communications, and Computer Sciences, 2008

•“A High-Speed, Low-Complexity Reed-Solomon Decoder” IEEE Trans. Circuit and Systems-II, Aug. 2005

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