resumo 9.1 tipos de memórias num computador 9.2 conceitos básicos 9.3 memórias ram 9.4 memórias...
TRANSCRIPT
RESUMO9.1 Tipos de Memórias num Computador9.2 Conceitos Básicos9.3 Memórias RAM9.4 Memórias ROM9.5 Associando Memórias9.6 Memórias com Acesso Seqüencial9.7 Hierarquia das Memórias
9
MEMÓRIAS A SEMICONDUTOR
Objetivos
No final do capítulo, o leitor será capaz de:•Conhecer os diversos tipos de Memória a Semicondutor•Trabalhar com RAM, SRAM, DRAM, ROM, EPROM, EEPROM, FLASH•Manipular convenientemente circuitos comerciais•Desenvolver associação de “Chips” de Memórias•Trabalhar com Memórias Seqüenciais
Registradores
Contadores
ALU
Controle
CPU
Monitor
ControleDe Video
RAM
ROM
Teclado MousePlaca
de Rede
OutrosComputadores
Controladora de Discos
FloppyDisc
Disco Rígido
ImpressoraCD Modem
Portas Serial,Paralela, USB
Barramento
MemóriaPrincipal
Memória Secundária
9.2 CONCEITOS BÁSICOS
Memória
Célula de Memória (“Memory Cell”)
“Chip”
Memória Bipolar e MOS
MOS (“Metal-Oxide Semiconductor”)
NMOS: uma técnica MOS onde o mecanismo de condução básico é governado por elétrons.
PMOS: uma técnica MOS onde o mecanismo de condução básico é governado por buracos.
CMOS: uma técnica MOS onde o mecanismo de condução envolve buracos e elétrons.
Potência consumidaPotência utilizada ou dissipada pelo “Chip” de memória.
Custo de armazenamento por “bit”Corresponde ao preço do circuito integrado dividido pelo número total de “bits” que pode armazenar.
Escrever (“Write”)Termo usado para a operação de armazenamento de uma informação binária.
Ler (“Read”)Termo usado para a operação de resgate, ou busca, de uma informação armazenada.
Entradas de endereço (“Address”)
Entradas de dados (“Datas”)
Saídas (“Outputs”)
Dado (“Data”)
Densidade
Palavra (“Word”)
“Byte”
KCaracter usado para se referir a uma quantidade de “bits” igual a 210 “bits”, ou seja, 1024 “bits”. Por exemplo, 32 K = 32 x 1024 “bits” = 32.768 “bits”.
“Kilobyte”Termo usado para um conjunto de 1024 (210) “bytes”. Portanto, uma memória com 1 Kbyte pode armazenar 1024 x 8 “bits”, ou seja, 8192 “bits”.
“Megabyte”Termo usado para um conjunto de (220) “bytes”, ou seja, 1 milhão de “bytes”. Portanto, uma memória com 1 Mbyte pode armazenar 1024 x 1024 x “bytes” (ou seja, 1.048.576 “bytes”), totalizando 8 388 608 “bits”.
“Gigabyte”Termo usado para um conjunto de (230) “bytes”, ou seja, 1 bilhão de “bytes”. Portanto, uma memória com 1 Gigabyte pode armazenar 1024 x 1024 x 1024 x “bytes” (ou seja, 1 073 741 824 “bytes”).
“Terabyte”Termo usado para um conjunto de (240) “bytes”, ou seja, 1 trilhão de “bytes”.
Portanto, uma memória com 1 Terabyte pode armazenar 1024 x 1024 x 1024 x 1024 x “bytes” (ou seja, 1 099 511 627 776 “bytes”).
Memória volátilÉ a memória que perde o seu conteúdo na ausência de alimentação.
Memória não-volátil ou fixaÉ a memória que não perde o seu conteúdo na ausência de alimentação.
“Tempo de acesso”Define-se como tempo de acesso ao intervalo de tempo necessário para transferir uma informação de uma locação da memória para as suas saídas. Este parâmetro é válido para qualquer tipo de memória.
“Standby”Disponível em algumas memórias, que garante baixo consumo.
Exemplo 9.1Um “chip” de memória possui capacidade igual a 16 K x 4. Quantos “bits” podem ser armazenados no “Chip”?
Solução: Um “chip” com capacidade igual a 16 K x 4 significa que possui 16 x 1024 (=16 K) posições de memória, cada uma com 4 “bits”. Portanto, pode armazenar 16 x 1024 x 4 “bits”, ou seja, 65536 “bits”.
Exemplo 9.2 Um “chip” de memória possui capacidade igual a 32 K x 8. Quantos são os terminais para entradas de endereço, para entradas de dados e para saídas de dados?
Um “Chip” com capacidade igual a 32 K x 8 significa que possui 32 x 1024 (= 32 K) posições de memória, cada uma com 8 “bits”. Portanto, possui 32 x 1024 (= 32768) posições de memória.
O número (n) de entradas de endereço é definido pela equação: 2n = número de posições. Neste caso, teríamos: 2n igual a 32768, ou seja, n deve ser igual a 15. Como cada posição possui oito “bits”, serão necessários oito terminais para entradas de dados e oito para saídas de dado, salvo se o “chip” usar os mesmos terminais para entrada e saída de dados conforme veremos mais adiante.
9.3 MEMÓRIAS RAM Neste tipo de memória é possível realizar operações de escrita e de leitura. Por esta razão, também são conhecidas com a designação de memória de leitura/escrita (Memory Read/Write - MRW).
9.3.1 Memória RAM Estática - SRAM
É uma memória do tipo leitura/escrita - tecnologia Bipolar ou MOS - onde cada “bit” é armazenado numa estrutura tipo “latch”. Cada “latch” usa de quatro a seis transistores.
Os dispositivos Bipolares tendem a ser mais rápidos do que os MOS, que por sua vez, consomem menos potência e permitem maior capacidade de armazenamento por área de silício.
RAM - DOIS TIPOS – ESTÁTICA e DINÂMICA
Saída S
Leitura/Escrita
Entrada
Seleção
R
S Q
R/W
X
D
Célula de Memória
Saída S
Leitura/Escrita
Entrada
Seleção
R
S Q
R/W
X
D
0
0
0 0
Quando a entrada de seleção X assume 0, a Célula é desabilitada, a saída S assume 0, R e S assume 0 garantindo uma manutenção (“latch”) de Q.
Saída S
Leitura/Escrita
Entrada
Seleção
R
S Q
R/W
X
D
1
0
0
Quando a entrada de seleção X assume 1, a Célula é habilitada, podendo operar no modo escrita (R/W´ igual a 0) ou no modo leitura (R/W´ igual a 1).
Se ainda R/W’ assumir 0, a entrada D é armazenada no “latch” (saída Q), caracterizando uma operação de escrita. Se, a seguir, R/W’ assume 1, o valor armazenado no “latch” fica preservado (travado) e ele fica bloqueado para armazenamento.
Saída S
Leitura/Escrita
Entrada
Seleção
R
S Q
R/W
X
D
1
0
0
Quando a entrada de seleção X assume 1, a Célula é habilitada, podendo operar no modo escrita (R/W´ igual a 0) ou no modo leitura (R/W´ igual a 1).
Com X em 1 e R/W’ em 1, o conteúdo do “latch” passa pela porta AND de saída e é apresentado em S, caracterizando uma operação de leitura.
Saída S
Leitura/Escrita
Entrada
Seleção
R
S Q
R/W
X
D
CS
Com “buffer” na saída é possível conectar ou desconectar a saída S das entradas de outros dispositivos.
Quando CS assume nível 1, o circuito se comporta como o da figura anterior. Contudo, ao assumir nível 0, o “buffer” entra em terceiro estado (alta impedância), isolando (desconectando) a célula de memória de outros circuitos. Neste caso, ainda é possível a operação de escrita.
“Buffer” na saída
CMCM CM
CMCM CM
CMCM CM
CMCM CM
S0
Habilitaa Memória
I2 I1 I0
S1
S2
S3
DECODIFICADOR
A0
A1
Leitura/Escrita
Enable
O2 O1 O0
CS
1 2 3
4 5 6
7 8 9
10 11 12
Memória com 4 x 3 células
__ __
A0A1A2A3A4A5A6A7A8A9
I/O1I/O2I/O3I/04
1024x4
CS WEEndereços
Entradas/saídas
"Buffers"de Saída
I/O1
__WE
Circuito deEntrada/Saída
Decodificador/"latch" de coluna
Decodificador/"latch" de linha
Matriz deCélulas
A4A5A6A7A8A9
Controle dos Dados
de Entrada
A0 A1 A2 A3
I/O2
I/O3
I/04
__CS Y
X
"Buffers"de Entrada
Memória com 1024 x 4 células
SRAM Síncrona
Uma geração conhecida como memória SRAM Síncrona que possui um sincronismo com o processador garantindo tempo de acesso menores as SRAM Assíncronas.
Temporização e Largura de Pulso de Escrita - SRAM
Os parâmetros relacionados aos tempos de chaveamento numa memória devido aos atrasos nas portas internas, aos sinais de endereços, de controle e das restrições impostas pelos tempos de tempos de preparação (estabilização) e manutenção (retenção).
A6A5A4A3A15A14A13A8A7
A16 A0 A2 A1 A10 A9 A12 A11
Decodificadorde linha Controle
I/O
Decodificadorde coluna
Matriz com1048576 "bits"
CE2
PowerDown
__OE__WE
___CE1
DQ8
.
.
.
DQ1
NCA16A14A12A7A6A5A4A3A2A1A0DQ1DQ2DQ3VSS
128 K x 8
VCCA15CE2(WE)'A13A8A9A11(OE)'A10(CE1)'DQ8DQ7DQ6DQ5DQ4
12345678910111213141516
32313029282726252423222120191817
SRAM SMJ5C1008 da Texas - CMOS
•128 K x 8, ou seja, com 1048576 bits ( 128 * 1024 * 8 )
•(CE1)’ e CE2 do tipo “Enable” - habilitar o Chip ou colocar em “standby”
•Quando a entrada (OE)’ assume nível 0, as saídas são colocadas em terceiro estado
•Numa operação de escrita, (WE)’ e (CE1)’ assumem nível 0 enquanto CE2 assume nível 1. Numa operação de leitura, (WE)’ e CE2 assumem nível 1 enquanto (CE1)’ e (OE)’ assumem nível 1.
t
Endereço VálidoA0 - A16
DQ1 – DQ8 Dados anteriores válidos Dados válidos
Dados inválidos
tc
act hd
A0 - A16
DQ1 – DQ8
(CE1)’
CE2
(OE)’
Dados inválidos
Dados válidos
Endereço Válido
Alta Impedância
t c
t ac
t ce
Sinais numa Operação de Leitura Tempo de ciclo de leitura: tc
Intervalo de tempo em que as entradas de endereço permanecem válidas numa operação de leitura.
Tempo “hold” para dados: thd
Intervalo de tempo em que os dados permanecem válidos na saída após uma mudança de endereço.
Tempo de acesso: tac
Intervalo de tempo decorrido desde o instante em que as entradas de endereço se estabilizam até o instante em que a informação fica disponível nas saídas da memória, ou seja, tempo necessário para copiar o conteúdo de uma posição na memória para as suas saídas.
Tempo de habilitação do “chip”: tce
Tempo de resposta do circuito após a seleção do circuito.
Chip sempre selecionado
Chip selecionado pelos “enable”
t se
A0 - A16
Saídas Q
(CE1)’
(WE)’
Endereço Válido
Alta Impedância
Dado VálidoDados deEntrada
Alta Impedância
t c
t he
t w
t ss
t sd t hd
Sinais numa Operação de Escrita
Largura do pulso de escrita: tw
Tempo “set-up” para dados: tsd
Tempo transcorrido desde a estabilização das linhas de dados até o fim do pulso de escrita.
Tempo “set-up” para endereços: tse
Tempo transcorrido desde a estabilização das linhas de endereço até o início do pulso de escrita.
Tempo “set-up” para seleção: tss
Tempo decorrido desde a seleção do “chip” até o início de armazenamento.
Tempo “hold” para dados: thd
Tempo mínimo de permanência das linhas de dados após pulso de escrita.
Tempo “hold” para endereços: the
Tempo mínimo de permanência das linhas de endereço após pulso de escrita.
Tempo “hold” para seleção: thsTempo mínimo de permanência do sinal de seleção após pulso de escrita.
11111111111
11011111011
10000011101
11000011001
10100010110
10000001010
11110000100
10101010000
11111111111
11011111011
10000011101
11000011001
10100010110
10000001010
11110000100
10101010000
Endereçoem binário
8 posições(andares)
A0A1A2
I/O1I/O2I/O3I/04
RAM
8 x 8
__CS
__WE
Endereços
Entradas/saídas
I/O5I/O6I/O7I/08
Mapeando o conteúdo da memória
Procedimento de escrita:1. CW1 = 0;2. Defina endereço;3. Coloque os dados;4. Acione a chave CW2.
Procedimento de leitura:1. CW1 = 0;2. Defina o endereço;3. Observe os dados armazenados nas saídas.
"Displays"
C2C1
CW2 = 0 EscritaCW2 = 1 Leitura
Leitura/
Escrita
CW1=1 garante alta impedânciaCW1=0 libera o "chip"
CW1
Entradas de endereços
(hexadecimal)
Entradas de dados
1234
41234
3
RAM1K
A9A8A7A6A5A4A3A2A1A0
IO7IO6IO5IO4IO3IO2IO1IO0
CSWE
74LS1264C4A3C3A2C2A1C1A
4Y
3Y
2Y
1Y
74LS1264C4A3C3A2C2A1C1A
4Y
3Y
2Y
1Y
CW2
5V
1234 12341234
0
1234
F
1234
0
R1 1k
0
A0A1A2A3A4A5A6
D
Q
DRAM4116
16K x 1
RAS
R/W
Endereços
Entrada
CAS
Saída
9.3.2 Memória Dinâmica DRAM
•Memória volátil tipo leitura/escrita onde cada “bit” da informação é armazenado num micro capacitor CMOS.
•Um único transistor é usado para carregar o capacitor (nível 1) ou descarregá-lo (nível 0). Comparadas com as estáticas, elas consomem menos e favorecem maior densidade (larga integração).
•Precisa passar periodicamente por uma operação de refrescamento (”refresh operation“),
Os “chips” DRAM possuim sinais de controle típicos denominados RAS e CAS, usados na definição do endereço em questão.
RAS (“Row Address Strobe”): Um sinal usado para controlar a entrada do endereçamento de linhas. Pode ser ativo em alto (RAS) ou em baixo (RAS)’.
CAS (“Column Address Strobe”): Um sinal usado em DRAM’s para controlar a entrada do endereçamento de coluna. Pode ser ativo em alto (CAS) ou em baixo (CAS)’.
D
Q
QP D
Q
QP D
Q
QP
Clock
MEMR(RAS)’ (CAS)’
S
Tempo (s)
0.00 10.00n 20.00n 30.00n
MEMR
L
H
(RAS)'
L
H
S
L
H
(CAS)'
L
H
Clock
L
H
A0A1A2A3A4A5A6
D
Q
DRAM4116
RAS
R/W
Entrada
CAS
Saída
A0A1A2A3A4A5A6
A7A8A9
A10A11A12A13
PROCESSADOR
MUX
MEMR S
CONTROLE
9.3.3 Memória Dinâmica Síncrona - SDRAM
Numa Memória de Acesso Randômino Dinâmica Síncrona (SDRAM - “Syncronous Dynamic Random Acess Memory”) que, ao contrário das DRAM’s típicas assíncronas, os sinais de endereço, dados e controles são sincronizados com um sinal “clock”.
Isto permite uma taxa de transferência maior do que as DRAM. Por exemplo, troca dados com o microprocessador em sincronia com o sinal “clock”, operando am alta velocidade sem imposição de estados de espera.
9.3.5 Decidindo entre SRAM e DRAM
Apesar da necessidade de refrescamento, a grande vantagem das memórias dinâmicas sobre as estáticas é a de permitir maior densidade - número de componentes por área de silício - na fabricação dos “chips” em função do armazenamento capacitivo. Também operam com baixo consumo, da ordem de 3 a 5 vezes menor do que as estáticas.
Por outro lado, as estáticas em função do armazenamento transistorizado são mais rápidas do que as dinâmicas, contudo, são mais caras devido à sua menor densidade.
Quando o que se deseja é maior velocidade de acesso e menor complexidade de circuitos, devemos usar as SRAM. Quando o crítico é a densidade e o consumo de energia, devemos usar DRAM.
A
B
C
D
Linha X
Linha Y
Linha Z
Linha W
Saídas S0 S1 S2 S3 S4 S5 S6 S7
Colunas
9.4 MEMÓRIAS ROM TiposExistem cinco tipos básicos de ROM: 1) ROM padrão ou de máscara (fabricada como uma matriz de diodos ou transistores); 2) PROM; 3) EPROM; 4) EEPROM; 5) FLASH.
9.4.1 ROM com Matriz de Diodos
Linha X
Linha Y
Linha Z
Linha W
Saídas S0 S1 S2 S3 S4 S5 S6 S7
A
B
C
D
A1
A0
DECODIFICADOR
Endereço Linhas Saídas
A1 A0 X Y Z W S0 S1 S2 S3 S4 S5 S6 S7
0 0 1 0 0 0 1 0 1 0 1 0 0 1
0 1 0 1 0 0 1 0 1 0 0 0 1 1
1 0 0 0 1 0 1 0 0 0 0 1 0 0
1 1 0 0 0 1 1 1 1 1 0 0 0 0
9.4.2 ROM programável pelo usuário - PROM
O circuito TBP28S166 é um “chip” de memória do tipo PROM Bipolar com 2 Kbytes. O circuito TMS27PC256 é um “chip” de memória do tipo PROM CMOS com 32 Kbytes, com controle para “standby” e com tempo de acesso de 150 ns.
Permite uma única gravação. Possui um fusível em série com o Diodo.
9.4.3 ROM Programável e Apagável pelo Usuário
“EPROM” - “Erasable PROM”
Memória fixa que pode ser programada e reprogramada pelo usuário.
É implementada usando o princípio de armazenamento do tipo “Floating-gate Avalanche Injection MOS” (“FMOS”), onde uma porta de silício fica sem conexão elétrica (porta flutuante) num ambiente de alta impedância. Cada intersecção linha/coluna de uma EPROM possui dois transistores separados entre si por uma fina camada de óxido.
Os dois transistores são chamados, respectivamente, porta flutuante (“floating gate”) e porta de controle (“control gate”). Originalmente, todos os transistores estão cortados, garantindo 1 em todas as posições.
Apagável com equipamento especial a base de luz ultravioleta.
EEPROM – “Electrically Erasable ROM” (E2PROM)
São similares às memórias EPROM, contudo, o conteúdo pode ser apagado eletronicamente.
1)Os “chips” não precisam ser retirados dos soquetes para o ambiente de gravação, como normalmente é feito nas EPROM’s;
2) O conteúdo inteiro do “chip” não precisa ser apagado para promover uma mudança em uma determinada posição da memória;
3) A mudança de conteúdo não requer um circuito ou equipamento adicional e específico.
4) Tanto a gravação quanto o apagamento é feito por sinais elétricos.
FLASH
São memórias graváveis e apagáveis eletricamente, à exemplo das EEPROMs. Combina todas melhores características dos tipos anteriores.
De grande densidade, não volátil, leitura/escrita, rápidas e baixo custo .
São usadas no lugar de discos rígidos de baixa capacidade.
Nas memórias EEPROM’s é possível mudar 1 “byte” por vez, tornando-as versáteis, contudo, mais lentas para serem usadas em sistemas onde ocorrem mudanças rápidas no armazenamento de dados, limitação corrigida com o desenvolvimento das memórias FLASH, onde o tempo de apagamento pode ser da ordem de micro segundos.
Internamente as memórias FLASH são do tipo EEPROM com um circuito de fiação que permite apagar o conteúdo inteiro do “chip” ou de uma área pré-determinada chamada de bloco. São mais rápidas dos que as EEPROM’s porque escrevem, de uma vez, dados em pacotes, normalmente com tamanho igual a 512 “bytes”, ao invés de 1 “byte” por vez.
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1
I/O2I/O3I/O4
ENDEREÇOS
1024X4
Entradas/Saídas
9.5 ASSOCIANDO MÉMORIAS RAM CASO 1:Construindo um circuito equivalente com 1024x8, usando “ Chips” com 1024x4
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1I/O2I/O3I/O4
1024X8
I/O5I/O6I/O7I/O8
?
O que queremos
obter
SOLUÇÃO: Colocar um “edifício” ao lado do outro. Ou seja, vamos usar dois circuitos com 1024x4.
AssociaçãoHorizontal
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1
I/O2I/O3I/O4
1024X4
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1
I/O2I/O3I/O4
1024X4
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1I/O2I/O3I/O4
1024X8
I/O5I/O6I/O7I/O8
?
O que queremos
obter
O que fazer? Interligar todas os terminais similares, de mesma natureza, menos as
saídas.
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1
I/O2I/O3I/O4
1024X4
I/O5
I/O6I/O7I/O8
1024X4
A0A1A2A3A4A5A6A7A8A9
CS
R/W
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1I/O2I/O3I/O4
1024X8
I/O5I/O6I/O7I/O8
?
CIRCUITO FINAL
.
.
.
IO7
I00
(CS)'
A9.
.
.
.
.
(WE)'
A0
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
RAM 1KX4
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
RAM 1KX4
SOLUÇÃO APRESENTADA NO LIVRO
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1
I/O2I/O3I/O4
ENDEREÇOS
1024X4
Entradas/Saídas
9.5 ASSOCIANDO MÉMORIAS RAM CASO 2:Construindo um circuito equivalente com 2048x4, usando “ Chips” com 1024x4
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1I/O2I/O3I/O4
2048X4
?
O que queremos
obter
SOLUÇÃO: Colocar um “edifício” em cima do outro. Ou seja, também vamos usar dois circuitos com 1024x4.
AssociaçãoVertical
A10
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1
I/O2I/O3I/O4
1024X4
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1
I/O2I/O3I/O4
1024X4
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1I/O2I/O3I/O4
2048x4
?
O que queremos
obter
O que fazer? Interligar todas os terminais similares, de mesma natureza, menos as
entradas (CS)´ que serão usadas para gerar a nova entrada A10.
A10
A0A1A2A3A4A5A6A7A8A9
CS
R/W
I/O1I/O2I/O3I/O4
1024X4
1024X4
A0A1A2A3A4A5A6A7A8A9
CS
R/W
A0A1A2A3A4A5A6A7A8A9
R/W
I/O1I/O2I/O3I/O4
2048x4
?
A10
I/O1I/O2I/O3I/O4
I/O1I/O2I/O3I/O4
A10
CIRCUITO FINAL
Note que falta o (CS)´
SOLUÇÕES APRESENTADAS NO LIVRO
.
.
.
.
.
.
A10
A0
(WE)'RAM1KX4
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
RAM1KX4
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
2048 X 4
(CS)'
.
.
.
.
.
.
A10
A0
(WE)'RAM1KX4
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
RAM1KX4
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
2048 X 4
SOLUÇÃO COM ENTRADA (CS)´
(WE)'
A0
A10.
.
.
.
.
.
(CS)'
5V
A2A1A0
E3E2E1
Q7Q6Q5Q4Q3Q2Q1Q0
74LS138
RAM1KX4
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
RAM1KX4
A0A1A2A3A4A5A6A7A8A9
WECS
IO0IO1IO2IO3
SOLUÇÃO COM ENTRADA (CS)´ USANDO DECODIFICADOR
9.6 MEMÓRIAS COM ACESSO SEQüENCIAL (“Sequencial Access Memory” - SAM)
Clock
CON
Ds
Porta 1
Entrada Série
CK
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
DS
REG
D1
Ld
Lc
REG D
REG C
Palavra de Controle = Ck Lrdm WE S3 S2 S1 S0 M Cin Ls2 Ls1 La Lb Li Ei Erdm Calu Ca CbDefault = 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0
3 F F F 8
Lrdm
Erdm
BARRAMENTO DE CONTROLE
BARRAMENTO DE DADOS
REG I
REG B REG A
Eb
Lb
Ea
La
Cb
ALU 2x74181
Ca
SAÍDA 1
SAÍDA 2
Calu
RAM
TECLADOLiEi
ENTRADA DE DADOS EM BCD
Palavra de Controle
ENTRADA DE ENDEREÇOS
Barramentode Endereços
RDM
2x74173 D0
D1D2D3D4
D5D6D7
CKCLR
E
LQ7Q6Q5Q4
Q3Q2Q1Q0
CK
5V
1234
0
1234
0
1234
0
1234
3
1234
F
1234
F
1234
F
1234
8
1234
2
1234
2
2x74173
D0D1D2D3D4D5D6D7
CK
CLR
E L
Q7Q6Q5Q4Q3Q2Q1Q0
A9A8A7A6A5A4A3A2A1A0
IO7IO6IO5IO4IO3IO2IO1IO0
CSWE
12341234
D0
D2D3D4D5D6D7
CK
CLR
E L
Q7Q6Q5Q4Q3Q2Q1Q0
12341234
D0D1D2D3D4D5D6D7
CK
CLR
E L
Q7Q6Q5Q4Q3Q2Q1Q0
S3S2S1S0
A7A7
A6
A5A4A3A2
A1A0B7B6
B5B4B3B2
B1B0
F0
F1F2F3F4
F5F6F7
MCin
A=B
2-74126Y1Y2Y3Y4Y5Y6Y7Y8 A8
A7A6A5A4A3A2
C
A1
2-74126Y1Y2Y3Y4Y5Y6Y7Y8 A8
A7A6A5A4A3A2
C
A1
D0D1D2
D3D4D5D6
D7
CK CLR
E
L Q7Q6Q5Q4
Q3Q2Q1Q0
D0D1D2D3
D4D5D6D7
CK CLR
E
L Q7
Q6Q5Q4Q3
Q2Q1Q0
2-74126Y1Y2Y3Y4Y5Y6Y7Y8 A8
A7A6A5A4A3A2
C
A1
2-74126Y1Y2Y3Y4Y5Y6Y7Y8 A8
A7A6A5A4A3A2
C
A1
E =1 Z 8
C =0 Z 8
L =0 CargaSíncrona