sesion flips flops
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SESION Flips FlopsTRANSCRIPT
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TEMA: Flip flops.
Mg. Rolando Juan Alva Zavaleta
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FLIP-FLOPS
Multivibradores Biestables
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Circuito Secuencial
• Existen dos tipos:
– Sincrónico: su comportamiento puede definirse a partir del conocimiento de sus señales en instantes discretos de tiempo.
– Asincrónico: depende del orden en que cambian las señales de entrada
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Multivibrador Biestable
• Flip-FlopsFF
• Circuito Lógico con Dos Salidas Q y Q’
• Q Salida Normal y Q’ Salida Invertida
• Dos Estados Posibles
– Q=0 y Q’=1
– Q=1 y Q’=0
• El Flip-Flop guarda el estado para variaciones a la entrada (Memoria).
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Flip-Flop SET CLEAR NAND
• Entradas SET y CLEAR (PONER - LIMPIAR)
• Dos estados de Salida Igualmente Probables.
1
1
?
?
1
0
1
1
?
?1
0
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Transición de Entradas. CLEAR=1
SET
CLEAR
Q
Q’
1
1
?
?1
0
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Transición del SET para CLEAR=1
SET
CLEAR
Q=1
Q=0
1
1
?
?0
1
La pulsación BAJA en SET FF termina en el estado Q=1
Estado FIJO Q=1
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Transición en CLEAR
SET
CLEAR
Q=1
Q=0
SET
CLEAR
Q
Q’
1
1
?
?1
0
1
1
?
?0
1
Anulación del FF
Q=0 Estado Anulado
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Resumen FF NAND
SET
CLEAR
Q
Q
SET CLEAR SALIDA FF
1 1 No hay Cambio
0 1 Q=1
1 0 Q=0
0 0 Ambiguo
Q
Q
SET
CLEAR
FF
Q
Q’
S
C
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Variación de SET y CLEAR
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FF Con SET-CLEAR NOR
SET
CLEAR
Q
Q
SET CLEAR SALIDA FF
0 0 No hay Cambio
1 0 Q=1
0 1 Q=0
1 1 Ambiguo
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Transición de Señales en FF NOR
Q
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Señales de Reloj
• Sistemas digitales Asincrónica
Transición en
sentido positivo
Transición en
sentido Negativo
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FLIP-FLOPS II
FF SC Cronometro
FF J-K Cronometro
FF – D Cronometro
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FF S-C Transición Positiva
S C Qn+1
0 0 Qn(No hay Cambio)
1 0 1
0 1 0
1 1 Ambiguo
FF
Q
Q
S
C
Transición
Positiva
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FF S-C Transición Negativa
S C Qn+1
0 0Qn (No hay
Cambio)
1 0 1
0 1 0
1 1 Ambiguo
Cual es la Señal en Q ?
FF
Q
Q
S
C
Transición
Negativa
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FF S-C Con NAND
U1
NAND
U2
NAND
U3
NAND
U4
NAND
0
1
0
1
S
C
SET
CLEAR
U1
NAND
U2
NAND
U3
NAND
U4
NAND
1
0
1
0
S
C
SET
CLEAR
•Un FF BASICO DE COMPUERTAS NAND
•UN CIRCUITO CONDUCTOR DE PULSACIONES
•UN CIRCUITO DETECTOR DE ARISTA.
U1
NAND
U2
NAND
U3
NAND
U4
NAND
0
1
0
1
S
C
SET
CLEAR
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EL BIESTABLE J-K CON RELOJ
• Las entradas de Control J K == S C
• Transición en Sentido Positivo.
• Diferente J=1 y K=1 No generan señal ambigua.
• Para 1 1 FF Pasa al estado Opuesto (Se complementa).
• Siempre que efectué Transición Negativa.
• MODO ARTICULADO DE OPERACIÓN.
• FF J=1 K=1 Qn+1 = Qn’
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Biestable J-K con Reloj (subida)
J K Qn+1
0 0 Qn(No hay Cambio)
1 0 1
0 1 0
1 1 Qn' (Se complementa)
Suponemos Q=1 Inicial
Transición POSITIVA
TSP
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Biestable J-K con reloj (bajada)
J K Qn+1
0 0 Qn(No hay Cambio
1 0 1
0 1 0
1 1 Qn' (Se complementa)
Suponemos Q=1 Inicial
Transición Negativa
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FF J-K Con transición Activada
12
1312
345
6
1
23
4
56
J
K
Q
Q
J – K Q y Q’ Se complenta
J14
Q12
CLK1
K3
Q13
R2
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BIESTABLE D CON CRONOMETRO
D Qn+1
0 0
1 1
•D es Sincrónica
•TSP
•Q == D para TSP
D
CLK
Q
Q
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Ejercicio
• Diseñar un Circuito de almacenamiento de registros de 8 bits con TSP y TSN Con FF D.
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UN FF D a partir de un FF S-C
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Transferencia paralela FF D
D2
Q5
CLK3
Q6
S4
R1
D12
Q9
CLK11
Q8
S1
0R
13
D2
Q5
CLK3
Q6
S4
R1
Cir
cu
ito
Co
mb
inato
rio
![Page 26: SESION Flips Flops](https://reader034.vdocuments.pub/reader034/viewer/2022051622/563dba42550346aa9aa41043/html5/thumbnails/26.jpg)
Cerrojo DU1
NAND
U2
NAND
U3
NAND
U4
NAND
00
1
S
C
SET
CLEAR
U5NOT
•No posee Circuito detector
•CLK 0 D no tiene efecto
•CLK 1 D 0 SET =0 o CLEAR PARA Q=D.
•Permite que Q Cambie de estado Si D Cambia en tanto
que CLK =1
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Ejercicio
• Determinar la forma de onda de un Cerrojo D para las formas de onda de entrada.
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ENTRADAS ASINCRONICAS
• S,C,J,K y D Entradas de Control.
• Entradas Sincrónicas.
• El efecto es sincronizado con la señal del CLK.
• Se implementan una o mas entradas Asincrónicas.
• Operan independiente de las Sincrónicas.
• Se utilizan para FF1 o FF 0 NO importa condiciones.
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ENTRADAS ASINCRONICAS
DC
SET
DC
CLEAR FF
1 1
Operación
Sincrónica
0 1 Q=1 SET
1 0 Q=0 CLEAR
0 0
No se utiliza
AMBI.
DC
SET
DC
CLEAR
J
K
Q
Q’
CLK
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Convenciones de Fabricantes de Chips
Entrada SET Asincrónica Entrada CLEAR Asincrónica
DC SET DC CLEAR
PRESET CLEAR
SET RESET
Sd (fijación directa) Cd (eliminación Directa)
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Las entradas Asincrónicas
![Page 32: SESION Flips Flops](https://reader034.vdocuments.pub/reader034/viewer/2022051622/563dba42550346aa9aa41043/html5/thumbnails/32.jpg)
Consideraciones de Distribución
• Fabricantes – Caracteristicas
• Valores Mínimos de ts y th.
• Tiempos en nanosegundos.
• Tiempos de constitución y de contención.
• Demoras de propagación.
• Frecuencia máxima de cronometraje
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Contadores: Asynchronous (Ripple) Counters
![Page 34: SESION Flips Flops](https://reader034.vdocuments.pub/reader034/viewer/2022051622/563dba42550346aa9aa41043/html5/thumbnails/34.jpg)
Asynchronous (Ripple) Counters
![Page 35: SESION Flips Flops](https://reader034.vdocuments.pub/reader034/viewer/2022051622/563dba42550346aa9aa41043/html5/thumbnails/35.jpg)
Asynchronous Decade Counters
![Page 36: SESION Flips Flops](https://reader034.vdocuments.pub/reader034/viewer/2022051622/563dba42550346aa9aa41043/html5/thumbnails/36.jpg)
MUCHAS GRACIAS