sincronizacion entre receptor y emisor
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Laboratorio de Circuitos Electrnicos
Departamento de Ingeniera Electrnica E.T.S.I. de Telecomunicacin Universidad Politcnica de Madrid
Enunciado de la Prctica del Laboratorio de Circuitos Electrnicos (LCEL)Transmisin digital serie con modulacin FSK
Plan 94. Curso 2006-2007Versin 1.0
ngel Fernndez Herrero Javier Macas Guarasa
NDICE GENERAL1 2 INTRODUCCIN ......................................................................................................................................................4 DESCRIPCIN GENERAL.....................................................................................................................................4 2.1 2.2 2.3 3 OBJETIVO GENERAL ...............................................................................................................................................4 ESQUEMA SIMPLIFICADO .......................................................................................................................................5 DESCRIPCIN FUNCIONAL .....................................................................................................................................5
ARQUITECTURA......................................................................................................................................................5 3.1 ARQUITECTURA DEL SUBSISTEMA EMISOR ...........................................................................................................6 3.2 ARQUITECTURA DEL SUBSISTEMA RECEPTOR.......................................................................................................6 3.3 DIVISIN EN SUBSISTEMAS ANALGICO Y DIGITAL ..............................................................................................7 3.4 SIMPLIFICACIONES DE DISEO ...............................................................................................................................8 3.4.1 Frecuencias muy separadas ........................................................................................................................8 3.4.2 Tasa binaria reducida..................................................................................................................................8 3.4.3 Margen de ruido elevado en recepcin.......................................................................................................8 3.4.4 Constelacin sencilla ...................................................................................................................................8 3.4.5 Ausencia de canal.........................................................................................................................................8
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CONCEPTOS SOBRE MODULACIN FSK ......................................................................................................8 4.1 4.2 4.3 EMPLEO DE SEALES NO SINUSOIDALES ...............................................................................................................8 PROCESADO EN EL EMISOR ..................................................................................................................................11 PROCESADO EN EL RECEPTOR..............................................................................................................................13
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SUBSISTEMA DIGITAL........................................................................................................................................16 5.1 INTRODUCCIN ...................................................................................................................................................16 5.2 DESCRIPCIN GENERAL .......................................................................................................................................17 5.3 UNIDAD DE ENTRADA ..........................................................................................................................................17 5.4 UNIDAD DE VISUALIZACIN ................................................................................................................................17 5.5 TRANSMISOR SERIE ..............................................................................................................................................18 5.6 RECEPTOR SERIE ..................................................................................................................................................18 5.7 CONTROL DEL EMISOR .........................................................................................................................................19 5.8 SELECTOR DE PORTADORA DEL RECEPTOR .........................................................................................................19 5.9 GENERADOR DEL RELOJ DE TRANSMISIN ..........................................................................................................19 5.10 RELOJ DE RECEPCIN ...........................................................................................................................................19 5.11 DETECTOR DE SINCRONISMO ...............................................................................................................................20 5.12 CONSIDERACIONES FINALES ................................................................................................................................22 5.12.1 Circuitos de inicializacin .........................................................................................................................22 5.12.2 Circuitos antirrebotes ................................................................................................................................22
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SUBSISTEMA ANALGICO................................................................................................................................23 6.1 DESCRIPCIN GENERAL .......................................................................................................................................23 6.2 GENERADOR DE PORTADORAS ............................................................................................................................23 6.3 SELECTOR DE PORTADORA DE EMISOR................................................................................................................23 6.4 ADAPTADOR A LNEA DEL EMISOR ......................................................................................................................23 6.4.1 Filtro paso-bajo para eliminar armnicos de alta frecuencia ................................................................23 6.4.2 Filtro paso-alto para eliminar componentes de baja frecuencia ............................................................24 6.4.3 Conmutador para apertura de la lnea.....................................................................................................25 6.5 DETECTORES DE PORTADORAS DEL RECEPTOR...................................................................................................25 6.5.1 Filtro de seleccin ......................................................................................................................................25 6.5.2 Detector de seal........................................................................................................................................25 6.5.3 Comparador ...............................................................................................................................................261
6.6 CONSIDERACIONES FINALES ................................................................................................................................26 6.6.1 Sistema de alimentacin ............................................................................................................................26 6.6.2 Diseo de un filtro paso-bajo de 2 orden Sallen-Key.............................................................................27 6.6.3 Medida de los filtros...................................................................................................................................29 6.6.4 Otras consideraciones................................................................................................................................30 7 DESARROLLO RECOMENDADO .....................................................................................................................30 7.1 7.2 7.3 7.4 7.5 7.6 7.7 7.8 7.9 7.10 7.11 8 8.1 8.2 8.3 8.4 8.5 8.6 9 9.1 9.2 9.3 9.4 9.5 9.6 9.7 9.8 9.9 9.10 9.11 9.12 10 11 SEMANA 1 ............................................................................................................................................................31 SEMANA 2 ............................................................................................................................................................31 SEMANA 3 ............................................................................................................................................................31 SEMANA 4 ............................................................................................................................................................31 SEMANA 5 ............................................................................................................................................................31 SEMANA 6 ............................................................................................................................................................31 SEMANA 7 ............................................................................................................................................................31 SEMANA 8 ............................................................................................................................................................32 SEMANA 9 ............................................................................................................................................................32 SEMANA 10 ..........................................................................................................................................................32 SEMANA 11 ..........................................................................................................................................................32 SELECCIN DE LA TECNOLOGA DIGITAL ............................................................................................................32 MATERIAL NECESARIO ........................................................................................................................................32 APROVECHAMIENTO DEL LABORATORIO ............................................................................................................32 DISEO VERSTIL ................................................................................................................................................33 DEPURACIN Y PRUEBAS.....................................................................................................................................33 OTRAS CONSIDERACIONES ..................................................................................................................................34 USO DE TECLADO PARA LA SELECCIN DEL PARAMETRO ..................................................................................35 REALIZACIN DE FILTROS DE ORDEN SUPERIOR .................................................................................................35 GENERACIN Y DETECCIN DE PARIDAD ............................................................................................................35 SINCRONIZACIN DIGITAL ...................................................................................................................................36 EMPLEO DE OSCILADORES SINUSOIDALES EN EL TRANSMISOR ..........................................................................36 USO DE MODULACIONES ALTERNATIVAS............................................................................................................36 RELAJACIN DE LAS SIMPLIFICACIONES DE LA PRCTICA .................................................................................36 EMPLEO DEL ANCHO DE BANDA TELEFNICO .....................................................................................................37 USO DE ESQUEMAS CIRCUITALES ALTERNATIVOS A LOS PROPUESTOS ..............................................................37 IMPLEMENTACIN EN CIRCUITOS PROGRAMABLES ............................................................................................37 SIMULACIN CON PSPICE ..................................................................................................................................37 MONTAJE EN PCB................................................................................................................................................38 NORMAS DE REDACCIN DE LA MEMORIA DE LA PRCTICA ...................................................38 BIBLIOGRAFA...................................................................................................................................................38
RECOMENDACIONES..........................................................................................................................................32
MEJORAS..................................................................................................................................................................35
2
NDICE DE ILUSTRACIONESFigura 1. Arquitectura del sistema........................................................................................................................................5 Figura 2. Esquema de bloques del subsistema emisor.........................................................................................................6 Figura 3. Esquema de bloques del subsistema receptor......................................................................................................7 Figura 4. Un tono de 10 KHz y su representacin espectral junto a otro de 40 KHz........................................................9 Figura 5. Un seal cuadrada de 10 KHz y su representacin espectral ............................................................................9 Figura 6. Un seal cuadrada de 10 KHz con ciclo de trabajo del 80% y su representacin espectral .........................10 Figura 7. Espectro de dos posibles portadoras: cuadradas de 8 y 36 KHz, 50%............................................................10 Figura 8. Seal binaria aleatoria a 1 Kbps ........................................................................................................................11 Figura 9. Seal FSK con portadoras cuadradas................................................................................................................11 Figura 10. Seal FSK con portadoras cuadradas y distintos niveles de continua...........................................................12 Figura 11. Seal a transmitir despus del filtrado paso-alto ............................................................................................12 Figura 12. Seal a transmitir despus del filtrado paso-bajo (definitiva) ........................................................................13 Figura 13. Diagrama de bloques de uno de los detectores de portadora ........................................................................13 Figura 14. Seal recibida despus del filtrado paso-bajo .................................................................................................14 Figura 15. Seal recibida despus del filtrado paso-alto ..................................................................................................14 Figura 16. Salidas de los rectificadores (arriba y centro) y de los filtros paso-bajo (abajo)..........................................15 Figura 17. Extraccin del reloj de recepcin para decidir los bits...................................................................................16 Figura 18. Formato para la transmisin serie ...................................................................................................................18 Figura 19. Diagrama de tiempos para las seales output y reset del 555........................................................................20 Figura 20. Esquema propuesto para el detector de sincronismo......................................................................................21 Figura 21. Cronograma para el receptor digital serie asncrono.....................................................................................21 Figura 22. Ejemplo de conexin de un pulsador con circuito antirrebotes......................................................................22 Figura 23. Filtro paso-bajo de 2 orden Sallen-Key..........................................................................................................24 Figura 24. Transmisin de una palabra binaria modulada en FSK.................................................................................25 Figura 25. Diagrama de bloques de uno de los detectores de portadora ........................................................................25 Figura 26. Circuito para la estimacin de la energa de la seal en un intervalo de bit.................................................26 Figura 27. Filtro paso-bajo de 2 orden Sallen-Key..........................................................................................................28 Figura 28. Patillaje para un display de 7 segmentos (K es el ctodo comn) .................................................................34
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1
IntroduccinEl objetivo del Laboratorio de Circuitos Electrnicos es que el alumno revise, ample, aplique y consolide de una manera prctica los conocimientos adquiridos en las asignaturas de segundo curso Circuitos Electrnicos Analgicos y Circuitos Electrnicos Digitales. Para ello deber seguir las instrucciones aqu incluidas, que implicarn diversas fases de diseo, anlisis, montaje y medida de los circuitos o subsistemas propuestos. Igualmente se har especial nfasis en que los alumnos adquieran una visin prctica de los problemas con los que se encuentra el diseo de circuitos analgicos y digitales en las implementaciones de prototipos reales de laboratorio. El resultado del trabajo realizado deber quedar reflejado en una memoria escrita que contenga los detalles del proceso, as como los resultados obtenidos y todas aquellas cuestiones especficas que se indiquen en el enunciado (ver Apartado 10). Como documentacin adicional, est disponible el libro Aspectos Prcticos de Diseo y Medida en Laboratorios de Electrnica [6], que podr adquirir en el Servicio de Publicaciones de la Escuela, donde encontrar recomendaciones, criterios de diseo y comentarios de inters de carcter general, y cuyo contenido podr ser objeto de pregunta en el examen oral. El uso de esta documentacin y su utilidad se extiende al Laboratorio de Sistemas Electrnicos Digitales (LSED). La Prctica propuesta contiene las especificaciones mnimas que deben cumplir los circuitos realizados. Adicionalmente, se presentarn sugerencias de mejoras opcionales, dejando a los alumnos la libertad de aadir nuevas mejoras y montajes alternativos (ver Apartado 9). Podr encontrar ste y otros documentos relacionados, as como informacin actualizada sobre la asignatura, en: http://lorien.die.upm.es/lcel Para cualquier consulta, puede dirigirse a ngel Fdez. Herrero (B-111, [email protected]).
22.1
Descripcin generalOBJETIVO GENERALEn esta Prctica abordaremos el diseo, montaje y prueba de un sistema de transmisin digital entre un ordenador y un perifrico remoto. La informacin enviada consistir en comandos que irn acompaados de algn parmetro numrico, ambos codificados de forma binaria. Cada comando ser transmitido de manera individual, cuando sea necesario, siguiendo un formato tpico de comunicacin serie asncrona. Consideraremos que la lnea que conecta el ordenador y el perifrico es de banda limitada, lo que convierte las seales digitales en poco adecuadas para su transmisin por la misma. Por ello, ser necesario aplicar algn procedimiento de modulacin adecuado, FSK (Frequency Shift Keying) en nuestro caso. Dado que, como veremos enseguida, la seal recibida es analgica, en un receptor digital como el que nos proponemos para el perifrico es una tarea bsica determinar en primer lugar dnde se encuentran las transiciones entre los bits recibidos (sincronizacin), para despus obtener sus valores y poder extraer la informacin. Puesto que se va a aplicar un procedimiento de extraccin de reloj, es un objetivo de la Prctica que la separacin entre emisor y receptor sea explcita en el montaje final, de forma que les4
enlace una sola conexin1, por donde circular la seal FSK. No es obligatorio montar los dos sistemas en placas diferentes, pero s que la divisin entre ambos est clara.
2.2
ESQUEMA SIMPLIFICADOUn esquema simplificado que muestra el concepto del sistema se muestra en la Figura 1.
Transmisor serie
Modulador FSK
Demodulador FSK
Receptor serie
Figura 1. Arquitectura del sistema
Como puede verse, la transmisin es serie de extremo a extremo, pero se efecta un proceso de modulacin y demodulacin FSK intermedio para adaptar la informacin a las caractersticas del canal disponible para la comunicacin (incluido en el dibujo como una simple conexin). En los apartados siguientes se refinar la arquitectura del sistema, haciendo nfasis en la descomposicin modular del mismo, tarea clave para abordar con xito el diseo de cualquier sistema medianamente complejo. Igualmente, se comentarn las simplificaciones consideradas, puesto que lo que se pretende es construir un prototipo sencillo que sirva para demostrar la viabilidad de la idea.
2.3
DESCRIPCIN FUNCIONALEn el prototipo que vamos a disear, implementar y probar, dispondremos de dos frecuencias con las que aplicar la modulacin FSK. Dichas frecuencias sern asignadas a los valores 0 y 1 de los bits empleados en la transmisin serie, de tal forma que un conmutador analgico cambiar de una a otra segn se va efectuando la comunicacin. La misin del receptor ser determinar mediante filtrado cul de los tonos est siendo enviado, para de este modo decidir si ha sido transmitido un 0 un 1, lo que permitir la recuperacin del comando y su parmetro asociado. Los datos se enviarn en grupos pequeos de bits (programados mediante microinterruptores) al accionar un pulsador en el emisor. El receptor mostrar los bits decididos por medio de LEDs y un display de 7 segmentos.
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ArquitecturaEn este apartado refinaremos un poco ms el esquema simplificado visto en el anterior. No se preocupe si no alcanza a comprender todos los trminos, conceptos y detalles que se discuten, ya que se irn aclarando a medida que avance en la lectura del documento. Asuma que necesitar varias lecturas y una reflexin a fondo sobre todo ello.
Se excluyen de esta consideracin las conexiones de alimentacin, que podrn ser comunes. En particular, emisor y receptor debern compartir necesariamente la masa, pero atencin a los lazos de masa (ver Apartado 8.6).
1
5
3.1
ARQUITECTURA DEL SUBSISTEMA EMISOREn la Figura 2 se muestra la arquitectura ms detallada del subsistema emisor, que consta de los siguientes bloques:
Generador de relojes
Selector de portadora
Adaptador a lnea
Seal FSK
Unidad de entrada
Transmisor serie
Unidad de control
Figura 2. Esquema de bloques del subsistema emisor
Unidad de entrada: Encargada de fijar los bits (comando y su parmetro asociado) que sern enviados, mediante el empleo de microinterruptores. Igualmente, dispondr de un pulsador para efectuar la transmisin efectiva de los datos. Transmisor serie: Convierte la informacin en formato paralelo de los microinterruptores a formato serie, y la enva de acuerdo con la cadencia determinada por el que llamaremos reloj de transmisin. Unidad de control: Efecta el proceso de transmisin del comando y parmetro asociado cuando se produce una pulsacin. Igualmente, se encarga de abrir y cerrar la lnea analgica para permitir el envo de los tonos FSK. Selector de portadora: Consiste en un sencillo multiplexor analgico que selecciona la frecuencia FSK correspondiente al valor binario (0 1) indicado por el transmisor serie en cada ciclo del reloj de transmisin. Adaptador a lnea: Limita mediante filtrado el ancho de banda de la seal FSK enviada, para adecuarla a las caractersticas del canal empleado. Tambin puede realizar ajuste de niveles si fuera necesario, y contiene un conmutador analgico para abrir y cerrar la lnea segn se est efectuando una transmisin o no. Generador de relojes: Se encarga de generar el reloj de transmisin y las seales que corresponden a las frecuencias FSK escogidas para la modulacin.
Como puede observarse, el emisor slo dispone de una salida, que ser conectada directamente al receptor en nuestro caso (el canal es un simple cable).
3.2
ARQUITECTURA DEL SUBSISTEMA RECEPTOREn la Figura 3 se muestra la arquitectura detallada del subsistema receptor, que consta de los siguientes bloques: Unidad de visualizacin: Proporciona informacin sobre el estado del receptor, as como los valores del ltimo comando y parmetro recibidos. Detectores de portadoras: Son dos circuitos similares encargados de separar las frecuencias FSK mediante filtrado y detectar su presencia.6
Seal FSK
Detectores de portadoras
Selector de portadora
Receptor serie
Detector de sincronismo
Reloj de recepcin
Unidad de visualizacin
Figura 3. Esquema de bloques del subsistema receptor
Selector de portadora: Decide cul es el valor binario recibido segn la frecuencia detectada por el bloque anterior. Receptor serie: Bloque anlogo al transmisor serie del emisor, pero que en este caso convierte la informacin serie recibida a formato paralelo para su visualizacin. Detector de sincronismo: Detecta la recepcin de un comando por la lnea y activa el reloj de recepcin, ajustndolo de forma que la decisin sobre los bits sea ptima. Reloj de recepcin: Es el reloj correspondiente a la parte digital del receptor. En este sistema no funcionar de manera continua, sino que ser arrancado cuando llegue un comando por la lnea y detenido de nuevo al finalizar la recepcin.
Como puede observarse, la entrada al receptor es la seal FSK, de la que se extraer la informacin correspondiente al comando y parmetro enviados.
3.3
DIVISIN EN SUBSISTEMAS ANALGICO Y DIGITALEn este sistema, la parte analgica la constituyen los mdulos generadores de las seales FSK, el selector de portadora y el adaptador a lnea del emisor, as como los detectores de portadoras del receptor. Los dems bloques constituyen la parte digital: unidades de entrada y visualizacin, transmisor y receptor serie, relojes de transmisin y recepcin2, selector de portadora del receptor, control del emisor y detector de sincronismo. Durante el desarrollo de la Prctica se recomienda comenzar por la construccin de la parte digital (transmisin serie asncrona), es decir, los mdulos del prrafo anterior excepto el selector de portadora del receptor, para a continuacin aadir los bloques encargados de los procesos analgicos de modulacin y demodulacin FSK (ver Apartado 7). Tras esta presentacin general de los mdulos que intervendrn en el diseo final, pasaremos a describir detalladamente cada uno de ellos, pero primero introduciremos las simplificaciones que facilitarn nuestro diseo.
2
Los procedimientos de generacin de seales de reloj tienen carcter analgico. Sin embargo, consideraremos como digitales los relojes de transmisin y recepcin porque dan lugar a seales cuadradas que se emplean para temporizar las partes digitales del sistema.
7
3.4
SIMPLIFICACIONES DE DISEOEn este apartado presentamos las simplificaciones de diseo que limitan la complejidad de nuestro sistema (y en parte tambin la credibilidad en el sentido de su posible utilidad real), pero harn ms sencillo el trabajo. Insistimos en que es posible que en la primera lectura no entienda el alcance de lo discutido en este apartado, por lo que deber volver a l una vez haya asimilados los conceptos fundamentales del desarrollo propuesto.
3.4.1
Frecuencias muy separadas Las frecuencias propuestas para las seales FSK estn notablemente separadas para permitir su deteccin mediante filtros de escasa selectividad (2 orden con bajo Q).
3.4.2
Tasa binaria reducida Se propone una tasa binaria muy inferior a la que sera posible enviar con las frecuencias FSK escogidas (se puede consultar [2] para obtener detalles sobre esta cuestin).
3.4.3
Margen de ruido elevado en recepcin La relacin seal-ruido (SNR) es elevada en la entrada del receptor, de modo que no debera ser problema la eleccin de los umbrales de decisin o los instantes de muestreo, y la tasa de error de bit (BER) resultar un valor muy pequeo sin tomar especiales precauciones (por ejemplo, el empleo de codificacin).
3.4.4
Constelacin sencilla Slo se considera el empleo de 2 frecuencias para la modulacin FSK.
3.4.5
Ausencia de canal Se emplea como canal de transmisin un simple cable.
4
Conceptos sobre modulacin FSKEn la modulacin FSK ms sencilla, el transmisor emplea dos frecuencias para representar los dos valores posibles (0 y 1) de la unidad binaria. En el otro extremo del enlace, se trata de que el receptor pueda discriminar entre los dos tonos mediante filtrado para recuperar los bits. En este apartado veremos ejemplos de las diferentes seales implicadas en los procesos de transmisin y recepcin, a la par que describimos los mismos, como paso previo al diseo detallado de los circuitos necesarios en posteriores apartados. En las Figuras aparecern representaciones temporales y espectrales de diferentes seales. Todas ellas se han obtenido mediante simulacin, y las segundas se han calculado aplicando a las primeras tcnicas de estimacin espectral a largo plazo.
4.1
EMPLEO DE SEALES NO SINUSOIDALESEn la parte superior de la Figura 4 se muestra el aspecto temporal de un tono de frecuencia igual a 10 KHz (10 periodos en 1 milisegundo). En la inferior, en azul (izquierda), aparece su representa-
8
cin espectral 3, medida en dB 4, y consistente en un pico situado a la frecuencia correspondiente. La anchura del pico no es nula debido a la longitud finita de la estimacin espectral [1]. En rojo (derecha) aparece otro tono de 40 KHz, de tal forma que ambos podran ser empleados en un transmisor FSK si se dieran las condiciones oportunas para su separacin en recepcin, como por ejemplo la disponibilidad de filtros (tpicamente paso-banda) de pendiente suficiente.
1 0 -1 0 40 30 20 10 0 0.1 0.2 0.3 0.4 0.5 Tiempo (ms ) 0.6 0.7 0.8 0.9 1
0
10
20
30
40 50 60 Frecuencia (KHz)
70
80
90
100
Figura 4. Un tono de 10 KHz y su representacin espectral junto a otro de 40 KHz
Puesto que la generacin de tonos puros (sinusoidales) no es sencilla, podemos examinar el espectro de una seal cuadrada, fcil de obtener mediante un oscilador de relajacin. Como se observa en la Figura 5, adems del armnico fundamental a 10 KHz aparecen muchos ms en multiplos impares [1], lo dificultar la deteccin en el receptor. En el caso mejor posible, la mxima separacin de un tono adicional con los armnicos es slo de 10 KHz (por ejemplo el tono de 40 KHz), una reduccin de un factor 4 respecto a la Figura 4, lo que impone mayores pendientes en los filtros necesarios.
1 0 -1 0 40 30 20 10 0 0.1 0.2 0.3 0.4 0.5 Tiempo (ms ) 0.6 0.7 0.8 0.9 1
0
10
20
30
40 50 60 Fre cue nc ia (KHz)
70
80
90
100
Figura 5. Un seal cuadrada de 10 KHz y su representacin espectral
En los diagramas espectrales que siguen se ha representado slo el mdulo (no est incluida la fase). Por otro lado, puesto que las seales implicadas son reales, el mdulo de su espectro tiene simetra par, por lo que slo se han incluido las frecuencias positivas. 4 En rigor se representan PSDs (densidades espectrales de potencia), por lo que las unidades son dB/Hz. El nivel de referencia (0 dB) corresponde aqu a la densidad espectral de un ruido blanco de varianza unidad. En los diagramas temporales, la unidad del eje vertical puede considerarse el voltio (V).
3
9
En la Figura 6 aparece una seal cuadrada con un ciclo de trabajo diferente del 50%. Ahora los armnicos pares estn tambin presentes. Adems, mientras en la Figura 5 la diferencia entre el fundamental y el primer armnico era de 20 KHz y 10 dB, ahora es slo de 10 KHz y unos 2 dB. Las dificultades crecen considerablemente para el receptor, que en este ejemplo no podra discriminar otro tono en 40 KHz por su coincidencia con uno de los armnicos.
1 0 -1 0 40 30 20 10 0 0.1 0.2 0.3 0.4 0.5 Tiempo (ms ) 0.6 0.7 0.8 0.9 1
0
10
20
30
40 50 60 Frecuencia (KHz)
70
80
90
100
Figura 6. Un seal cuadrada de 10 KHz con ciclo de trabajo del 80% y su representacin espectral
De estas consideraciones deducimos que, en el caso de realizar el transmisor basado en seales cuadradas, preferiremos para las mismas un ciclo de trabajo del 50%. Otra posibilidad es el empleo de seales triangulares, con inferior contenido armnico y tambin fciles de generar (ver Apartado 6.2). En este caso, los tiempo de subida y bajada deberan ser similares. En la Figura 7 aparecen los espectros de dos portadoras cuadradas con frecuencias de 8 y 36 KHz, junto a sus armnicos correspondientes hasta 120 KHz. La separacin entre los fundamentales se ha escogido de forma que la atenuacin que se puede lograr con un simple filtro de 2 orden es de 40 dB/dcada log10(36/8) = 26 dB, que consideramos suficiente. Adems, el fundamental de frecuencia superior queda entre dos armnicos de la portadora inferior, y ms cercano al de menor amplitud.40 30 20 10 0
0
20
40
60 Frecuencia (KHz)
80
100
120
40 30 20 10 0
0
20
40
60 Frecuencia (KHz)
80
100
120
Figura 7. Espectro de dos posibles portadoras: cuadradas de 8 y 36 KHz, 50%
10
4.2
PROCESADO EN EL EMISORConsideremos una seal binaria aleatoria (igual probabilidad entre 0 y 1) a 1 Kbps 5, como la mostrada en la parte superior de la Figura 8. En la grfica inferior se ha representado su espectro que, como puede verse, es claramente paso-bajo.
1 0.8 0.6 0.4 0.2 0 0 10 20 30 40 Tiempo (ms ) 50 60 70 80
30 20 10 0
0
5
10
15
20 25 30 Frecuencia (KHz)
35
40
45
50
Figura 8. Seal binaria aleatoria a 1 Kbps
Si aplicamos modulacin FSK a la seal anterior (empleando por ejemplo la portadora de frecuencia superior para el 0 y la inferior para el 1) obtendremos una seal como la representada en la Figura 9. En el espectro se aprecia la mezcla de todos los armnicos presentes en la Figura 7, y como en ellos aparece replicado el espectro de la seal binaria (Figura 8), distinguible especialmente en las frecuencias fundamentales como un ensanchamiento.
1 0 -1 0 30 0.5 1 1.5 2 Tiempo (ms ) 2.5 3 3.5 4
20
10
0
0
20
40
60 Frecuencia (KHz)
80
100
120
Figura 9. Seal FSK con portadoras cuadradas
Por supuesto, si la estimacin espectral se restringiera a la duracin de un bit, los diagramas resultantes slo mostraran su portadora correspondiente, y no incluiran rplicas del espectro de la seal binaria. El hecho de que aparezcan juntas todas las componentes en frecuencia se debe al empleo de estimacin espectral a largo plazo, como se indic al comienzo de este apartado. Esta caracterstica permite que nos hagamos una idea mejor de la banda ocupada por las seales.5
Las siglas bps se refieren a bits por segundo.
11
Un efecto importante que puede suceder en la prctica se muestra en la Figura 10. Ahora, los niveles de continua de las portadoras cuadradas son algo diferentes. Al conmutar entre ellas se obtienen entonces los saltos que pueden verse en el diagrama temporal, en tanto en el espectro surge una nueva rplica de la seal binaria en continua.
1 0 -1 0 30 0.5 1 1.5 2 Tiempo (ms ) 2.5 3 3.5 4
20
10
0
0
20
40
60 Frecuencia (KHz)
80
100
120
Figura 10. Seal FSK con portadoras cuadradas y distintos niveles de continua
El espectro de la Figura 10 contiene gran cantidad de energa por toda la banda, justo lo que pretendamos evitar con el empleo de la modulacin FSK, mientras que al receptor le bastara con las frecuencias fundamentales de las portadoras. Por ello, es preciso aplicar un filtrado a la seal a transmitir para adecuarla a un canal de banda limitada (de este modo aprovechamos mejor los recursos del espectro). La Figura 11 muestra el resultado de emplear un filtro paso-alto de 2 orden para eliminar la rplica de la seal binaria en baja frecuencia. Se aprecia la desaparicin de las componentes continuas que acompaaban a las portadoras, as como la distorsin introducida en las formas de onda. El filtrado adems ha afectado al fundamental de la portadora inferior, que ahora aparece atenuado respecto al de la superior (ya que se trata de un filtro paso-alto real).
2 1 0 -1 -2 0 30 0.5 1 1.5 2 Tiempo (ms ) 2.5 3 3.5 4
20
10
0
0
20
40
60 Frecuencia (KHz)
80
100
120
Figura 11. Seal a transmitir despus del filtrado paso-alto
La Figura 12 muestra el resultado despus de un filtrado adicional, esta vez paso-bajo, tambin de 2 orden, para recortar la banda ocupada. En la grfica central se ha ampliado la escala de la
12
superior para observar con ms detalle las formas de onda. La mayor parte de los armnicos han desaparecido y los dos fundamentales son ahora de similar amplitud. Como es lgico, no han sido eliminados los armnicos de 24 y 40 KHz de la portadora inferior, que provocan la apreciable distorsin de la misma que se observa en el diagrama temporal. Por su parte, la portadora superior es prcticamente sinusoidal, debido a la ausencia de sus armnicos. La distorsin presente en la portadora inferior podra reducirse de forma notable si se aplicara un filtrado paso-bajo a la misma antes de la modulacin FSK, o bien empleando una seal triangular, de contenido armnico muy inferior a la cuadrada, como ya se coment.
2 1 0 -1 -2 0 0.5 1 1.5 2 Tiempo (ms ) 2.5 3 3.5 4
2 1 0 -1 -2 0.5 30 0.6 0.7 0.8 0.9 1 1.1 Tiempo (ms ) 1.2 1.3 1.4 1.5
20
10
0
0
20
40
60 Frecuencia (KHz)
80
100
120
Figura 12. Seal a transmitir despus del filtrado paso-bajo (definitiva)
4.3
PROCESADO EN EL RECEPTORUn receptor para la modulacin FSK propuesta puede realizarse mediante el empleo de dos ramas semejantes en paralelo, una para la deteccin de cada portadora (Figura 13). Dichas ramas comienzan realizando un filtrado apropiado para aislar la portadora correspondiente. Puesto que slo disponemos de dos portadoras, y a la vista del espectro de la Figura 12, en lugar de emplear filtros paso-banda (ms complejos), podemos usar un paso-bajo para la portadora inferior y un paso-alto para la superior. Pero recordemos que los armnicos de 24 y 40 KHz corresponden a la portadora inferior, de forma que el filtrado paso-alto no producir una seal nula cuando est presente la misma.
Seal FSK
Filtro de seleccin
Detector de seal
ComparadorSeal digital
Figura 13. Diagrama de bloques de uno de los detectores de portadora
La Figura 14 muestra el resultado de aplicar un filtro paso-bajo de 2 orden a la seal de la Figura 12. Se aprecia que permite aislar correctamente la portadora inferior, quedando slo un pequeo residuo de la superior.13
1 0 -1 0 30 0.5 1 1.5 2 Tie mpo (ms ) 2.5 3 3.5 4
20
10
0
0
20
40
60 Frecuencia (KHz)
80
100
120
Figura 14. Seal recibida despus del filtrado paso-bajo
Por su parte, la Figura 15 presenta la salida de un filtro paso-alto tambien de 2 orden. La escala temporal se ha ampliado en la grfica central para poder apreciar con ms detalle las formas de onda. La portadora superior queda aislada en los bits correspondientes, pero aparece un importante residuo cuando es el turno de la inferior. Como hemos comentado, este residuo se vera muy reducido si la portadora fuera triangular en lugar de cuadrada.1 0.5 0 -0.5 -1 1 0.5 0 -0.5 -1 0.5 30
0
0.5
1
1.5
2 Tiempo (ms )
2.5
3
3.5
4
0.6
0.7
0.8
0.9
1 1.1 Tiempo (ms )
1.2
1.3
1.4
1.5
20
10
0
0
20
40
60 Frecuencia (KHz)
80
100
120
Figura 15. Seal recibida despus del filtrado paso-alto
Despus del filtrado, en ambas ramas del receptor FSK se aplica un proceso similar, que pretende sencillamente detectar la presencia de seal. En primer lugar se rectifica la seal (parte superior de la Figura 16 para la portadora inferior y parte central para la superior, ambas con rectificacin de onda completa) y a continuacin se efecta un nuevo filtrado paso-bajo. La parte inferior de la Figura 16 muestra el resultado de emplear un filtro de 1er orden con constante de tiempo apropiada, en azul para la portadora inferior (bits 1 y 3), y en rojo para la superior (0 y 2).
14
La eleccin de la constante de tiempo es un aspecto clave en el diseo del receptor, y su valor debera ser similar en las ramas de las dos portadoras. El compromiso que se establece es que la respuesta exponencial del filtro alcance un valor tan alto como sea posible dentro del intervalo de bit, pero reduciendo al mnimo el rizado residual, que siempre resultar mayor para la portadora inferior que para la superior, como muestra la Figura 16. Es importante destacar cmo la seal azul tiende a valores nulos en los bits correspondientes a la portadora superior, en tanto que la roja parece no ir por debajo de un valor mnimo cuando es el turno de la inferior, lo que se debe a la existencia del residuo comentado en la Figura 15. A pesar de todo, existe margen suficiente para discriminar las seales en cada intervalo de bit, por ejemplo mediante el umbral representado en color verde (lnea horizontal). En el montaje que sugiere la Figura 13, donde existe un comparador diferente para cada rama, los umbrales podran ser diferentes en ambos, si ello permitiera optimizar la deteccin 6. Otra posibilidad sera emplear un solo comparador entre las seales de salida de los filtros, pero en este caso debe asegurarse que sus amplitudes estn igualadas, como sucede en el ejemplo de la Figura 16, lo que no tiene por qu ser necesariamente cierto en el prototipo real.1
0.5
0 1
0
0.5
1
1.5
2 Tiempo (ms )
2.5
3
3.5
4
0.5
0 0.6
0
0.5
1
1.5
2 Tiempo (ms )
2.5
3
3.5
4
bit 00.4 0.2 0
bit 1
bit 2
bit 3
0
0.5
1
1.5
2 Tiempo (ms )
2.5
3
3.5
4
Figura 16. Salidas de los rectificadores (arriba y centro) y de los filtros paso-bajo (abajo)
Para terminar es necesario realizar decisiones sobre los bits, lo que permitir extraer la informacin enviada por el transmisor. Para ilustrar este proceso, en la parte superior de la Figura 17 se han dibujado de nuevo las salidas de los filtros paso-bajo, pero incluyendo hasta 10 intervalos de bit en este caso. En el centro aparecen las seales digitales resultantes de la comparacin con el umbral ya mencionado. Es de destacar que, debido al ya mencionado rizado residual, algunos flancos pueden contener transiciones espurias, particularmente en el caso de la portadora inferior (seal azul, bits impares), como se aprecia con facilidad en los bits 3 y 5.7 La decisin sobre los bits recibidos se realiza por medio de un muestreo de las seales digitales en los instantes adecuados. Esto implica el correcto posicionamiento del reloj de recepcin, proHabitualmente, el umbral se sita en un valor medio entre mximo y mnimo de las seales de salida de los filtros y, como se aprecia en la Figura 16 para este ejemplo, los mximos coinciden, pero los mnimos no. 7 Estas transiciones podran eliminarse empleando una histresis adecuada al comparar con el umbral, pero esto no debera ser necesario si la seal se muestrea en los instantes adecuados (parte inferior de la Figura 17).6
15
ceso conocido como sincronizacin. Para conseguirla, una posibilidad es la mostrada en la parte inferior de la Figura 17. En esta Figura, el periodo del reloj coincide con el intervalo de bit, es decir, con el reloj empleado por el transmisor, pero el primer ciclo es ms largo que los dems. Esto asegura que, si el reloj arranca en el paso por el umbral correspondiente al primer bit, los dems sern correctamente muestreados (suponiendo que el flanco activo de reloj es el de subida) en el centro de su intervalo, que es el instante ptimo. El ciclo de trabajo carece de relevancia.0.6
bit 00.4 0.2 0
bit 1
bit 2
bit 3
bit 4
bit 5
bit 6
bit 7
bit 8
bit 9
0
1
2
3
4
5 Tiempo (ms )
6
7
8
9
10
1
0.5
0
0
1
2
3
4
5 Tiempo (ms )
6
7
8
9
10
t
Figura 17. Extraccin del reloj de recepcin para decidir los bits
55.1
Subsistema digitalINTRODUCCIN 8El alumno deber seguir las especificaciones dadas y tener en cuenta que en la memoria final deber aparecer reflejado el resultado de todas las cuestiones planteadas, aparte de los detalles del diseo final y la implementacin del mismo. En todos los ejercicios de diseo y para TODOS los circuitos, es imprescindible que el alumno realice el desarrollo y la formulacin terica en la que basarse, llegando al establecimiento de valores concretos y de frmulas y estrategias de diseo a aplicar. Igualmente, deber aplicar su sentido crtico para valorar y argumentar los resultados obtenidos, razonando sobre la adecuacin de las previsiones tericas a las medidas. Ser perfectamente vlido y recomendable efectuar las simplificaciones y aproximaciones que considere oportunas, previa justificacin de las mismas y validacin a posteriori de aqullas. En los apartados que impliquen seleccin de valores de componentes, deber tener en cuenta las series comerciales, as como recalcular las caractersticas del circuito una vez haya decidido el valor final de aqullos.8
Esta introduccin es vlida para todo el desarrollo, no slo el subsistema digital.
16
Procure mantener actualizados los esquemticos de sus circuitos, para no perder el control de lo que est montando o verificando. Adems, tenga en cuenta que los profesores le pedirn esos diagramas en el Laboratorio antes de poder ayudarle.
5.2
DESCRIPCIN GENERALComo se coment anteriormente, consideraremos que el subsistema digital est compuesto por las unidades de entrada y visualizacin, transmisor y receptor serie, relojes de transmisin y recepcin, selector de portadora del receptor, control del emisor y detector de sincronismo.
5.3
UNIDAD DE ENTRADAEstar compuesta por una serie de microinterruptores que permitirn al usuario cambiar el valor del comando a transmitir (2 bits) y su parmetro asociado (3 bits). En el Apartado 5.5 se describe el formato de transmisin que se emplear. Del mismo modo, dispondr de un pulsador para provocar la transmisin efectiva de los datos por la lnea analgica. Hay que tener en cuenta que es imprescindible incluir algn tipo de circuito antirrebotes en el pulsador, para evitar transiciones espurias al accionarlo (ver Apartado 5.12.2). Salidas: Bits correspondientes al comando Bits correspondientes al parmetro Seal de inicio de transmisin
5.4
UNIDAD DE VISUALIZACINProporcionar realimentacin visual acerca de los bits recibidos (comando y parmetro asociado) y el estado receptor, constando de: 1. Un visualizador de 7 segmentos que indique el valor del parmetro recibido (0 a 7). 2. 4 LEDs que se activarn segn cul sea el comando recibido. 3. 1 LED que destelle a la recepcin de un comando.
Necesitar para el visualizador un conversor de BCD a 7 segmentos (por ejemplo el 4511 9). Para lograr el destello indicado en el ltimo LED ser necesario emplear un monoestable 10. La duracin del correspondiente pulso puede establecerse en unos 200 ms (tambin puede experimentar para obtener el mejor resultado desde el punto de vista visual). Los LEDs nunca deben conectarse directamente a la salida de las puertas u otros circuitos lgicos, sino empleando algn tipo de buffer que proporcione mayor corriente (Apartado 8.6). Entradas: Valor del comando recibido (2 bits) Valor del parmetro recibido (3 bits) Seal de comando recibido del detector de sincronismo
El apstrofe en la notacin 4511 se refiere al prefijo que define la tecnologa escogida, cualquiera que sea (por ejemplo, 74LS, 74HC 74HCT), ya que los nmeros de funcin no varan de una a otra. 10 Un monoestable es un dispositivo capaz de generar un pulso de duracin determinada ante la llegada de un flanco o pulso de disparo. Puede construirse mediante un 555, pero tambin hay integrados con esa funcin especfica, como el 121 (entradas con histresis) y el 122 (redisparable) o sus equivalentes con dos unidades en el mismo encapsulado, que son el 221 y el 123. Consulte [5], [6] o las hojas de caractersticas para obtener ms detalles.
9
17
5.5
TRANSMISOR SERIEEste bloque consiste en un registro de desplazamiento de 8 bits con posibilidad de carga paralelo, como es el 165, que dispone de un terminal shift/load con carga asncrona.11 Entradas: Salidas: ltimo bit del registro hacia el mdulo selector de portadora del emisor (Apartado 6.3). Reloj de transmisin Palabra de 8 bits a cargar en el registro Seal de carga desde el control del emisor
El formato de transmisin se muestra en la Figura 18. En ella pueden verse los 8 bits del registro de desplazamiento con sus correspondientes valores. Hay que destacar los valores 1, 0, 1 para los bits 7, 6 y 0, respectivamente (considerando que se transmite primero el ms significativo).
7
6
5
4
3
2parmetro
1
0
t
comando START
bits de datos
STOP
Figura 18. Formato para la transmisin serie
El funcionamiento del registro de desplazamiento ser entonces el siguiente. Las entradas en paralelo dispondrn de los bits indicados en la Figura 18, algunos fijos y otros procedentes de microinterruptores, en tanto que la entrada serie recibir siempre un 1. Desde que se conecta la alimentacn, el registro estar en modo desplazamiento, de tal forma que se asegura el valor 1 de la lnea en reposo. Cuando se presiona el pulsador, ste acta sobre el terminal shift/load del registro, de tal modo que se carga la informacin a transmitir. En el momento de soltar el pulsador se envan los bits y despus se contina desplazando el 1 que indica reposo.
5.6
RECEPTOR SERIEDe forma complementaria al anterior, este bloque consiste en un registro de desplazamiento de 8 bits con posibilidad de salida paralelo, como el 164. Entradas: Salidas: Valor del comando recibido (2 bits) Valor del parmetro recibido (3 bits) Reloj de recepcin Bit decidido procedente del selector de portadora del receptor
11
El 166 tambin puede valer, pero su terminal shift/load es sncrono. Estudie las implicaciones que esto puede tener si decide emplearlo en el emisor.
18
5.7
CONTROL DEL EMISOREste mdulo determina la secuencia de eventos que tendrn lugar en el emisor desde el momento del accionamiento del pulsador de la unidad de entrada hasta que se ha terminado la transmisin de la palabra binaria correspondiente. Entradas: Salidas: Bit de control para la apertura de la lnea (necesario en el Apartado 6.4.3) Seal de carga para el transmisor serie Reloj de transmisin Seal de inicio de transmisin procedente del pulsador
La forma ms simple de implementarlo es emplear directamente la seal del pulsador como seal de carga para el transmisor serie, e incluir un nuevo registro de desplazamiento que produzca la secuencia deseada para el bit de control de la lnea. Por supuesto, tambin es posible disear un autmata de control de forma clsica, o uno ms sencillo basado en el empleo de un contador ms un combinacional apropiado. En cualquier caso, la lnea deber estar abierta a la seal FSK coincidiendo con los bits 0 a 6 de datos (Figura 18), y cerrada el resto del tiempo (incluido el bit 7).
5.8
SELECTOR DE PORTADORA DEL RECEPTOREste bloque es un sencillo circuito combinacional que recibe como entradas las dos seales digitales procedentes de los detectores de portadoras del receptor (Apartado 6.5) para producir la seal de bit decidido para el receptor serie. Durante el cierre de la lnea (ausencia de ambas portadoras), la salida de este mdulo no es relevante. Sucede lo mismo si se produce la presencia simultnea de las dos portadoras, aunque entonces podra activarse una salida adicional de error. En el caso de emplear un solo comparador, como se sugiri en el Apartado 4.3, este bloque sera una simple conexin desde la salida de dicho comparador al receptor serie.
5.9
GENERADOR DEL RELOJ DE TRANSMISINEste bloque del emisor se encargar de generar el reloj de transmisin, que se fijar en una frecuencia de 1 KHz y determinar la velocidad de salida de los bits por la lnea serie (1 Kbps), actuando a su vez como reloj para la parte secuencial del subsistema digital del emisor. Para generar dicha seal puede utilizarse un montaje tpico basado en el 555 (consulte cualquiera de los esquemas que se incluyen en el apartado correspondiente de la referencia [6] o las hojas de caractersticas de ese integrado).
5.10 RELOJ DE RECEPCINEn el receptor, el reloj empleado en la parte digital se generar de forma independiente al del emisor, empleando para ello un 555 en montaje astable (consultar la hoja de especificaciones). El terminal de reset ser empleado en este caso para arrancar y detener las oscilaciones segn las indicaciones del mdulo detector de sincronismo. La frecuencia de este reloj de recepcin debe coincidir con la del reloj de transmisin, para garantizar decisiones correctas sobre los bits recibidos. Para conseguirlo puede ser interesante construir los dos osciladores de forma idntica y comparar sus seales en el osciloscopio. En caso necesario puede hacerse ajustable una de las frecuencias para afinar la aproximacin.19
La Figura 19 muestra el funcionamiento del 555 bajo control del terminal reset. Como puede verse, la salida permanece a 0 cuando el reset est activo (nivel bajo). En el momento en que el reset toma valor 1, el oscilador arranca con periodo T y ciclo de trabajo D, excepto en el primer ciclo, que se alarga durante un tiempo TS.output
T TS TH TL treset
tFigura 19. Diagrama de tiempos para las seales output y reset del 555
Las ecuaciones que rigen el funcionamiento del 555 en montaje astable son las siguientes:
TH = (R A + RB ) C ln 2
TL = RB C ln 2
TS = (R A + RB ) C ln
3 2
siendo el periodo y el ciclo de trabajo, respectivamente:
T = TH + TL
D=
TH . TH + TL
Como puede verse, es posible determinar los componentes (resistencias y condensador) del circuito para fijar los tiempos T y TS. El ciclo de trabajo no tiene importancia en esta aplicacin. El cronograma superior de la Figura 19 reproduce el reloj de muestreo que nos propusimos en la Figura 17 para garantizar la correcta extraccin de los bits recibidos.
5.11 DETECTOR DE SINCRONISMOEste es un mdulo crtico dentro del receptor. De su correcto funcionamiento depender que sea posible detectar la llegada de una palabra binaria transmitida, arrancar el reloj de recepcin y ajustar la posicin de sus flancos para determinar los bits enviados. El esquema sugerido se muestra en la Figura 20, donde pueden verse los elementos implicados y las conexiones hacia otros mdulos. El smbolo que sigue al bloque Condicin de detencin representa un monoestable. Por otro lado, el bloque OR indicado en la Figura no es necesariamente una puerta de este tipo, sino la que sea necesaria para obtener la funcin lgica OR entre la seal de reset del receptor y la procedente del monoestable, dependiendo de los niveles lgicos activos de ambas.12 Al conectar la alimentacin del receptor, el reset del mismo acta sobre el reset del flip-flop tipo D, asegurando que el 555 del reloj de recepcin queda a su vez fijado con la salida al valor lgico 0 (ver el diagrama de tiempos de la Figura 19).
12
Por ejemplo, una puerta AND acta como funcin OR con seales activas a nivel bajo.
20
seal de disparo
+VCC CLK D resetreloj de recepcin
Q
al reset del reloj de recepcin
Contador
Condicin de detencin
OR
del reset del receptor
Figura 20. Esquema propuesto para el detector de sincronismo
La seal de disparo, cuya generacin se comentar enseguida, indica la llegada de una palabra binaria, y acta sobre la entrada de reloj del flip-flop. De este modo, en cuanto se inicia una nueva recepcin, el flip-flop carga un 1 y desactiva el reset del reloj de recepcin, que comienza a oscilar (Figura 19 de nuevo). Ahora el receptor serie ir desplazando los bits decididos por el selector de portadora del receptor y, simultneamente, el contador de la Figura se incrementar con cada nuevo bit hasta alcanzar la longitud de la palabra enviada, que constituye la condicin de detencin, implementada por medio de un circuito combinacional aplicado al contador. Entonces, el flip-flop es reiniciado de nuevo, deteniendo el reloj de recepcin. El monoestable es obligatorio para garantizar que el circuito podr reaccionar ante la llegada de una nueva transmisin. Su tiempo activo debe ser corto, basta con 10 s. La seal de disparo ser generada dependiendo de la fase del desarrollo en que nos encontremos (ver Apartado 7). As, en el transmisor-receptor digital serie asncrono (HITO 1), proceder directamente de la lnea13. La Figura 21 muestra un diagrama de tiempos detallado para este escenario, donde se observan en particular los instantes de muestreo correctamente posicionados en el centro de los bits debido al retraso inicial del reloj de recepcin, tomado de la Figura 19.
lnea serie
reset del reloj de recepcin
reloj de recepcin
Figura 21. Cronograma para el receptor digital serie asncrono
Por su parte, en el transmisor-receptor FSK (HITO 2), se emplear como seal de disparo la salida del detector de seal (no del comparador, Figura 13) correspondiente a la portadora asignada al valor binario 0, por ser ste el del bit de arranque. Puesto que esta seal es analgica, para poder emplearla como entrada de reloj del flip-flop ser necesario encaminarla a travs de algn circuito
13
Posiblemente a travs de un inversor, ya que el primer flanco de la palabra recibida es de bajada a causa del bit 0 de
START que emplea el formato de transmisin empleado (Figura 18).
21
con histresis y salida digital, como puede ser el 14 (inversor disparador de Schmitt), un comparador basado en el LM311 o un amplificador operacional en lazo abierto.14 Finalmente, la seal de disparo descrita coincide con la seal de comando recibido que precisa la unidad de visualizacin (Apartado 5.4).
5.12 CONSIDERACIONES FINALES5.12.1 Circuitos de inicializacin En cualquier circuito digital en el que intervienen elementos con memoria (registros, contadores, flip-flops, etc.), es obligatoria la inclusin de circuitos de inicializacin (reset) que garanticen que, al conectar la alimentacin al sistema, ste se encuentra en un estado conocido. El mecanismo ms sencillo para implementar estos circuitos consiste en el uso de una red RC de valores adecuados, conectada entre alimentacin y masa, y cuyo punto medio acte sobre las entradas de reset correspondientes (posiblemente a travs de un inversor con histresis, como el 14). Consulte [6] para lograr ms detalles al respecto. Una condicin importante que debe cumplir la constante de tiempo del circuito de reset es que sea mayor que el tiempo de encendido de la fuente de alimentacin, ya que, en caso contrario, la inicializacin no tendr lugar. Se puede determinar lo que tarda en estabilizarse la fuente midiendo con el osciloscopio en el terminal de alimentacin en modo captura. Este valor puede depender del puesto del Laboratorio en el que se encuentre, por lo que emplee un valor conservador para la constante de tiempo. 5.12.2 Circuitos antirrebotes En la Figura 22 se muestra un posible esquema de conexin para pulsadores, que incluye un circuito antirrebotes [6] basado en filtro paso-bajo y disparador de Schmitt (por ejemplo, el 14). Este circuito genera nivel bajo con el pulsador suelto y nivel alto cuando se presiona.+5V
R1 1k R2 1k C 1n Vo 74HC14
Figura 22. Ejemplo de conexin de un pulsador con circuito antirrebotes
Antes de montar el circuito es necesario analizarlo para poder determinar los valores de los componentes que aseguren la generacin de pulsos sin espurios y con un tiempo de respuesta aceptable en cada pulsacin.
14
En el caso del amplificador operacional, atencin a los niveles de salida. Por otro lado, el LM311 est diseado para trabajar en lazo abierto, por lo que su respuesta es ms rpida que la de un operacional de propsito general, ya que ste dispone de una capacidad interna para compensacin de la respuesta en frecuencia.
22
66.1
Subsistema analgicoDESCRIPCIN GENERALComo ya se ha comentado, consideraremos que el subsistema analgico de nuestro sistema est compuesto por los mdulos generadores de portadoras, selector de portadora y adaptador a lnea del emisor, as como los detectores de portadoras del receptor.
6.2
GENERADOR DE PORTADORASEste bloque del emisor se encargar de generar las seales que corresponden a las frecuencias FSK escogidas para la modulacin. Siguiendo el ejemplo empleado en el Apartado 4.1, vamos a considerar portadoras de 8 y 36 KHz. Para generar estas seales se recomienda el empleo de inversores digitales con histresis (14) junto con una red RC (consultar la referencia [6] para obtener ms detalles). Estos dispositivos producen como salida una seal cuadrada que puede tomarse directamente. En el Apartado 4.1 se lleg a la conclusin de que resulta muy conveniente emplear un ciclo de trabajo del 50% en el caso de emplear seal cuadrada. Un procedimiento sencillo para lograrlo es construir un reloj que trabaje a frecuencia doble y utilizar un divisor de frecuencia (un simple flipflop) para obtener la definitiva. Para obtener una portadora triangular puede emplearse la seal presente en el condensador de la red RC de un oscilador como el descrito antes15. Ser necesario incluir algn tipo de buffer para evitar efectos de carga sobre el oscilador, que modificaran su frecuencia.
6.3
SELECTOR DE PORTADORA DE EMISOREste bloque del emisor consiste sencillamente en un conmutador analgico que permita seleccionar entre las dos portadoras procedentes del generador de relojes de acuerdo al patrn binario entregado por el transmisor serie. Su implementacin puede realizarse mediante un multiplexor analgico como el 4053.16 Se asignar el valor 0 del bit transmitido a la portadora superior y el 1 a la inferior.
6.4
ADAPTADOR A LNEA DEL EMISORComo se explic en el Apartado 4.2, la seal FSK generada por medio de portadoras cuadradas excede el ancho de banda del canal debido a su gran nmero de armnicos. Adems, es posible que presente tambin componentes en baja frecuencia debidas al desajuste de niveles de continua en los osciladores. Este bloque tiene como misin limitar en frecuencia la seal transmitida al canal disponible. Adicionalmente, tambin permitir la apertura o cierre de la lnea, segn que se vaya a transmitir o no. Para estas misiones, constar de tres etapas conectadas en cascada.
6.4.1
Filtro paso-bajo para eliminar armnicos de alta frecuencia Idealmente, todas las componentes con frecuencias superiores a la portadora ms alta deberan ser eliminadas antes de enviar la seal a la lnea. Por ello, es necesario incluir un filtro limitador de ancho de banda de caractersticas adecuadas (ver Figura 12).
Tener en cuenta que dicha tensin es en realidad exponencial a tramos, pero se parece mucho a triangular, como se puede comprobar mediante el osciloscopio. 16 Es importante resaltar que los multiplexores digitales (como el 157) y analgicos (como el 4053), aunque conceptualmente similares, son dispositivos que sirven para aplicaciones diferentes.
15
23
Un posible esquema para la realizacin del filtro necesario es el de Sallen-Key, descrito en [3] y [5]. Se trata de un filtro de 2 orden, de fcil anlisis y diseo. En la Figura 23 se muestra la versin paso-bajo para ganancia unidad a frecuencias medias. Recuerde que la expresin general para la ganancia de un filtro paso-bajo de 2 orden es:
AV =
Avm s s + +1 2 0 0Q2
que presenta dos polos, reales o complejos. Una posibilidad muy empleada es la respuesta conocida como mximamente plana, que se obtiene con un valor Q = 1/2, mximo antes de que aparezcan picos en la respuesta espectral. La cada es de 3 dB en 0 (por tanto, 0 es la pulsacin de corte).C1 1n R1 Vi 1k R2 + + 1k C2 1n _ TL084 ' Vo
Figura 23. Filtro paso-bajo de 2 orden Sallen-Key
En cualquier caso, no se recomienda el empleo de valores altos para el factor de calidad Q. Recordar que el comportamiento asinttico de cada a 40 dB/dcada para el mdulo de la funcin de transferencia del filtro en alta frecuencia ( >> 0) se mantiene con independencia de aqul. Para el filtro paso-bajo mostrado en la Figura 23 se presenta en 6.6.2 un mtodo de clculo para los valores de los componentes en funcin de los valores requeridos para 0 y Q. Dicho mtodo puede simplificarse para valores concretos de Q. Para TODOS17 los filtros diseados deber dibujar el Diagrama de Bode18 correspondiente y superponer sobre l la respuesta en frecuencia (mdulo y fase) medida en el Laboratorio. Adems, seale con marcas sobre las curvas los puntos donde ha realizado las medidas (consulte el Apartado 6.6.3 para ms informacin). 6.4.2 Filtro paso-alto para eliminar componentes de baja frecuencia De manera similar, muchos canales de comunicacin analgicos no transmiten niveles de continua o componentes de baja frecuencia. Por ello, incluiremos un filtro que elimine todas las frecuencias presentes por debajo de la portadora inferior (ver Figura 11).
17
Se refiere este requerimiento a los Apartados 6.4.1, 6.4.2 y 6.5.1, como tambin a cualquier filtro adicional que sea diseado, por ejemplo en el contexto de alguna mejora. 18 Recuerde que un Diagrama de Bode no es la curva de transferencia medida, ni tampoco el resultado obtenido de una simulacin por ordenador (por ejemplo empleando SPICE), sino un diagrama asinttico de la funcin de transferencia en mdulo y fase del filtro diseado.
24
Para disear un filtro paso-alto, una posibilidad es partir del paso-bajo equivalente y aplicar la transformacin RC-CR descrita en [3], aunque tambin pueden plantearse directamente las expresiones matemticas pertinentes desde la configuracin circuital paso-alto. 6.4.3 Conmutador para apertura de la lnea De manera similar al selector de portadora (Apartado 6.3), este bloque puede implementarse con un multiplexor analgico (4053 por ejemplo). La idea es dejar la lnea a masa cuando no se est transmitiendo. La unidad de control del emisor se encargar de actuar sobre el conmutador de forma conveniente mediante el bit de control para la apertura de la lnea (Apartado 5.7). A modo de referencia, la Figura 24 muestra el aspecto que debe tener una palabra binaria modulada en FSK a la salida del emisor cuando se transmite la secuencia 0101011.
2 1 0 -1 -2 0 1 2 3 4 5 6 Tiempo (ms ) 7 8 9 10 11
Figura 24. Transmisin de una palabra binaria modulada en FSK
6.5
DETECTORES DE PORTADORAS DEL RECEPTORPara realizar la deteccin de las portadoras es necesario construir dos circuitos similares que funcionarn en paralelo, y cuyo esquema general se presenta en la Figura 25 (repeticin de la Figura 13 por conveniencia).
Seal FSK
Filtro de seleccin
Detector de seal
ComparadorSeal digital
Figura 25. Diagrama de bloques de uno de los detectores de portadora
6.5.1
Filtro de seleccin Cada cadena dispondr de un filtro diferente, paso-bajo para la portadora inferior y paso-alto para la superior. Su diseo se realizar de forma similar a los filtros del transmisor, de acuerdo a las indicaciones realizadas en el ejemplo del Apartado 4.3. Deber determinar y justificar los valores empleados para las frecuencias de corte.
6.5.2
Detector de seal Lo que pretende este mdulo es sencillamente determinar la presencia de seal en un intervalo de bit. Para ello, lo ms eficaz es realizar una medida de energa, puesto que slo la ausencia de seal proporcionar un valor nulo, en tanto que seales de gran amplitud, pero que contienen escasa energa, como el ruido impulsivo, no provocarn falsas detecciones.
25
Como sabemos, la potencia instantnea desarrollada por una seal sobre una carga resistiva es proporcional al cuadrado de su tensin (tambin corriente). Si lo que deseamos es la energa en el intervalo de bit T, ser preciso aadir una integracin:
T
v
2
(t ) dt
Para evitar el clculo del cuadrado (algo complejo), lo podemos sustituir por una rectificacin, que es igual al valor absoluto en el caso de onda completa y lo aproxima si es de media onda [5]. La integracin se consigue mediante un filtrado paso-bajo con frecuencia de corte (o constante de tiempo) adecuada, tal como se describi en el Apartado 4.3 (Figura 16). As pues, para medir la energa de la seal podemos emplear un esquema simple como el de la Figura 26, que consiste en un rectificador de media onda de precisin19 [5] seguido de un filtro paso-bajo de primer orden. El diodo puede ser uno tpico de seal, por ejemplo el 1N4148. R1 fija a masa la tensin de entrada del filtro cuando el diodo se corta. Su valor no debe ser muy pequeo (>1 K) para no cargar en exceso la salida del operacional. Por otro lado, el condensador, junto a las resistencias, determinan la longitud de la integracin (constante de tiempo del filtro).
TL084 Vi + +
Figura 26. Circuito para la estimacin de la energa de la seal en un intervalo de bit
Analice el funcionamiento del circuito de la Figura 26 y calcule los valores de los componentes de modo que su funcionamiento resulte adecuado para nuestra aplicacin. Procure que las constantes de tiempo del filtro paso-bajo sean similares para los dos estados del diodo (conduccin o no)20. 6.5.3 Comparador Una vez obtenida la energa de la seal en cada intervalo de bit y para cada portadora, se trata de averiguar si sobrepasa un umbral para decidir su presencia. Para ello, basta con emplear un circuito comparador, basado por ejemplo en el integrado LM311 o en un amplificador operacional en lazo abierto. Los umbrales de comparacin se determinan segn los criterios comentados en el Apartado 4.3, donde tambin se sugiere la posibilidad de evitarlos empleando un solo comparador entre las dos ramas de deteccin. Para facilitar el ajuste final pueden establecerse los umbrales mediante resistencias ajustables.
6.66.6.1
CONSIDERACIONES FINALESSistema de alimentacin Forma parte de la infraestructura bsica de cualquier equipo electrnico y, aunque es a veces olvidado porque no se encarga del trabajo til propiamente dicho (el filtrado, procesado, etc.), suLa ventaja de este rectificador frente a uno convencional (diodo+resistencia) es que se comporta de forma ideal, recortando la seal por debajo de tensin nula, en lugar de los 0.6 V del umbral del diodo. 20 Otra forma de expresar esta aproximacin sera decir que R1 sea despreciable frente a R2 en el clculo de las constantes de tiempo del filtro paso-bajo.19
_ ' R1
-
R2 Vo 1k C 1k 1n
26
diseo afecta de manera crtica al resto del sistema. Esto es especialmente cierto en la actualidad, ya que muchos circuitos integrados precisan de varias tensiones distintas de alimentacin21 con elevados requerimientos de corriente, lo que obliga a disponer complejos convertidores DC-DC dentro de las propias placas. En nuestro sistema necesitaremos una alimentacin simtrica para la parte analgica (5V, 12V u otro valor apropiado 22) y otra de 5V para la digital. Es recomendable separar las alimentaciones de ambas partes, empleando diferentes salidas de la fuente del Laboratorio. Deber filtrar adecuadamente las alimentaciones (las globales y la de cada integrado23). Si no hace caso de esta recomendacin, es seguro que encontrar multitud de problemas de ruido en su sistema, lo cual ser especialmente problemtico cuando integre el subsistema analgico con el digital. Al planificar la estrategia de alimentacin tenga especial cuidado con los subsistemas que realizan mayores consumos de corriente (como los generadores de relojes), ya que son susceptibles de introducir ruido en otros ms sensibles (principalmente la parte analgica). Emplee preferiblemente topologas en estrella, tomando las conexiones de masa y alimentacin directamente desde la fuente de alimentacin. Un buen filtrado para la alimentacin de cualquier sistema electrnico podra constar de los condensadores que se indican a continuacin conectados en paralelo entre positivo y masa. En el caso de utilizar alimentacin simtrica, es necesario filtrar tambin la tensin negativa: Electroltico de 470 F, para asegurar baja impedancia a bajas frecuencias24. Plstico de 100 nF, para asegurar baja impedancia a frecuencias medias. Cermico de 100 pF, para asegurar baja impedancia en alta frecuencia.
Preste mucha atencin a la polaridad de los condensadores electrolticos (tambin los de tntalo). En la electrnica de baja potencia es una de las causas principales de accidente.25 Consulte el apartado correspondiente de [6] para conseguir ms detalles sobre este tema. 6.6.2 Diseo de un filtro paso-bajo de 2 orden Sallen-Key El filtro de 2 orden representado en la Figura 23 puede tambin dibujarse como en la siguiente Figura 27, donde se etiquetan los valores de las resistencias y condensadores necesarios a partir de dos magnitudes R y C y dos mltiplos m y n. Recordemos de nuevo la expresin general para la ganancia de un filtro paso-bajo de 2 orden:
AV =
Avm s s + +1 2 0 0Q2
Por ejemplo, 3.3V para realizar interfaz con otros circuitos integrados, junto a otra tensin inferior para el ncleo interno de proceso, de modo que pueda reducirse el consumo total. 22 Valores mayores nos proporcionan mayor margen dinmico, pero hay que prestar atencin a los mximos permitidos para la alimentacin de los circuitos empleados (consultar las hojas de caractersticas). 23 Especialmente los circuitos integrados que realizan consumos de corriente elevados en tiempos cortos, como sucede con los digitales (o todos los que efectan conmutaciones). Situ un condensador de 100nF en paralelo con los terminales de alimentacion del integrado, tan cerca del mismo como sea posible. 24 No se trata en este caso de reducir el rizado de los rectificadores de la tensin de red, sino de absorber las variaciones de consumo de los sistemas alimentados, por lo que no necesitamos una capacidad tan grande como en el caso de la propia fuente de alimentacin. 25 Otra causa tpica es el empleo del soldador de estao. Tenga precaucin si lo emplea.
21
27
nC 1n mR Vi 1k R + + 1k C 1n _ TL084 ' Vo
Figura 27. Filtro paso-bajo de 2 orden Sallen-Key
Como inmediatamente se observa en la Figura 27, debido a la realimentacin negativa directa (sin divisor resistivo alguno), el valor de la ganancia a frecuencias bajas para el esquema propuesto es la unidad (Avm = 1). Por otro lado, los dos restantes parmetros de la funcin de transferencia pueden calcularse a partir de los componentes del circuito mediante las expresiones:
f0 =donde, claro est, 0 = 2f0.
1 2 mn RC
Q=
mn m +1
Sin embargo, el problema prctico suele ser el inverso, es decir, partiendo de la frecuencia f0 (que no necesariamente es la frecuencia de corte del filtro) y del factor de calidad Q, determinar los componentes ms idneos. Segn se describe en [4] (Apartado 3.6)26, el procedimiento de diseo para este tipo de filtros puede seguir los siguientes pasos: 1. Escoger arbitrariamente un valor de R* entre 10 y 100 K. 2. Calcular C* = 1/4Qf0R*. 3. Calcular n* = 4Q2. 4. Escoger valores comerciales para C y nC de modo que C C* y n n*. 5. Calcular k = n/Q22 y: m = 6. Calcular: R =
k + k2 4 . 2
1 . 2 mn f 0C
7. Escoger valores comerciales prximos a R y mR. 8. Recalcular f0 y Q para comprobar la adecuacin de los resultados obtenidos.
26
Hay que resaltar que el procedimiento de diseo que se indica aqu ha sido eliminado en el captulo correspondiente (Apartado 3.5) de la 3 edicin del Sergio Franco [5].
28
Si los resultados no son totalmente satisfactorios, puede repetirse el procedimiento modificando la eleccin del primer valor de R*. En cualquier caso, una vez montado el filtro, es necesario medir sus caractersticas en el Laboratorio para garantizar que funciona como estaba previsto. Como puede comprobarse fcilmente, la clsica respuesta en frecuencia de Butterworth (que tambin se conoce como mximamente plana por su proximidad a la ideal), en la que Q = 1/2, se realiza con el esquema de Sallen-Key empleando los valores m = 1 y n = 2. En este caso, f0 s que es la frecuencia de corte a 3 dB. De igual modo, el procedimiento anterior podr simplificarse para otros valores especficos del factor de calidad, como el caso Q = 1/2. Para facilitar la eleccin de valores comerciales en las resistencias, a continuacin se muestran los valores disponibles en dos series clsicas, la E24 (5%) y la E12 (10%): 10 11 12 13 15 16 18 20 22 24 27 30 33 36 39 43 47 51 56 62 68 75 82 91 6.6.3 Medida de los filtros Incluimos aqu algunas consideraciones sobre la medida de filtros en el Laboratorio: Recuerde que es necesario medir mdulo y fase de las funciones de transferencia. Tenga en cuenta que los resultados se representarn con el eje de frecuencia en escala logartmica, de modo que comience realizando una medida por cada dcada dentro del ancho de banda de inters. Refine aadiendo medidas adicionales a las dcadas si lo considera necesario. Incluya tambin medidas adicionales en aquellos lugares de especial relevancia, como son las transiciones de la banda de paso a la de corte o las inmediaciones de los picos de resonancia, si los hubiera. Las medidas adicionales se introducen tambin en forma logartmica. As, despus de medir por dcadas (10) se puede refinar alguna de ellas por octavas (2), o seguir reduciendo el factor si es necesario. Para realizar medidas precisas del mdulo de las funciones de transferencia no debe suponer que la amplitud del generador de funciones se mantiene al variar la frecuencia. Mejor ser medir para cada frecuencia las amplitudes a la entrada y salida del filtro. Atencin tambin a los efectos de carga de las impedancias terminales: las medidas del generador de funciones en circuito abierto no coinciden necesariamente con las obtenidas al conectar la entrada del filtro a caracterizar, ya que la impedancia del generador no es nula. Adems, los efectos de carga pueden modificar los parmetros del filtro (frecuencia de corte y factor de calidad), falseando las medidas (ver Apartado 8.5). De forma similar, las medidas de fase son siempre relativas, es decir, fase de la seal de salida en relacin con la de entrada, para cada frecuencia. No se olvide de contrastar las medidas con las previsiones tericas, para lo cual es muy ilustrativo superponerlas a los Diagramas de Bode previamente elaborados. Adems, seale con marcas sobre las curvas los puntos donde ha realizado las medidas. Para filtros paso-bajo de 2 orden, como se aprecia en la expresin general escrita ms arriba, se verifica que AV(0) = Avm y AV(f0) = jAvmQ. Por tanto, para determinar de forma rpida el valor de f0, basta con buscar aquella frecuencia que provoca un desfase de 90 en la seal. Si adems se mide el mdulo de la ganancia a esa frecuencia y tambin en baja frecuencia, el factor de calidad puede calcularse como Q = |AV(f0)|/|AV(0)|. Consideraciones similares pueden deducirse para otros tipos de filtros.
29
6.6.4
Otras consideraciones Insistimos: recuerde que es obligatorio incluir en la memoria el anlisis terico de todos los sistemas implementados y los clculos numricos correspondientes. Insistimos: razone sobre los resultados de las medidas y analice las discrepancias con el anlisis terico. Justifique las aproximaciones. Insistimos: recuerde que debe seleccionar valores comerciales para los componentes utilizados y recalcular las caractersticas del circuito. Insistimos: prediga el comportamiento de cada filtro, preparando su Diagrama de Bode (mdulo y fase), ANTES DE MEDIR SOBRE EL CIRCUITO. Esto es vlido tambin para cualquier otra medida que efecte. Tenga siempre en cuenta los efectos de carga entre etapas. Es habitual disear considerando a la entrada generadores ideales y olvidando las cargas de salida, con lo que los circuitos no funcionan al integrarlos en un sistema real.
7
Desarrollo recomendadoEste apartado constituye una gua para la realizacin de la Prctica, si bien la planificacin real puede diferir puesto que es difcil tener en cuenta todos los contratiempos posibles. Sirva de ayuda para que cada grupo pueda organizar el tiempo de acuerdo a su situacin particular. Considere que un retraso con relacin a la planificacin puede ser indicativo de que tendr algn problema para terminar con holgura, pero un adelanto no quiere decir que sobre el tiempo. No es posible determinar cundo surgirn imprevistos. Aproveche siempre todo el tiempo que tenga disponible en el Laboratorio y contine con las actividades de la semana siguiente si acaba las de la actual con antelacin. Tenga en cuenta que la Semana 11 queda aislada despus de Navidad y justo antes de los exmenes. Considere dejarla para reanimar el montaje tras las vacaciones y procure terminar la integracin y verificacin completa de la Prctica en la Semana 10. Se han planificado dos hitos concretos que, si bien no son de obligado cumplimiento, pretenden servir de gua para abordar por etapas la construccin del sistema. En este sentido, piense que, si no logra el HITO 1 (verificacin del enlace completo en digital) podr avanzar en el montaje del subsistema analgico, pero finalmente ser conveniente que lo aborde si quiere alcanzar con xito el HITO 2 (verificacin del enlace completo incluyendo FSK), puesto que ste incluye una mayor cantidad de elementos y, por tanto, mucha ms complejidad. Para la depuracin del sistema sea creativo. Por ejemplo, realice la verificacin del subsistema analgico empleando una seal cuadrada de 1 KHz procedente del generador de funciones en lugar del propio transmisor digital del montaje. Debido a la periodicidad de aquella seal, esto le permitir emplear ms fcilmente el osciloscopio para comprobar las formas de onda y ajustar constantes de tiempo y umbrales. Cuando logre un funcionamiento correcto, cambie al transmisor y verifique de nuevo con el osciloscopio en modo single (captura). Desde el comienzo, realice todas las tareas sobre el prototipo con el mximo cuidado. Por ejemplo, montaje de la alimentacin, emplazamiento de los componentes, pelado y conexin de los cables, etc. Aunque al principio parezca que todo es manejable, a medida que el montaje crece perder el control sobre el mismo si empiezan a aparecer incertidumbres en la fiabilidad de las conexiones, falta de espacio para nuevos circuitos, amontonamiento de componentes que dificultan el empleo de las sondas del osciloscopio, etc.
30
7.1
SEMANA 1 Familiarizacin con el Laboratorio Iniciacin al empleo del osciloscopio Preparacin de la infraestructura de alimentacin Unidad de entrada con pulsador y circuito antirrebotes Oscilador para el reloj de transmisin
7.2
SEMANA 2 Circuitos de inicializacin (ver 5.12.1) Microinterruptores para seleccin de comando y parmetro Registro de desplazamiento del transmisor serie Control del emisor (incluyendo seal para apertura de la lnea) OBJETIVO: verificacin del funcionamiento del emisor (Figura 18)
7.3
SEMANA 3 Display con conversor BCD a 7 segmentos para visualizar el parmetro recibido LEDs para visualizar el comando recibido (junto a sus buffers asociados) LED de recepcin con monoestable Registro de desplazamiento del receptor serie OBJETIVO: verificacin de la unidad de visualizacin del receptor (Apartado 5.4)
7.4
SEMANA 4 Oscilador del reloj de recepcin Contador y condicin de detencin Sistema detector de sincronismo completo OBJETIVO: verificacin del emisor-receptor digital con relojes independientes (HITO 1)
7.5
SEMANA 5 Osciladores para la generacin de las portadoras Selector de portadora del emisor Conmutador para apertura de la lnea Integracin con el subsistema digital del emisor OBJETIVO: verificacin preliminar del emisor (Figura 9 y Figura 10)
7.6
SEMANA 6 Filtros paso-alto y paso-bajo del emisor (en cascada) OBJETIVO: verificacin final del emisor completo (Figura 12)
7.7
SEMANA 7 Filtros paso-alto y paso-bajo del receptor (en paralelo) OBJETIVO: verificacin de la separacin de portadoras (Figura 14 y Figura 15)
31
7.8
SEMANA 8 Detectores de seal (ajuste de las constantes de tiempo) Comparadores de umbral (ajuste de los umbrales) OBJETIVO: verificacin de las formas de onda en recepcin (Figura 17)
7.9
SEMANA 9 Selector de portadora del receptor Integracin de subsistemas analgico y digital OBJETIVO: verificacin del emisor-receptor completo (HITO 2)
7.10 SEMANA 10 Implementacin de mejoras opcionales OBJETIVO: finalizacion de la Prctica Bsica y mejoras
7.11 SEMANA 11 OBJETIVO: preparacin del examen
88.1
RecomendacionesSELECCIN DE LA TECNOLOGA DIGITALNo hay restricciones en cuanto al tipo de tecnologa a usar, dado que no estamos en el caso de una aplicacin con imposiciones en cuanto a consumo o velocidad. Recomendamos en general el uso de las familias CMOS (HC y HCT), pero pueden usarse si se prefiere integrados de tecnologa TTL (estndar, LS ALS). En la mayor parte de los casos encontrar integrados directamente sustituibles en cualquiera de esas familias, pero deber prestar atencin a los posibles problemas de interconexin entre ellas (niveles de tensin y corriente, fundamentalmente), as como a sus diferentes prestaciones y sus distintos requisitos de consumo (aunque stos no sern parmetros crticos en nuestro caso). Consulte [6] y las recomendaciones de los fabricantes.
8.2
MATERIAL NECESARIOEl prototipo del montaje puede realizarse en placas de insercin, circuito impreso con soldadura, o usando wire-wrapping. Caso de optar por el circuito impreso, procure utilizar zcalos para facilitar el cambio de integrados. Si utiliza wire-wrapping, necesitar hilo, zcalos, placas y herramientas especficas. Finalmente, para el primer caso, asegrese de que la placa de insercin est en buenas condiciones y sus contactos son correctos (abrindola por detrs), ya que suelen ser frecuente causa de problemas. Se recomienda utilizar cable rgido de diferentes colores para diferenciar mejor las conexiones, as como etiquetas adhesivas de pequeo tamao para destacar los cables utilizados para las seales ms importantes.
8.3
APROVECHAMIENTO DEL LABORATORIOEl Laboratorio, y por tanto el equipamiento del mismo, es un recurso limitado. Intente en lo posible hacer un aprovechamiento ptimo del mismo, empezando a trabajar desde el primer da.
32
Hay tareas que puede realizar fuera del Laboratorio, como por ejemplo: El diseo sobre papel y el clculo de los componentes necesarios El anlisis terico y el reclculo con valores comerciales El montaje fsico de los integrados, su interconexin y su verificacin
Dentro del Laboratorio: Medir el comportamiento de los circuitos Investigar los fallos de funcionamiento Corregir sobre papel y sobre el montaje cuando sea necesario
No olvide tener siempre una versin actualizada de los esquemticos en papel, de otro modo perder el control sobre su montaje. Si no sigue estas recomendaciones y desaprovecha el tiempo de estancia en el Laboratorio, puede que tenga problemas para acabar la Prctica propuesta.
8.4
DISEO VERSTILEn la implementacin de circuitos electrnicos en general es conveniente hacer un esfuerzo para preparar mecanismos que faciliten la prueba de los mismo