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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26
SKILL
*1 *1,*2 *1 *1
2014 5 26
02
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26 SKILL
9
9 RDAC
LSI とシステムのワークショップ 2014
2014 年 5 月 26 日〜 28 日 PG-2-1
PG-2
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.
•1
•
6 16 90nm65nm 45nm 28nm
RDAC CDAC
2014/5/26 SKILL
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26 SKILL
F
F
F
E. Malavasi, E. Charbon, E. Felt, and A. Sangiovanni-Vincentelli, “Auto of IC Layout with Analog Constraints” IEEE Trans. Computer-Aided Design, vol. 15, pp. 923-942, Aug. 1996.
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2014 年 5 月 26 日〜 28 日 PG-2-2
PG-2
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26 SKILL
Skill
Skill
CADENCE
geGetCellViewWindow
geAddHilightPath
dbOpenCellViewByTypedbCreateInstdbCreateParamInstdbCreatePathdbCreateRectdbClose
cellviewsymbol,schematic,layout
dbDumpCell6 dbCreateCell6
DC_TEG.il,AC_TEG.il
DC_TEG TEG
5
Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26 SKILL
rect (( x1 y1) ( x2 y2))label ( x y) stick 1.0 path (( x1 y1) ( x2 y2))cell ( x y) pcell ( x y) row columnpcell ( x y)
SKILLRECT dbCreateRectPATH dbCreatePathCELL dbCreateInstPCELL dbCreateParamInstLABEL dbCreateLabel
SKILLprocedure( ( )
prog(( ) )for( i 1 2 )if( then 1 else 2)list( 1 2)
1: 2cv = dbOpenCellViewByType (libnamecellname viewname "" “r")dbClose(cv)
CADENCE
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2014 年 5 月 26 日〜 28 日 PG-2-3
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26 SKILL
L
SPICE
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SKILLDRC
DRC
Finger 4LOGIC DFF
Source Via
LVS pinTOP
2014/5/26 SKILL
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2014 年 5 月 26 日〜 28 日 PG-2-4
PG-2
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.
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2014/5/26 SKILL
RDAC
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.
9
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R-2R =26=8 8=64
1 15
D/FF D/FF1 15
LOGIC1 15
D/FF1 15
D/FF1 15
D/FF1 15
D/FF1 4
LOGIC1 15
LOGIC1 15
LOGIC1 15
LOGIC1 4
AND-OR AND-OR AND-OR AND-OR AND-OR
1 15 1 15 1 15 1 15
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2014 年 5 月 26 日〜 28 日 PG-2-5
PG-2
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.
9 RDAC
2014/5/26 SKILL
LOGIC DFF
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26 SKILL
load "LOGIC_common.il"
procedure(LOGICpn01(libname cellname Lmin Wn Wp)prog(()
LOGICpn01_sch(libname cellname "schematic" Lmin Wn Wp)LOGICpn01_lay(libname cellname "layout" Lmin Wn Wp)LOGICpn01_sym(libname cellname "symbol")
))
“LOGIC_common.il“LOGIC_sch_base LOGIC_lay_base
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2014 年 5 月 26 日〜 28 日 PG-2-6
PG-2
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26 SKILL
procedure(LOGICpn01_sch(libname cellname viewname Lmin Wn Wp)prog((cv)
cv = dbOpenCellViewByType(libname cellname viewname "" "w")
LOGIC_sch_base(cv Lmin Wn Wp)LOGICpn01_sch_wire(cv)
dbSave(cv) dbClose(cv))
)
procedure(LOGICpn01_lay(libname cellname viewname Lmin Wn Wp) prog((cv width inout width_inout)
cv = dbOpenCellViewByType(libname cellname viewname "" "w")
width= LOGIC_lay_base(cv Lmin Wn Wp)inout= LOGICpn01_lay_wire(cv Lmin Wn Wp)width_inout=append(width inout)
dbSave(cv) dbClose(cv)return(width_inout)
))
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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.2014/5/26 SKILL
LVSLVS
9 RDAC(20131113TapeOut)
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SAR ADC
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DCO
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PG-2
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RDACLOGIC DFF
DRC LVS
RDACSAR ADC DCO
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SKILLSKILL
JEDAT
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