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SMPTE UHD-SDI Transmitter Subsystem v1.0
LogiCORE IP 製品ガイド
Vivado Design Suite
PG289 2017 年 10 月 4 日
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SMPTE UHD‐SDI TX v1.0 2PG289 2017 年 10 月 4 日 japan.xilinx.com
目次
IP の概要
第 1章: 概要はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5サブ コアの詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6アプリ ケーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7サポート されていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7ラ イセンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
第 2章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8リ ソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
第 3章: コアを使用するデザイン一般的なデザイン ガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21ク ロ ッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22リセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
第 4章: デザイン フローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24[Configuration] タブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26シ ミ ュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27合成およびインプリ メンテーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
第 5章: サンプル デザイン
付録 A: 検証、 互換性、 相互運用性ハードウェア テス ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
付録 B: 移行およびアップグレードVivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
付録 C: デバッグザイ リ ンクス ウェブサイ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31デバッグ ツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32ハードウェア デバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=2
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SMPTE UHD‐SDI TX v1.0 3PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 D: その他のリソースおよび法的通知ザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36Xilinx Documentation Navigator およびデザイン ハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=3
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SMPTE UHD‐SDI TX v1.0 4PG289 2017 年 10 月 4 日 japan.xilinx.com Production 製品仕様
はじめにSMPTE (Society of Motion Picture and Television Engineers) UHD-SDI Transmitter Subsystem は、 一連の SDI (Serial Digital Interface) 規格に準拠した SDI 送信インターフェイスをインプリ メン ト します。 このサブシステムは AXI4-Stream ビデオ インターフェイスからビデオを受信し、 ネイティブ ビデオ ス ト リームを出力します。 最上位パラ メーターを選択するだけで下位のパラ メーターのほとんどが自動的に設定されます。 AXI4-Stream ビデオ インターフェイスによ り、 その他の AXI4-Stream ベース サブシステムと もシームレスに接続できます。
機能
• 2 ピクセルのサンプルをサポート
• 10 ビッ ト カラー コンポーネン ト
• YUV 4:2:2 色空間をサポート
• AXI4-Lite インターフェイス経由でレジスタにアクセスしてサブシステムの各種オプシ ョ ンを設定
• 準拠する規格
° SMPTE ST 259: SD-SDI (270Mb/s)
° SMPTE ST 292: HD-SDI (1.485Gb/s および 1.485/1.001Gb/s)
° SMPTE ST 372: デュアル リ ンク HD-SDI
° SMPTE ST 424: 3G-SDI (任意の ST 425-x マッピングによる 2.97Gb/s および 2.97/1.001Gb/s のデータ )
° SMPTE ST 2081-1: 6G-SDI (任意の ST 2081-x マッピングによる 5.94Gb/s および 5.94/1.001Gb/s のデータ )
° SMPTE ST 2082-1: 12G-SDI (任意の ST 2082-x マッピングによる 11.88Gb/s および 11.88/1.001Gb/s のデータ )
° デュアル リ ンクおよびクワッ ド リ ンク 6G-SDI および 12G-SDI は、 2 つまたは 4 つの UHD-SDI Transmitter Subsystem をインスタンシエートすることでサポート
° SMPTE ST 352: ペイロード ID パケッ ト を完全サポート
IP の概要
この LogiCORE IP について
コアの概要
サポート される
デバイス ファ ミ リ (1)
UltraScale+™ ファ ミ リ (GTHE4)Zynq® UltraScale+ MPSoC (GTHE4)
サポート される
ユーザー インターフェイス
AXI4-Lite、 AXI4-Stream
リ ソースPerformance and Resource Utilization
(ウェブ ページ)
コアに含まれるもの
デザイン ファイル RTL
サンプル デザイン Verilog
テス トベンチ なし
制約ファイル XDC
シ ミ ュレーシ ョ ン モデル
なし
サポート される ソフ ト ウェア ド ラ イバー (2)
スタンドアロンおよび Linux
テスト済みデザイン フロー (3)
デザイン入力 Vivado® Design Suite
シ ミ ュレーシ ョ ン
サポート されるシ ミ ュレータについては、
『Vivado Design Suite ユーザー ガイ ド :リ リース ノート、 インス トールおよび
ライセンス』 を参照
合成 Vivado 合成
サポート
japan.xilinx.com/support で提供
注記:1. サポート されているデバイスの一覧は、 Vivado IP カタログを参照して ください。
2. スタンドアロン ド ライバーの詳細は、 SDK ディ レク ト リ (/doc/usenglish/xilinx_drivers.htm) を参照して ください。 Linux OS およびド ライバー サポートの情報は、 //wiki.xilinx.com を参照して ください。
3. サポート されているツールのバージ ョ ンは、 『Vivado Design Suite ユーザー ガイ ド : リ リース ノート、 インス トールおよびライセンス』 を参照してください。
https://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/supporthttp://wiki.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=4
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SMPTE UHD‐SDI TX v1.0 5PG289 2017 年 10 月 4 日 japan.xilinx.com
第 1章
概要
はじめに
SMPTE UHD-SDI Transmitter Subsystem を使用する と、 SMPTE SDI プロ ト コルに基づいたシステムを簡単に作成できます。 このサブシステムは、 ザイ リ ンクスの ト ランシーバーを物理層と して使用し、 AXI4 ビデオ ス ト リームを受信してネイティブ SDI ス ト リームを出力します。 サブシステムの構築に必要なハードウェア ブロ ッ クは、 最上位のカスタマイズ パラ メーターで選択します。 図 1-1 にサブシステムのアーキテクチャを示します。
このサブシステムは次のサブ コアで構成されます。
• AXI4-Stream to Video Out
• Video to SDI TX Bridge
• SMPTE UHD-SDI TX
• Video Timing Controller
• AXI Crossbar
X-Ref Target - Figure 1-1
図 1‐1: TX サブシステムのアーキテクチャ
Axi-4 Streamto Video OutAxi-4 Stream to Video Out
Video toSDI TXBridge
Video to SDI TX Bridge
SMPTE UHD-SDI TX
SMPTE UHD-SDI TX SDI GT
PHYSDI GT
PHY
UHD-SDI TX Subsystem
AXI CrossbarAXI Crossbar
Video InterfaceAXI-4 Stream
Native Video Interface
Native SDI Interface
AXI-4 Lite Interface
Video Timing Controller
Video Timing Controller
video_in_clk
sdi_tx_clk
s_axi_aclk
sdi_tx_irq
vtc_irq
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=5
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SMPTE UHD‐SDI TX v1.0 6PG289 2017 年 10 月 4 日 japan.xilinx.com
第 1 章:概要
サブ コアの詳細
AXI4‐Stream to Video OutAXI4-Stream to Video Out コアは、 ビデオ プロ ト コルをインプリ メン ト した AXI4-Stream インターフェイスからビデオ ソース (並列ビデオ データ、 ビデオ同期、 およびブランク ) へのインターフェイス と して機能します。 このコアは、 ザイ リ ンクス Video Timing Controller (VTC) コアと協調して動作します。 詳細は、 『AXI4-Stream to Video Out 製品ガイ ド』 (PG044) [参照 9] を参照して ください。
Video to SDI TX BridgeLogiCORE IP Video to SDI TX Bridge は、 AXI4-Stream to Video Out コアのビデオ出力を SMPTE SDI TX コアの SDI トランス ミ ッ ター入力に接続します。 このコアには、 明示的な同期信号を持つビデオ データを入力します。 このコアからは、同期信号を含む 1 ~ 8 つの 10 ビッ ト データ ス ト リームを使用する SDI 仮想インターフェイスが出力されます。
図 1-2 に、 ブリ ッジの最上位アーキテクチャを示します。
このコアは、 同期パケッ ト を SDI データ ス ト リームに含めます。 また、 ライン番号を生成してそれを SDI データ スト リームに含めます。 SD-SDI、 HD-SDI、 3G-SDI レベル A/3G-SDI レベル B、 6G-SDI および 12G-SDI モードをサポート しています。 また、 10bpc (bits per component) の YCbCr データ フォーマッ ト もサポート しています。 SDI-SDI および 3G-SDI レベル B モードでは、 必要なクロ ッ ク イネーブルを生成します。 また、 3G レベル B ではシーケンシャル ビデオ データをパラレル データに自動的に並べ替えます。 インターレースおよびプログレッシブ ライン規格をサポート しています。
X-Ref Target - Figure 1-2
図 1‐2: Video to SDI TX Bridge の最上位ブロック図
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=6
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SMPTE UHD‐SDI TX v1.0 7PG289 2017 年 10 月 4 日 japan.xilinx.com
第 1 章:概要
SMPTE UHD‐SDI TX SMPTE UHD-SDI TX コアは Video to SDI TX Bridge から多重化されていないネイティブ SDI データ ス ト リームを受信し、 1 つの多重化された SDI 10 ビッ ト データ ス ト リームを生成します。 詳細は、 『SMPTE UHD-SDI 製品ガイ ド』 (PG205) [参照 8] を参照してください。
Video Timing ControllerVideo Timing Controller コアはビデオ タイ ミ ングの生成に使用します。 AXI4-Stream to Video Out コアは、 このコアを使用してネイティブ ビデオ インターフェイス信号を生成します。詳細は、『Video Timing Controller LogiCORE IP 製品ガイ ド』 (PG016) [参照 10] を参照してください。
AXI Crossbarこのサブシステムでは、 AXI4-Lite 要求をアドレスに応じて適切なサブ コアに転送するために AXI Crossbar コアを使用します。 詳細は、 『AXI Interconnect LogiCORE IP 製品ガイ ド』 (PG059) [参照 14] を参照してください。
アプリケーシ ョ ン
• 業務用放送カメ ラ
• 業務用デジタル ビデオ レコーダー
• 業務用ビデオ処理装置
• 医療用画像処理
サポート されていない機能
• 16 ウェイ データ ス ト リーム インターリーブはサポート されません。
ライセンス
SMPTE UHD-SDI Transmitter Subsystem は、ザイ リ ンクス エンドユーザー ライセンス規約のも とザイ リ ンクス Vivado Design Suite を使用して追加コス ト なしで提供されています。 この IP およびその他のザイ リ ンクス LogiCORE IP に関する情報は、 ザイ リ ンクス IP コア ページから入手できます。 その他のザイ リ ンクス LogiCORE IP モジュールやツールの価格および提供状況については、 ザイ リ ンクス販売代理店にお問い合わせください。
https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=eulahttps://japan.xilinx.com/products/intellectual-property.htmlhttps://japan.xilinx.com/about/contact.htmlhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=7
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SMPTE UHD‐SDI TX v1.0 8PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2章
製品仕様
規格
このコアは次の SMPTE 規格をサポート しています。
• SMPTE ST 259: SD-SDI (270Mb/s)
• SMPTE RP 165: SD-SDI EDH
• SMPTE ST 292: HD-SDI (1.485Gb/s および 1.485/1.001Gb/s)
• SMPTE ST 372: デュアル リ ンク HD-SDI (2 つの UHD-SDI コアをインスタンシエートするこ とでサポート )
• SMPTE ST 424: 3G-SDI (任意の ST 425-x マッピングによる 2.97Gb/s および 2.97/1.001Gb/s のデータ )
• SMPTE ST 2081-1: 6G-SDI (任意の ST 2081-x マッピングによる 5.94Gb/s および 5.94/1.001Gb/s のデータ。 マルチリ ンク 6G-SDI を含む)
• SMPTE ST 2082-1: 12G-SDI (任意の ST 2082-x マッピングによる 11.88Gb/s および 11.88/1.001Gb/s のデータ。マルチリ ンク 12G-SDI を含む)
デュアル リ ンクおよびクワ ッ ド リ ンク 6G-SDI および 12G-SDI は、 2 つまたは 4 つの UHD-SDI コアをインスタンシエートするこ とでサポート
• SMPTE ST 352: ペイロード ID パケッ ト を完全サポート
性能
最大周波数
12G-SDI モードでは、 TX ク ロ ッ クの最大周波数は 297MHz です。 6G-SDI、 3G-SDI、 および SD-SDI モードでは、 TX ク ロ ッ クの最大周波数は 148.5MHz です。 HD-SDI モードでは、 TX ク ロ ッ クの最大周波数は 74.25MHz です。
リソース使用状況
リ ソース使用状況の詳細は、 Performance and Resource Utilization (ウェブ ページ) をご覧ください。
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=8
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SMPTE UHD‐SDI TX v1.0 9PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
ポートの説明
表 2-1 に、 SMPTE UHD-SDI TX Subsystem の I/O 信号の説明を示します。
表 2‐1:ポートの説明
信号 方向 説明
AXI4‐Lite インターフェイスの信号 ([Enable AxiLite Interface] をオンにした場合)
s_axi_aclk 入力 AXI4-Lite ク ロ ッ ク
s_axi_arstn 入力 AXI4-Lite リセッ ト 。 アクティブ Low
S_AXI_CTRL* AXI4-Lite インターフェイス。 定義は、 『Vivado Design Suite: AXI リ ファレンス ガイ ド』 (UG1037) [参照 13] を参照して ください。
Video‐Over‐AXIS インターフェイスの信号 ([Enable Vid‐Over‐AXI4S Interface] をオンにした場合)
video_in_clk 入力 ビデオ入力クロ ッ ク
video_in_arstn 入力 ビデオ入力のアクティブ Low リセッ ト
VIDEO_IN_tdata[63:0] 出力 YUV 4:2:2 ビデオ (10bpc) を伝送するためのビデオ入力データ (詳細は、 『AXI4-Stream to Video Out 製品ガイ ド』 (PG044) [参照 9] の「AXI4-Stream データ インターフェイスの信号の説明」 を参照)
VIDEO_IN_tlast 出力 AXI4-Stream TLAST 信号。 ライン終了
VIDEO_IN_tready 入力 AXI4-Stream TREADY 信号
VIDEO_IN_tuser 出力 AXI4-Stream TUSER 信号。 フレーム開始
VIDEO_IN_tvalid 出力 AXI4-Stream TVALID 信号。 アクティブ ビデオ データ イネーブル
fid 出力 フ ィールド ID
S_AXIS_STS_SB_TX インターフェイスの信号
S_AXIS_STS_SB_TX_tready 出力 コア Ready 信号
S_AXIS_STS_SB_TX_tvalid 入力 データ Valid 信号
S_AXIS_STS_SB_TX_tdata[31:0] 入力 ト ランシーバー ブロッ クからのサイ ドバンド信号情報
S_AXIS_TX インターフェイスの信号
sdi_TX_clk 入力 SMPTE SDI TX コア ク ロ ッ ク
sdi_TX_rstn 入力 アクティブ Low のリセッ ト
S_AXIS_TX_tready 出力 SMPTE SDI TX コア Ready 信号
S_AXIS_TX_tvalid 入力 データ Valid 信号
S_AXIS_TX_tdata[n-1:0] 入力 n は選択した SDI 規格によ り異なり ます。 6G-SDI および 12G-SDI: n=403G-SDI: n=20
S_AXIS_TX_tuser[31:0] 入力 TUSER 情報
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=9
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SMPTE UHD‐SDI TX v1.0 10PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
M_AXIS_CTRL_SB_TX インターフェイスの信号
M_AXIS_CTRL_SB_TX__tready 出力 コア Ready 信号
M_AXIS_CTRL_SB_TX_tvalid 入力 データ Valid 信号
M_AXIS_CTRL_SB_TX_tdata 入力 ト ランシーバー ブロッ クからのサイ ドバンド信号情報
割り込み信号
sdi_tx_irq 出力 SMPTE UHD-SDI TX コア割り込み
vtc_irq 出力 VTC コア割り込み
SMPTE UHD‐SDI TX コアの信号(1) ([Enable Vid‐Over‐AXI4S Interface] をオフにした場合)
sdi_tx_ctrl[31:0] 入力 ビッ ト 0: module_enable ビッ ト 1: 未使用 ビッ ト 3 ~ 2: 予約 ビッ ト 6 ~ 4: tx_mode: 000-HD、 001-SD、 010-3G、 100-6G、 101-12G ビッ ト 7: tx_m (tx_rate): 0 – 整数フレーム レート 1 – 分数フレーム レート (frame_rate/1.001) ビッ ト 10 ~ 8: tx_mux_pattern: 000-SD、 HD および 3G レベル A 001-3G レベル B 010-6G および 12G モードの 8 ス ト リーム インターリーブ 011-6G モードの 4 ス ト リーム インターリーブ ビッ ト 11: 予約 ビッ ト 12: tx_insert_crc ビッ ト 13: tx_insert_st352 ビッ ト 14: tx_overwrite_st352 ビッ ト 15: tx_st352_f2_en ビッ ト 16: tx_insert_sync_bit ビッ ト 17: tx_sd_bitrep_bypass ビッ ト 18: tx_use_anc_in ビッ ト 19: tx_insert_ln ビッ ト 20: tx_insert_edh ビッ ト 31 ~ 21: 予約
ST352_DATA_IN_tx_st352_data_ch0[31:0] 入力 チャネル 0 の ST 352 データ
ST352_DATA_IN_tx_st352_data_ch1[31:0] 入力 チャネル 1 の ST 352 データ
ST352_DATA_IN_tx_st352_data_ch2[31:0] 入力 チャネル 2 の ST 352 データ
ST352_DATA_IN_tx_st352_data_ch3[31:0] 入力 チャネル 3 の ST 352 データ
ST352_DATA_IN_tx_st352_line_f1 入力 ST 352 データを挿入する奇数ライン
ST352_DATA_IN_tx_st352_line_f2 入力 ST 352 データを挿入する偶数ライン
SDI_DS_IN_ds1[9:0] 入力 SDI データ ス ト リーム 1
SDI_DS_IN_ds2[9:0] 入力 SDI データ ス ト リーム 2
表 2‐1:ポートの説明 (続き)
信号 方向 説明
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SMPTE UHD‐SDI TX v1.0 11PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
レジスタ空間
このセクシ ョ ンでは、 SMPTE UHD-SDI TX Subsystem で利用可能なレジスタについて説明します。 アドレス マップは次の領域に分割されます。
• SMPTE UHD-SDI TX コア
• Video Timing Controller (VTC) コア
各 IP コアには 64K のアドレス空間が割り当てられます。 表 2-2 に、 SMPTE UHD-SDI TX コアと VTC コアのレジスタを有効にした場合のシステム ベース アドレスからのオフセッ ト アドレスの例を示します。
SDI_DS_IN_ds3[9:0] 入力 SDI データ ス ト リーム 3
SDI_DS_IN_ds4[9:0] 入力 SDI データ ス ト リーム 4
SDI_DS_IN_ds5[9:0] 入力 SDI データ ス ト リーム 5
SDI_DS_IN_ds6[9:0] 入力 SDI データ ス ト リーム 6
SDI_DS_IN_ds7[9:0] 入力 SDI データ ス ト リーム 7
SDI_DS_IN_ds8[9:0] 入力 SDI データ ス ト リーム 8
SDI_DS_IN_ln_num_1[10:0] ~ SDI_DS_IN_ln_num_4
入力 SDI データ ス ト リーム ライン番号
SDI_DS_IN_tx_ce 入力 クロ ッ ク イネーブル
SDI_DS_IN_tx_sd_ce 入力 SD-SDI モード ク ロ ッ ク イネーブル
sdi_tx_err[31:0] 出力 ビッ ト 0: tx_ce_align_err ビッ ト 31 ~ 1: 予約
注記:1. 信号の詳細は、 『SMPTE UHD-SDI 製品ガイ ド』 (PG205) [参照 8] の表 2-2 を参照してください。
表 2‐2:サブコアのアドレス オフセッ ト
IP コア オフセッ ト
SMPTE UHD-SDI TX 0x0_0000
VTC 0x1_0000
表 2‐1:ポートの説明 (続き)
信号 方向 説明
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SMPTE UHD‐SDI TX v1.0 12PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
SMPTE UHD‐SDI TX のレジスタSMPTE UHD-SDI TX のレジスタは、 Vivado IDE で [Enable AXI-Lite Interface] をオンにする と利用できます。
表 2-3 に、 UHD-SDI TX IP コアのレジスタ空間を示します。
重要: このメモ リ空間は、 AXI ワード (32 ビッ ト ) 境界にアラインする必要があ り ます。
エンディアンネス
レジスタはすべて リ トル エンディアン方式です (図 2-1)。
X-Ref Target - Figure 2-1
図 2‐1: 32 ビッ ト リ トル エンディアンの例
表 2‐3: UHD‐SDI TX IP コアのレジスタ空間
オフセッ ト 名前 幅 アクセス 説明
0x00 RST_CTRL 32 ビッ ト R/W IP コアのイネーブルおよびソフ ト リセッ ト制御
0x04 MODULE_CTRL 32 ビッ ト R/W モジュール制御レジスタ
0x08 予約 32 ビッ ト N/A N/A
0x0C GLBL_IER 32 ビッ ト R/W グローバル割り込みイネーブル レジスタ
0x10 ISR 32 ビッ ト R/W1C 割り込みステータス レジスタ
0x14 IER 32 ビッ ト R/W 割り込みイネーブル レジスタ
0x18 TX_ST352_LINE 32 ビッ ト R/W ST 352 パケッ ト挿入ライン番号
0x1C TX_ST352_DATA_DS1 32 ビッ ト R/W データ ス ト リーム 1 の ST 352 パケッ ト データ
0x20 TX_ST352_DATA_DS3 32 ビッ ト R/W データ ス ト リーム 3 の ST 352 パケッ ト データ
0x24 TX_ST352_DATA_DS5 32 ビッ ト R/W データ ス ト リーム 5 の ST 352 パケッ ト データ
0x28 TX_ST352_DATA_DS7 32 ビッ ト R/W データ ス ト リーム 7 の ST 352 パケッ ト データ
0x2C TX_ST352_DATA_DS9 32 ビッ ト R/W データ ス ト リーム 9 の ST 352 パケッ ト データ
0x30 TX_ST352_DATA_DS11 32 ビッ ト R/W データ ス ト リーム 11 の ST 352 パケッ ト データ
0x34 TX_ST352_DATA_DS13 32 ビッ ト R/W データ ス ト リーム 13 の ST 352 パケッ ト データ
0x38 TX_ST352_DATA_DS15 32 ビッ ト R/W データ ス ト リーム 15 の ST 352 パケッ ト データ
0x3C VERSION 32 ビッ ト RO バージ ョ ン レジスタ
0x40 SS_CONFIG 32 ビッ ト RO IP コア コンフ ィギュレーシ ョ ン
0x44 予約 32 ビッ ト N/A N/A
0x48 予約 32 ビッ ト N/A N/A
0x4C 予約 32 ビッ ト N/A N/A
0x50 予約 32 ビッ ト N/A N/A
0x54 予約 32 ビッ ト N/A N/A
0x58 予約 32 ビッ ト N/A N/A
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SMPTE UHD‐SDI TX v1.0 13PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
RST_CTRL レジスタコア制御レジスタ (オフセッ ト 0x00) は UHD-SDI TX IP コアの有効化/無効化、 およびコア動作中のソフ ト リセッ トに使用します。 表 2-4 に、 このレジスタの説明を示します。
0x5C 予約 32 ビッ ト N/A N/A
0x60 予約 32 ビッ ト N/A N/A
0x64 予約 32 ビッ ト N/A N/A
0x68 SDI_TX_BRIDGE_STS 32 ビッ ト RO SDI TX ブリ ッジ ステータス
0x6C AXI4S_VID_OUT_STS 32 ビッ ト R/W AXI4-Stream Video Out ステータス レジスタ
注記:1. 予約レジスタのビッ トはすべて読み出し専用で、 値は 0 です。2. レジスタへのアクセスはワード境界に揃っている必要があ り ます。 書き込みス ト ローブはサポート されません。 WSTRB は内部では使用しません。
3. AXI4-Lite インターフェイスの読み出しおよび書き込みアドレスは下位 7 ビッ ト (6:0) のみがデコード されます。 つま り、 アドレス 0x00 と 0x80 へのアクセスはどちら もアドレス 0x00 を読み出すこ とにな り ます。
4. この表に記載していないアドレスへの読み出しおよび書き込みを実行してもエラーは返されません。
表 2‐4: RST_CTRL レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:10 予約 RO 0 予約
9 AXI4S_VID_OUT_EN R/W 0 AXI4-Stream to Video Out コアのイネーブル ビッ ト
1 – AXI4-Stream to Video Out コアを有効にします。
0 – AXI4-Stream to Video Out コアを無効にします。
8 SDITX_BRIDGE_EN R/W 0 Video to SDI TX Bridge コアのイネーブル ビッ ト
1 – SDI TX Bridge を有効にします。0 – SDI TX Bridge を無効にします。
7:2 予約 RO 0 予約
1 SRST R/W 0 SDI TX IP コアのソフ ト リセッ トこのビッ トに 1 を書き込むと、SDI TX IP コアのすべてのレジスタがリセッ ト されます。
0 SDITX_SS_EN R/W 0 SDI TX IP コアのイネーブル ビッ ト1 – SDI TX IP コアを有効にします。0 – SDI TX IP コアを無効にします。
表 2‐3: UHD‐SDI TX IP コアのレジスタ空間 (続き)
オフセッ ト 名前 幅 アクセス 説明
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SMPTE UHD‐SDI TX v1.0 14PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
MODULE_CTRL レジスタモジュール制御レジスタ (オフセッ ト 0x04) は UHD-SDI TX IP コアの制御、および IP コアの機能モードの変更に使用します。 表 2-5 に、 このレジスタの説明を示します。
表 2‐5: MODULE_CTRL レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:21 予約 RO 0 予約
20 TX_INSERT_EDH R/W 0 High の場合、 SD-SDI モードで ト ランスミ ッ ターはすべてのフ ィールドに EDH パケッ ト を挿入します。
Low の場合は EDH パケッ トは挿入されません。 SD-SDI 以外のモードではこのビットは無視されます。
19 TX_INSERT_LN R/W 0 High の場合、 ト ランス ミ ッ ターは各ビデオ ラインの EAV の後、 すべてのアクティブ データ ス ト リームにライン番号を挿入します。 ライン番号は、 すべてのアクティブ データ ス ト リーム ペアの tx_line_chn 入力ポートで供給する必要があ り ます。
Low の場合はライン番号は挿入されません。 SD-SDI モードでは、 このビッ トは無視されます。
18 TX_USE_ANC_IN R/W 0 Low の場合、 ST 352 パケッ ト挿入ブロ ッ クからのデータ ス ト リームは内部で TX 出力に送られます。
High の場合、 TX 出力チャネルは tx_ds[16:1]_anc_in ポートからのデータ ス トリームを受信します。
17 TX_SD_BITREP_BYPASS R/W 0 High の場合、 SD-SDI モードで使用される 11X ビッ ト レプリ ケーターをバイパスします。 ザイ リ ンクスのシ リ アル ト ランシーバーを使用した通常動作では、 この入力を Low にしてビッ ト レプリ ケーター機能を有効にする必要があ り ます。
16 TX_INSERT_SYNC_BIT R/W 0 6G および 12G モードでこのビッ トが High の場合、 同期ビッ トの挿入 (ランレングス短縮) を有効にします。
15 TX_ST352_F2_EN R/W 0 tx_vpid_line_f2 で指定したラインへの ST 352 パケッ トの挿入を制御します。
14 TX_OVERWRITE_ST352 R/W 0 High の場合、 データ ス ト リーム内に既に存在する ST 352 パケッ トが上書きされます。 Low の場合は、既に存在する ST 352 パケッ トは上書きされません。
13 TX_INSERT_ST352 R/W 0 High の場合、 ST 352 パケッ トがデータ スト リーム内に挿入されます。 Low の場合は、 ST 352 パケッ トは挿入されません。
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SMPTE UHD‐SDI TX v1.0 15PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
12 TX_INSERT_CRC R/W 0 High の場合、 SD-SDI 以外のすべてのモードで ト ランス ミ ッ ターは CRC 値を生成し、各ビデオ ラインのデータ ス ト リームに挿入します。 Low の場合は、 CRC 値はデータ ス ト リームに挿入されません。
SD-SDI モードでは、 このビッ トは無視されます。
11 予約 RO 0 予約
10:8 TX_MUX_SEL R/W 0 使用するデータ ス ト リームのインターリーブ パターンを指定する内部 TX MUX パターン。 3’b000: SD-SDI、 HD-SDI、 および 3G-SDI レベル A 3’b001: 3G-SDI レベル B 3’b010: 6G-SDI および 12G-SDI モードの 8 ス ト リーム インターリーブ 3’b011: 6G-SDI モードの 4 ス ト リーム インターリーブ 3’b100: 12G-SDI モードの 16 ス ト リーム インターリーブ
7 TX_M R/W 0 0 – 整数フレーム レート 1 – 分数フレーム レート (frame_rate/1.001)
6:4 SDITX_SS_MODE R/W 0 TX モード3’b000: HD-SDI モード3’b001: SD-SDI モード3’b010: Video to SDI TX Bridge が有効な場合は 3G-SDI モード レベル A。Video to SDI TX Bridge が無効な場合は 3G-SDI モード3’b011: Video to SDI TX Bridge が有効な場合は 3G-SDI モード レベル B。Video to SDI TX Bridge が無効な場合は N/A3’b100: 6G-SDI モード 3’b101: 12G-SDI モード
3:0 予約 RO 0 予約
表 2‐5: MODULE_CTRL レジスタのビッ ト マップ (続き)
ビッ ト 名前 アクセス デフォルト値 説明
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SMPTE UHD‐SDI TX v1.0 16PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
グローバル割り込みイネーブル レジスタ (GLBL_IER) 表 2-6 に、 グローバル割り込みレジスタ (オフセッ ト 0x0C) の説明を示します。
割り込みステータス レジスタ (ISR)割り込みステータス レジスタ (オフセッ ト 0x10) には IP コアの各種エラーおよびステータス情報が格納されます。表 2-7 に、 このレジスタの説明を示します。
表 2‐6: GLBL_IER レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:1 予約 RO 0 予約
0 GLBL_INTRUPT_EN R/W 0 システムへのデバイス割り込み出力のマスター イネーブル
1: イネーブル — 割り込みイネーブル レジスタ (IER) の対応するビッ ト を使用して割り込みを生成します。
0: ディ スエーブル — IER ビッ トに関係なく割り込みの生成をブロ ッ ク します。
表 2‐7: ISR のビッ ト マップ
ビッ ト 名前 アクセス(1) デフォルト値 説明
31:11 予約 RO 0 予約
10 UNDERFLOW_INTR R/W1C 0 AXI4-Stream to Video Out コアのアンダーフロー ステータス信号
9 OVERFLOW_INTR R/W1C 0 AXI4-Stream to Video Out コアのオーバーフロー ステータス信号
8 AXI4S_VID_LOCK_INTR R/W1C 0 AXI4-Stream to Video Out コアのロ ッ ク ステータス信号
7:2 予約 RO 0 予約
1 TX_CE_ALIGN_ERR_INTR R/W1C 0 SD-SDI モードで tx_sd_ce 入力の 5/6/5/6 クロ ッ ク サイ クル リ ズムに問題があるこ とを示します。 SD-SDI モードでは、 tx_sd_ce 信号は一定の 5/6/5/6 ク ロ ッ ク サイクル リ ズムに従う必要があ り ます。 この リズムから外れる と、 SD-SDI シ リアル ス ト リームが正し く生成されません。 この リズムが正しくない場合、 TX_CE_ALIGN_ERR_INTR 信号が High に遷移します。
0 GTTX_RSTDONE_INTR R/W1C 0 GTTX_RESETDONE が High になる とアサート されます。
注記:1. W1C – 1 を書き込むと ク リ アです (レジスタ ビッ ト をク リ アするには、ユーザーは対応するビッ トに 1 を書き込む必要がある )。
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SMPTE UHD‐SDI TX v1.0 17PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
割り込みイネーブル レジスタ (IER)割り込みイネーブル レジスタ (オフセッ ト 0x14) を使用する と、 割り込みステータス レジスタ (ISR) の各エラー /ステータス ビッ トに対して個別に出力ポートへの割り込みを生成できます。 表 2-8 に、 このレジスタの説明を示します。 IER のビッ ト を 0 にする と割り込みの生成は禁止されますが、 エラー条件/ステータスは ISR に格納されます。
TX_ST352_LINE レジスタ表 2-9 に、 TX_ST352_LINE レジスタ (オフセッ ト 0x18) の説明を示します。
TX_ST352_DATA_DS1 レジスタ 表 2-10 に、 TX_ST352_DATA_DS1 レジスタ (オフセッ ト 0x1C) の説明を示します。
TX_ST352_DATA_DS3 レジスタ 表 2-11 に、 TX_ST352_DATA_DS3 レジスタ (オフセッ ト 0x20) の説明を示します。
表 2‐8: IER のビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:11 予約 RO 0このレジスタの各ビッ ト を 1 にセッ トすると、 該当する割り込みの生成が許可されます。 0 にク リ アする と割り込みの生成が禁止されます。
このレジスタの各ビッ トで有効/無効にできる割り込みの説明は、 ISR (表 2-7) の説明を参照して ください。
10 UNDERFLOW_IE R/W 0
9 OVERFLOW_IE R/W 0
8 AXI4S_VID_LOCK_IE R/W 0
7:2 予約 RO 0
1 TX_CE_ALIGN_ERR_IE R/W 0
0 GTTX_RSTDONE_IE R/W 0
表 2‐9: TX_ST352_LINE レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:27 予約 RO 0 予約
26:16 TX_ST352_F2_LN R/W 0 フ ィールド 2 の ST 352 パケッ ト挿入に使用するライン番号
15:11 予約 RO 0 予約
10:0 TX_ST352_F1_LN R/W 0 フ ィールド 1 の ST 352 パケッ ト挿入に使用するライン番号
表 2‐10: TX_ST352_DATA_DS1 レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 TX_ST352_DATA_DS1 R/W 0 データ ス ト リーム 1 からキャプチャした ST 352 ペイロード ID パケッ トのデータ バイ ト
表 2‐11: TX_ST352_DATA_DS3 レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 TX_ST352_DATA_DS3 R/W 0 データ ス ト リーム 3 からキャプチャした ST 352 ペイロード ID パケッ トのデータ バイ ト
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=17
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SMPTE UHD‐SDI TX v1.0 18PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
TX_ST352_DATA_DS5 レジスタ 表 2-12 に、 TX_ST352_DATA_DS5 レジスタ (オフセッ ト 0x24) の説明を示します。
TX_ST352_DATA_DS7 レジスタ 表 2-13 に、 TX_ST352_DATA_DS7 レジスタ (オフセッ ト 0x28) の説明を示します。
TX_ST352_DATA_DS9 レジスタ 表 2-14 に、 TX_ST352_DATA_DS9 レジスタ (オフセッ ト 0x2C) の説明を示します。
TX_ST352_DATA_DS11 レジスタ 表 2-15 に、 TX_ST352_DATA_DS11 レジスタ (オフセッ ト 0x30) の説明を示します。
TX_ST352_DATA_DS13 レジスタ 表 2-16 に、 TX_ST352_DATA_DS13 レジスタ (オフセッ ト 0x34) の説明を示します。
表 2‐12: TX_ST352_DATA_DS5 レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 TX_ST352_DATA_DS5 R/W 0 データ ス ト リーム 5 からキャプチャした ST 352 ペイロード ID パケッ トのデータ バイ ト
表 2‐13: TX_ST352_DATA_DS7 レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 TX_ST352_DATA_DS7 R/W 0 データ ス ト リーム 7 からキャプチャした ST 352 ペイロード ID パケッ トのデータ バイ ト
表 2‐14: TX_ST352_DATA_DS9 レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 TX_ST352_DATA_DS9 R/W 0 データ ス ト リーム 9 からキャプチャした ST 352 ペイロード ID パケッ トのデータ バイ ト
表 2‐15: TX_ST352_DATA_DS11 レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 TX_ST352_DATA_DS11 R/W 0 データ ス ト リーム 11 からキャプチャした ST 352 ペイロード ID パケッ トのデータ バイ ト
表 2‐16: TX_ST352_DATA_DS13 レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 TX_ST352_DATA_DS13 R/W 0 データ ス ト リーム 13 からキャプチャした ST 352 ペイロード ID パケッ トのデータ バイ ト
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=18
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SMPTE UHD‐SDI TX v1.0 19PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
TX_ST352_DATA_DS15 レジスタ 表 2-17 に、 TX_ST352_DATA_DS15 レジスタ (オフセッ ト 0x38) の説明を示します。
VERSION レジスタ 表 2-18 に、 VERSION レジスタ (オフセッ ト 0x3C) の説明を示します。
SS_CONFIG レジスタ表 2-19 に、 SS_CONFIG レジスタ (オフセッ ト 0x40) の説明を示します。
SDI_TX_BRIDGE_STS レジスタ表 2-20 に、 SDI_TX_BRIDGE_STS レジスタ (オフセッ ト 0x68) の説明を示します。
表 2‐17: TX_ST352_DATA_DS15 レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 TX_ST352_DATA_DS15 R/W 0 データ ス ト リーム 15 からキャプチャした ST 352 ペイロード ID パケッ トのデータ バイ ト
表 2‐18: VERSION レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 VERSION RO 32’h01_00_0_0_00 uhd_sdi_tx_ss_v1_0 の VERSION レジスタの値は 32’h01_00_0_0_00 です。• [31:24] - コアのメジャー バージ ョ ン• [23:16] - コアのマイナー バージ ョ ン• [15:12] - コア バージ ョ ンの リ ビジ ョ ン• [11:8] - コアのパッチ情報• [7:0] - 内部リ ビジ ョ ン
表 2‐19: SS_CONFIG レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:2 予約 RO 0 予約
1 INC_TX_EDH_PROC RO 1 INCLUDE_TX_EDH_PROCESSOR を使用して IP コアを生成する と、 このビッ トがセッ ト されます。
0 予約 RO 0 予約
表 2‐20: SDI_TX_BRIDGE_STS レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:7 予約 RO 0 予約
6 BRIDGE_3G_LEVEL_B RO 0 入力ス ト リームが 3G-SDI レベル B の場合、 High にアサート されます。
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=19
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SMPTE UHD‐SDI TX v1.0 20PG289 2017 年 10 月 4 日 japan.xilinx.com
第 2 章:製品仕様
AXI4S_VID_OUT_STS レジスタ表 2-21 に、 AXI4S_VID_OUT_STS レジスタ (オフセッ ト 0x6C) の説明を示します。
VTC のレジスタVivado IDE で [Enable Vid-Over-AXIS Interface] をオンにした場合、 VTC のレジスタを利用できます。 VTC のレジスタの詳細は、 『Video Timing Controller 製品ガイ ド』 (PG016) [参照 10] を参照して ください。
5:4 3GBRIDGE_TX_MODE RO 0 3G ブリ ッジ TX モード2’b00: HD-SDI モード2’b01: SD-SDI モード2’b10: 3G-SDI モード
3:1 予約 RO 0 予約
0 SDITX_BRIDGE_SEL RO 0 SDI TX ブリ ッジ セレク ト ビッ ト0 – 3G SDI TX ブリ ッジを選択します。1 – 12G SDI TX ブリ ッジを選択します。
表 2‐21: AXI4S_VID_OUT_STS レジスタのビッ ト マップ
ビッ ト 名前 アクセス デフォルト値 説明
31:0 AXI4S_VID_OUT_STS RO 0 AXI4-Stream to Video Out コアからの Status[31:0]
表 2‐20: SDI_TX_BRIDGE_STS レジスタのビッ ト マップ (続き)
ビッ ト 名前 アクセス デフォルト値 説明
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=20
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SMPTE UHD‐SDI TX v1.0 21PG289 2017 年 10 月 4 日 japan.xilinx.com
第 3章
コアを使用するデザインこの章では、 コアを使用した設計をよ り容易にするためのガイ ド ラインおよび追加情報を紹介します。
一般的なデザイン ガイド ラインこのセクシ ョ ンでは、 SMPTE UHD-SDI TX Subsystem とユーザー アプリ ケーシ ョ ン ロジッ クを組み合わせて完全に機能するデザインを作成する手順を説明します。
重要: こ こに記載するすべての設計手順がすべてのインプリ メンテーシ ョ ンで必要とは限り ません。 このマニュアルのロジッ ク デザイン ガイ ド ラインに注意深く従ってください。
スターテ ィング ポイン ト と してサンプル デザインを使用ザイ リ ンクス FPGA にインプリ メン ト可能なサンプル デザインには SMPTE UHD-SDI TX Subsystem の各インスタンスが含まれます。 サンプル デザインは、 独自デザインを構築するためのスターティング ポイン ト と して使用したり、 必要に応じてユーザー アプリ ケーシ ョ ンの問題を解決するために使用できます。
難易度を把握 SMPTE UHD-SDI TX Subsystem デザインは、 どのテク ノ ロジにインプリ メン トする場合でもかなり難し く、 その難易度は次の要素によって異なり ます。
• 最大システム ク ロ ッ ク周波数
• ターゲッ ト デバイス アーキテクチャ
• ユーザー アプリ ケーシ ョ ンの性質
すべての SMPTE UHD-SDI TX Subsystem のインプリ メンテーシ ョ ンでは、 システム性能の要件に注意を払う必要があ り ます。 パイプライン処理、 ロジッ ク マップ、 配置制約、 およびロジッ ク複製は、 システム性能を向上させる最適な手段です。
レジスタの使用
FPGA デザインのタイ ミ ングをシンプルにし、 システム性能を向上させるには、 ユーザー アプリ ケーシ ョ ンとサブシステム間のすべての入力と出力にフ リ ップフロ ップによるレジスタを使用してください。 信号のレジスタへの格納はすべてのパスで可能とは限り ませんが、 これによってタイ ミ ング解析が容易になり、 またザイ リ ンクス ツールでのデザインの配置配線も容易になり ます。
タイ ミング クリテ ィ カルな信号を認識コアのサンプル デザインに付属する XDC ファ イルは、 ク リ ティカルな信号を識別して適用すべきタイ ミ ング制約を特定するのに役立ちます。
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SMPTE UHD‐SDI TX v1.0 22PG289 2017 年 10 月 4 日 japan.xilinx.com
第 3 章: コアを使用するデザイン
許可された変更のみ実行
SMPTE UHD-SDI TX Subsystem は、 ユーザーによる変更はできません。 変更を加える とシステムのタイ ミ ングやプロ ト コル適合性に悪影響を与える可能性があ り ます。 Vivado® 統合設計環境 (IDE) のオプシ ョ ン選択を使用して、SMPTE UHD-SDI TX Subsystem のサポート されたユーザー コンフ ィギュレーシ ョ ンのみ利用できます。
クロック周波数の選択
SMPTE UHD-SDI TX Subsystem は多くのク ロ ッ ク ド メ インで構成されており、 コア全体に多くの CDC パスがあ り ます。 CDC パスによる不確実性を軽減するため、 最大許容クロ ッ ク周波数を使用するこ とを推奨します。
クロッキング
表 3-1 にサブシステムのクロ ッ クを示します。 ク ロ ッ ク周波数は、 スループッ ト要件および準拠する SDI 規格に応じて選択する必要があ り ます。
表 3-2 に、 UHD-SDI TX コアの sdi_TX_clk の周波数を示します。
ク ロ ッキングの詳細は、 『SMPTE UHD-SDI 製品ガイ ド』 (PG205) [参照 8] の 「ク ロ ッキング」 のセクシ ョ ンを参照してください。
表 3‐1:サブシステム クロック
クロック名 説明
s_axi_aclk サブシステムに含まれるすべての IP コアのレジスタ インターフェイスが使用する AXI4-Lite ク ロ ッ ク。 周波数範囲は 50MHz ~ 150MHz。
sdi_tx_clk UHD-SDI TX コアのコア ク ロ ッ ク。 詳細は、 表 3-2 を参照してください。
video_in_clk SDI データ ス ト リームへのビデオ データ変換に使用するクロ ッ ク。10 ビッ ト YUV 4:2:2 (2PPC(2)) の 12G-SDI をサポートするには、ク ロ ッ クを最大の 300MHz に設定する必要があ り ます。
2*(BPC)(1)*(PPC)*clock = 2*10*2*300MHz = 12Gbps
SMPTE UHD-SDI TX Subsystem の video_int_clk は sdi_TX_clk 以上に設定する必要があ り ます。sdi_TX_clk よ り小さいとアンダーフローが生じます。 sdi_TX_clk よ り もはるかに大きい値を使用する とオーバーフローが発生するこ とがあるため、 注意が必要です。
注記:1. BPC (bits per component) は 10 に設定されます (このサブシステムは 10 ビッ ト YUV4:2:2 をサポート しているため)。2. PPC (pixel per clock) は SDI ブリ ッジによって 2 に設定されます。
表 3‐2: UHD‐SDI TX のクロック
SMPTE 規格 サポート されるデータ スト リーム
クロック周波数(単位: MHz)
SD-SDI 1 148.5 (5-6-5-6 リ ズムの tx_sd_ce で 27MHz サンプリ ング)
HD-SDI 2 74.25
3G-SDI レベル A 2 148.5
3G-SDI レベル B 4 148.5
6G-SDI 8 148.5
12G-SDI 8 297
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SMPTE UHD‐SDI TX v1.0 23PG289 2017 年 10 月 4 日 japan.xilinx.com
第 3 章: コアを使用するデザイン
リセッ ト
このサブシステムには 3 つのリセッ ト ポートがあ り ます。
• s_axi_arstn: s_axi_aclk に同期した、 AXI4-Lite レジスタ インターフェイスのアクティブ Low リセッ ト 。
• video_in_arstn: video_in_clk に同期した、 サブシステム ブロ ッ クのアクティブ Low リセッ ト 。
• sdi_tx_rst: sdi_tx_clk に同期した、 UHD-SDI TX コアのアクティブ High リセッ ト 。 詳細は、 『SMPTE UHD-SDI 製品ガイ ド』 (PG205) [参照 8] の 「ク ロ ッキング」 のセクシ ョ ンを参照してください。
表 3-3 に、 SMPTE UHD-SDI TX Subsystem で利用可能なすべてのリセッ ト と、 各リセッ トの影響を受けるコンポーネン ト を示します。
注記:各リセッ ト (s_axi_arstn、 video_in_arstn、 sdi_tx_rst) の影響は、 これらがサブ コアのどのポートに接続されるかによって決ま り ます。各リセッ ト信号の影響については、各サブ コアの製品ガイ ドを参照してください。
表 3‐3: コア リセッ ト
サブ コア s_axi_arstn video_in_arstn sdi_tx_rst
AXI4-Stream to Video Out N/A N/A N/A
Video to SDI TX Bridge N/A N/A コアの rst ポートに接続
SMPTE UHD-SDI TX コアの s_axi_aresetn ポートに接続
コアの axis_rstn ポートに接続
コアの tx_rst ポートに接続
Video Timing Controller コアの s_axi_aresetn ポートに接続
N/A N/A
AXI Crossbar コアの aresetn ポートに接続 N/A N/A
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SMPTE UHD‐SDI TX v1.0 24PG289 2017 年 10 月 4 日 japan.xilinx.com
第 4章
デザイン フローの手順この章では、 コアのカスタマイズと生成、 制約、 およびシ ミ ュレーシ ョ ン/合成/インプリ メンテーシ ョ ンの手順について説明します。 一般的な IP インテグレーターの Vivado® デザイン フローについては、 次の Vivado Design Suite ユーザー ガイ ドを参照してください。
• 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 1]
• 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 2]
• 『Vivado Design Suite ユーザー ガイ ド : 入門』 (UG910) [参照 3]
• 『Vivado Design Suite ユーザー ガイ ド : ロジッ ク シ ミ ュレーシ ョ ン』 (UG900) [参照 4]
コアのカスタマイズおよび生成
こ こでは、 ザイ リ ンクス ツールを使用し、 Vivado® Design Suite でコアをカスタマイズおよび生成する方法について説明します。
Vivado 統合設計環境 (IDE) IP はユーザー デザインに合わせてカスタマイズできます。 それには、 IP コアに関連する各種パラ メーターの値を次の手順に従って指定します。
1. IP カタログから IP を選択します。
2. 選択した IP をダブルク リ ッ クするか、 ツールバーまたは右ク リ ッ ク メニューから [Customize IP] コマンドをクリ ッ ク します。
詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 2] および 『Vivado Design Suite ユーザー ガイ ド : 入門』 (UG910) [参照 3] を参照してください。
注記: この章の図には Vivado IDE のスク リーンシ ョ ッ トが使用されていますが、 現在のバージ ョ ンとはレイアウ トが異なる場合があ り ます。
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SMPTE UHD‐SDI TX v1.0 25PG289 2017 年 10 月 4 日 japan.xilinx.com
第 4 章:デザイン フローの手順
[Configuration] タブSMPTE UHD-SDI TX Subsystem は、 図 4-1 に示す [Configuration] タブでカスタマイズします。
[Component Name]: このコアに対して生成される出力ファイルのベース名です。
重要:最初の 1 文字は必ず小文字アルファベッ ト と し、 2 文字目以降は a ~ z、 A ~ Z、 0 ~ 9、 アンダースコア (_) を自由に組み合わせるこ とができます。
コアのパラメーター
• [SDI Standard]: SDI 規格を指定します。 使用可能なオプシ ョ ンは次のとおりです。
° 3G SDI
° 6G SDI
° 12G SDI 8DS
X-Ref Target - Figure 4-1
図 4‐1: [Configuration] タブ
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SMPTE UHD‐SDI TX v1.0 26PG289 2017 年 10 月 4 日 japan.xilinx.com
第 4 章:デザイン フローの手順
ユーザー パラメーター表 4-1 に、 Vivado IDE のフ ィールド とユーザー パラ メーターの対応関係を示します。 ユーザー パラ メーターは Tcl コンソールで表示できます。
出力の生成
詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 2] を参照してください。
コアへの制約
こ こでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。
必須の制約
このセクシ ョ ンでは、 サブシステムのその他の制約要件を定義します。 制約は、 ザイ リ ンクス デザイン制約 (XDC) ファ イルで与えます。 HDL サンプル デザインには XDC ファ イルが付属しており、 このファ イルを元に実際のデザインの制約を作成できます。
デバイス、 パッケージ、 スピード グレードの選択このセクシ ョ ンは、 このサブシステムには適用されません。
クロック周波数
第 3章の 「ク ロ ッキング」 を参照してください。
クロック管理
SMPTE UHD-SDI TX Subsystem をアウ ト オブ コンテキス ト (OOC) モードで生成する と、 必要なクロ ッ ク制約が _ooc.xdc に生成されます。 これらをそのまま使用するこ と も、 その他のクロ ッ ク制約に合わせて変更して使用するこ と もできます。
クロック配置
このセクシ ョ ンは、 このサブシステムには適用されません。
表 4‐1: Vivado IDE のパラメーターとユーザー パラメーターの対応表
Vivado IDE のパラメーターとユーザー パラメーターの対応表
Vivado IDE のパラメーター /値(1) ユーザー パラメーター /値 デフォルト値
コアのパラメーター
[SDI Standard] C_LINE_RATE 12G SDI 8DS
パラ メーター値については、 Vivado IDE のパラ メーター値とユーザー パラ メーター値の異なるものを示しています。 これらの値は、 パラ メーター名の下に字下げして表記しています。
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=26
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SMPTE UHD‐SDI TX v1.0 27PG289 2017 年 10 月 4 日 japan.xilinx.com
第 4 章:デザイン フローの手順
バンク設定
このセクシ ョ ンは、 このサブシステムには適用されません。
ト ランシーバーの配置
このセクシ ョ ンは、 このサブシステムには適用されません。
I/O 規格と配置このセクシ ョ ンは、 このサブシステムには適用されません。
シミ ュレーシ ョ ン
このセクシ ョ ンでは、 Vivado Design Suite での IP シ ミ ュレーシ ョ ンについて説明します。 Vivado シ ミ ュレーシ ョ ン コンポーネン トについて、 またサポート されているサードパーティ ツールについては、 『Vivado Design Suite ユーザー ガイ ド : ロジッ ク シ ミ ュレーシ ョ ン』 (UG900) [参照 4] を参照してください。
合成およびインプリ メンテーシ ョ ン
このセクシ ョ ンでは、 Vivado Design Suite での合成およびインプリ メンテーシ ョ ンについて説明します。 合成およびインプ リ メンテーシ ョ ンの詳細は、『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 2] を参照してください。
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=27
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第 5章
サンプル デザインこの章では、 Vivado® Design Suite で提供されているサンプル デザインについて説明します。
SMPTE UHD-SDI TX Subsystem にはサンプル デザインはあ り ません。 ただし、 SMPTE UHD-SDI RX Subsystem にはサンプル デザインが提供されています。 SMPTE UHD-SDI RX Subsystem のサンプル デザインのデモでは、 SDI データの転送に SMPTE UHD-SDI TX Subsystem が使用されています。 利用可能なオプシ ョ ンおよび機能の詳細は、『SMPTE UHD-SDI RX Subsystem 製品ガイ ド』 (PG290) [参照 12] の 「サンプル デザイン」 の章を参照して ください。
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=28
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SMPTE UHD‐SDI TX v1.0 29PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 A
検証、 互換性、 相互運用性SMPTE UHD-SDI TX Subsystem は、 シ ミ ュレーシ ョ ンとハード ウェア テス トの両方で検証されています。
サブシステムの検証には、 高度にパラ メーター指定可能な ト ランザクシ ョ ン ベースのシ ミ ュレーシ ョ ン テス ト手法が用いられています。 テス トの内容は次のとおりです。
• 各種 SDI 規格
• 各種解像度と各種ビデオ タイ ミ ング パラ メーターの組み合わせ
• エラー状態からの回復
• レジスタ読み出し /書き込みアクセス
ハードウェア テストSMPTE UHD-SDI Transmitter Subsystem は、市販の標準 SDI テス ト装置およびの暫定仕様段階にある UHD-SDI デバイスを使用してテス ト しています。 このサブシステムは SMPTE SDI 規格に準拠しています。
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SMPTE UHD‐SDI TX v1.0 30PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 B
移行およびアップグレードこの付録では、 最新版 IP コアへのアップグレードについて説明します。
Vivado Design Suite でのアップグレードこのセクシ ョ ンでは、 Vivado Design Suite でこの IP コアの最新版にアップグレードする際の、 ユーザー ロジッ クおよびポートの変更について説明します。
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SMPTE UHD‐SDI TX v1.0 31PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 C
デバッグこの付録では、 ザイ リ ンクス サポート ウェブサイ ト よ り入手可能な リ ソースおよびデバッグ ツールについて説明します。
ザイリンクス ウェブサイ トSMPTE UHD-SDI を使用した設計およびデバッグでヘルプが必要な場合は、 ザイ リ ンクス サポート ウェブ ページから製品の資料、 リ リース ノート、 アンサーなどを参照するか、 テクニカル サポートでサービス リ クエス ト を作成してください。
資料
この製品ガイ ドは SMPTE UHD-SDI に関する主要資料です。 このガイ ド並びに全製品の設計プロセスをサポートする資料はすべて、 ザイ リ ンクス サポート ウェブ ページ (http://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。
Xilinx Documentation Navigator は、ダウンロード ページ (japan.xilinx.com/download) の [デザイン ツール] タブからダウンロードできます。 このツールの詳細および機能は、 インス トール後にオンライン ヘルプを参照して ください。
ソリューシ ョ ン センターデバイス、 ツール、 IP のサポートについては、 ザイ リ ンクス ソ リ ューシ ョ ン センターを参照して ください。 デザイン アシスタン ト 、 デザイン アドバイザリ、 ト ラブルシューティングのヒン ト などが含まれます。
SMPTE UHD-SDI に関係するソ リ ューシ ョ ン センターは次のとおりです。
• ザイ リ ンクス ビデオ ソ リ ューシ ョ ン センター
アンサー
アンサーには、 よ く発生する問題についてその解決方法、 およびザイ リ ンクス製品に関する既知の問題などの情報が記載されています。 アンサーは、 ユーザーが該当製品の最新情報にアクセスできるよ う作成および管理されています。
このコアに関するアンサーの検索には、 ザイ リ ンクス サポート ウェブ ページにある検索ボッ クスを使用します。 より的確な検索結果を得るには、 次のよ うなキーワードを使用してください。
• 製品名
• ツールで表示される メ ッセージ
• 問題の概要
検索結果は、 フ ィルター機能を使用してさ らに絞り込むこ とができます。
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SMPTE UHD‐SDI TX v1.0 32PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 C:デバッグ
SMPTE UHD‐SDI Transmitter Subsystem に関するマスター アンサー :
AR: 68767
テクニカル サポートザイ リ ンクスは、 製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカル サポート を japan.xilinx.com/support で提供しています。 ただし、 次のいずれかに該当する場合、 タイ ミ ング、 機能、 サポートは保証されません。
• 資料で定義されていないデバイスにソ リ ューシ ョ ンをインプリ メン ト した場合。
• 資料で定義されている許容範囲を超えてカスタマイズした場合。
• 「DO NOT MODIFY」 と されているデザイン セクシ ョ ンに変更を加えた場合。
ザイ リ ンクス テクニカル サポートへのお問い合わせは、 ザイ リ ンクス サポート ウェブ ページを参照してください。
デバッグ ツールSMPTE UHD-SDI デザインの問題を解決するには、 数多くのツールを利用できます。 さまざまな状況をデバッグするのに有益なツールを理解しておく こ とが重要です。
Vivado Lab EditionVivado® Lab Edition は、 Logic Analyzer (ILA) および Virtual I/O (VIO) コアをユーザーのデザインに直接挿入します。Vivado Lab Edition を使用する と、 ト リガー条件を設定して、 ハード ウェアでアプリ ケーシ ョ ンおよび統合ブロ ッ クのポート信号をハード ウェアに取り込むこ とができます。 取り込まれた信号は、 その後解析できます。 Vivado IDE のこの機能は、 ザイ リ ンクス デバイスで実行されるデザインの論理デバッグおよび検証に使用されます。
Vivado ロジッ ク解析は次の IP ロジッ ク デバッグ コアと共に使用されます。
• ILA 2.0 (およびそれ以降のバージ ョ ン)
• VIO 2.0 (およびそれ以降のバージ ョ ン)
詳細は、 『Vivado Design Suite ユーザー ガイ ド : プログラムおよびデバッグ』 (UG908) [参照 6] を参照してください。
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SMPTE UHD‐SDI TX v1.0 33PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 C:デバッグ
ハードウェア デバッグ
一般的なチェ ック
コアに対するタイ ミ ング制約がサンプル デザインからすべて適切に取り込まれているこ と、 さ らにインプリ メンテーシ ョ ン時にこれらの制約がすべて満たされているこ とを確認します。
• 配置配線後のタイ ミ ング シ ミ ュレーシ ョ ンで正し く動作しているかを確認します。 タイ ミ ング シ ミ ュレーシ ョンでは発生しない問題がハードウェアで発生する場合、 PCB の問題である可能性があ り ます。 すべてのクロ ック ソースがアクティブでク リーンであるこ とを確認してください。
• MMCM ロ ッ クおよび PLL ロ ッ ク信号がアサート されているこ とを確認してください。
• I/O ピン プランニングと XDC 制約をチェッ ク して ください。
• 推奨される リセッ ト シーケンスに従ってください。
• すべてのクロ ッ クが接続されており、 周波数が正しいこ とを確認してください。
• AXI4-Lite ベースのレジスタ インターフェイスを有効にして、 コアのステータス レジスタ と制御レジスタにアクセスしてください。
• シ リアル ラインの ト レース長が等しいこ とを確認してください。
• FMC カードを使用する場合、 FMC_VADJ 電圧が 1.8V であるこ とを確認してください。
• 出力が 0 になった場合は、 ライセンスを確認してください。
ト ランシーバー (GT) クロッキング• IP の動作開始前に QPLL がリセッ ト されているこ とを確認してください。
• QPLL LOCK 信号を監視してください。
• QPLL 入力クロ ッ ク周波数が正しい値であるこ とを確認してください。
QPLL へのクロ ッ ク入力が停止した場合や不安定な場合は、 QPLL を リセッ トする必要があ り ます。 GT 基準クロ ッ クに関する問題のデバッグの詳細は、 AR# 57738 を参照してください。
• ターゲッ ト デバイスに基づき、 最新の GT Wizard IP コアのデフォルトの QPLL 設定を使用してください。
• ト ランシーバーの電圧レールをチェッ ク して ください。 詳細は、 AR#57737 を参照してください。
• TXOUTCLK が正しい周波数であるこ とを確認して ください。
• tx_usrclk、 TXUSRCLK、 および TXUSRCLK2 がト ランシーバーの TXOUTCLK ク ロ ッ クで駆動されているこ とを確認してください。
• TXBUFFSTATUS[2:0] を監視し、 オーバーフローおよびアンダーフロー エラーが発生していないか確認してください。
GT 初期化• GT の初期化が完了する と、 GTTXRESETDONE が High にアサート されます。
• 通常動作中に GT がリセッ ト されないこ とを確認して ください。
• GT リセッ トに関する問題のデバッグの詳細は、 AR#59435 を参照してください。
• 推奨される GT リセッ ト シーケンスに従ってください。
https://japan.xilinx.comhttps://japan.xilinx.com/support/answers/57738.htm https://japan.xilinx.com/support/answers/57737.htm https://japan.xilinx.com/support/answers/57737.htm https://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=33
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SMPTE UHD‐SDI TX v1.0 34PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 C:デバッグ
Video Timing Controller (VTC) のデバッグ• VTC のレジスタに HACTIVE、 VACTIVE、 HTOTAL、 VTOTAL、 水平ブランキング、 垂直ブランキングなどの
ビデオ タイ ミ ング パラ メーターが正し くプログラムされているこ とを確認してください。
• VTC はインターレースまたはプログレッシブ ビデオ モードにプログラムしてください。
• VTC で信号の極性 (アクティブ Low またはアクティブ High) が正し くプログラムされているこ とを確認してください。
AXI4‐Stream to Video Out のデバッグ• AXI4-Stream to Video Out コアの 「locked」 信号がアサート されているこ とを確認してください。
• オーバーフローまたはアンダーフロー出力信号がアサート されていないこ とを確認してください。 アサート されている場合は、 接続されているク ロ ッ ク周波数を確認し、 設定している SDI モードのライン レート と一致しているこ とを確認してください。
• status[31:0] を監視して、 AXI4-Stream to Video Out コアのステータスを確認して ください。 このステータス バスは、 AXI4-Lite インターフェイスの AXI4S_VID_OUT_STS レジスタにあ り ます。
Video to SDI TX Bridge のデバッグ• Video to SDI TX Bridge コアに SDI モードの値が正し く設定されているこ とを確認してください。
SMPTE UHD‐SDI TX コアのデバッグ• SMPTE UHD-SDI TX コアに SDI モードの値が正し く設定されているこ とを確認してください。
インターフェイスのデバッグ
AXI4‐Lite インターフェイスデフォルトがすべて 0 でないレジスタから読み出して、 インターフェイスが機能しているこ とを確認します。図 C-1 および図 C-2 を参照してください。 読み出しアドレスが有効になる と出力 s_axi_arready がアサート され、 読み出しデータ /応答が有効になる と出力 s_axi_rvalid がアサート されます。 インターフェイスが応答しない場合は、次を確認します。
• s_axi_aclk および aclk 入力が接続されており、 ト グルしているこ とを確認します。
• インターフェイスが リセッ ト状態に保持されておらず、 s_axi_areset がアクティブ Low のリセッ トであることを確認します。
• インターフェイスが有効になっており、 s_axi_aclken がアクティブ High であるこ とを確認します (使用されている場合)。
• メ インのコア ク ロ ッ クが ト グルしており、 イネーブル信号がアサート されているこ とを確認します。
• シ ミ ュレーシ ョ ンが実行されている場合はシ ミ ュレーシ ョ ン、 またはデバッガーのキャプチャ機能を使用して、波形が AXI4-Lite インターフェイスへのアクセスに適しているこ とを確認します。
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=34
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SMPTE UHD‐SDI TX v1.0 35PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 C:デバッグ
X-Ref Target - Figure C-1
図 C‐1:読み出し
X-Ref Target - Figure C-2
図 C‐2:書き込み
s_axi_clk
s_axi_aresetn
s_axi_araddr[31:0]
s_axi_arvalid
s_axi_arready
s_axi_rvalid
s_axi_rready
s_axi_rdata[31:0]
s_axi_rresp[1:0]
s_axi_clk
s_axi_aresetn
s_axi_awaddr[31:0]
s_axi_awvalid
s_axi_awready
s_axi_wvalid
s_axi_wready
s_axi_wdata[31:0]
s_axi_bready
s_axi_bresp[1:0]
s_axi_bvalid
https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=35
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SMPTE UHD‐SDI TX v1.0 36PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 D
その他のリソースおよび法的通知
ザイリンクス リソースアンサー、 資料、 ダウンロード、 フォーラムなどのサポート リ ソースは、 ザイ リ ンクス サポート サイ ト を参照してください。
Xilinx Documentation Navigator およびデザイン ハブXilinx Documentation Navigator (DocNav) では、 ザイ リ ンクスの資料、 ビデオ、 サポート リ ソースへアクセスでき、 特定の情報を取得するためにフ ィルター機能や検索機能を利用できます。 Xilinx Documentation Navigator を開くには、次のいずれかを実行します。
• Vivado IDE で [Help] → [Documentation and Tutorials] をク リ ッ ク します。
• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をク リ ッ ク します。
• Linux のコマンド プロンプ トに 「docnav」 と入力します。
ザイ リ ンクスのデザイン ハブでは、 資料へのリ ンクがデザイン タスクおよびト ピッ クごとにま とめられており、 これらを参照するこ とで重要なコンセプ トに関する知識を得たり、 よ くある質問 (FAQ) を参考に問題を解決できます。デザイン ハブにアクセスするには、 次のいずれかを実行します。
• Xilinx Documentation Navigator で [Design Hubs View] タブをク リ ッ ク します。
• ザイ リ ンクス ウェブサイ トのデザイン ハブ ページを参照します。
注記: Xilinx Documentation Navigator の詳細は、ザイ リ ンクス ウェブサイ トの Documentation Navigator ページを参照してください。
注意: Xilinx Documentation Navigator からは、 日本語版は参照できません。 ウェブサイ トのデザイン ハブ ページの一部は翻訳されており、 日本語版が提供されている場合はそのリ ンク も追加されています。
https://japan.xilinx.comhttps://japan.xilinx.com/supporthttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubshttps://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnavhttps://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG289&Title=SMPTE%20UHD-SDI%20Transceiver%20Subsystem%20v1.0%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG289%29&releaseVersion=1.0&docPage=36
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SMPTE UHD‐SDI TX v1.0 37PG289 2017 年 10 月 4 日 japan.xilinx.com
付録 D:その他のリソースおよび法的通知
参考資料
次の資料は、 この製品ガイ ドの補足資料と して役立ちます。
注記:日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。
1. 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)
2. 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896: 英語版、 日本語版)
3. 『Vivado Design Suite ユーザー ガイ ド : 入門』 (UG910: 英語版、 日本語版)
4. 『Vivado Design Suite ユーザー ガイ ド : ロジッ ク シ ミ ュレーシ ョ ン』 (UG900: 英語版、 日�