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Tecnología de ComputadoresTecnología de Computadores
TEMA 4: Caracterización y modelado de dispositivos MOS
Curso 2004-05
Grupo de TecnologGrupo de Tecnologíía de Computadores. DATSIa de Computadores. DATSI--FIFI--UPM, UPM,
Consuelo Gonzalo MartConsuelo Gonzalo Martíín (GRUPO 22M)n (GRUPO 22M)
2
Índice
4.1 Estructura Física4.2 Características de los dispositivos MOS
4.2.1 Curvas y ecuaciones características4.2.2 Modelado de resistencia y capacidad
4.3 El inversor CMOS4.3.1 Función de Transferencia4.3.2 Retardos de propagación4.3.3 Disipación de potencia/velocidad
4.4 Interfaz entre circuitos. Salida Triestado
3
Objetivos
Entender la estructura y comportamiento de un transistor MOS desde un punto de vista tecnológico.Comenzar a familiarizarse con la representación de dispositivos en formato layout.
4
Introducción
Clasificación de los dispositivos MOSEstructural
nMOS: Substrato tipo p, fuente y drenador tipo npMOS: Substrato tipo n, fuente y drenador tipo p
FuncionalVaciamiento: el transistor se fabrica con el canal ya formado.Acumulación o enriquecimiento: requiere una adecuada polarización para la formación del canal
5
Estructura FísicaEstructura Física
Definición: Dispositivo unipolar, simétrico con una alta impedancia de entrada y controlado por una tensión de entrada
Puerta(G)
Puerta(G)
N NSiO2
P
Fuente(S)
Drenador(D)
ZONA DELCANAL
SUSTRATO
P PSiO2
N
Fuente(S)
Drenador(D)
ZONA DELCANAL
SUSTRATOPuerta
(G)
ZONA DELCANAL
SiO2
6
Estructura FísicaEstructura Física
L
Drenador o fuente Drenador o fuenteCANAL
layout
Puerta
W
7
Polarización (n-MOS)Polarización (n-MOS)
Si Vgs > Vt (Transistor en “ON”)
Formación del canal
Si Vgs <Vt (Transistor en “OFF” o en corte)
donde Vt - Tensión umbral
valores típicos: 0,7 − 0,9 V
(Ids=0)n MOSn MOSn+ n+
Sustrato p
Ids
G (+Vgs)S D (+Vds)
Símbolo
8
Polarización (n-MOS)Polarización (n-MOS)
(+Vds)
n+ n+
Sustrato p
D
Ids
Factores que determinan el valor de Ids:
Tensión entre puerta y fuente
Tensión entre drenador y fuente
Tensión entre fuente y substrato
Distancia entre fuente y drenador, L
Anchura de canal,W
Movilidad de los portadores.
Tensión umbral que a su vez depende:
•Material de la puerta
•Material y espesor del aislante
•Concentración de impurezas en el canal y en la interface SI-aislante
•Tensión entre fuente y substrato (efecto cuerpo o substrato)
(+Vgs)G
S
9
Polarización (p-MOS)Polarización (p-MOS)
p MOSp MOS
(+VDD)
p+ p+
Sustrato n
D SG
(+VDD)
-Ids
(-Vgs)(-Vds)
Si Vgs < Vt (Transistor en “ON”)
Formación del canal
Si Vgs >Vt (Transistor en “OFF”o en corte)
donde Vt - Tensión umbral
valores típicos: (-1,1) − (-1,3 )V
(Ids=0)
Símbolo
10
Características de los dispositivos MOS
Características de los dispositivos MOS
Zonas de funcionamiento de los dispositivos MOS:
Corte
Lineal
Saturación
11
Curvas y ecuaciones (nMOS)Curvas y ecuaciones (nMOS)Reflejan la variación de la corriente Ids en función de la tensión Vds para diferentes valores de Vgs constantes.
saturaciónlinealVgs5>Vgs4>Vgs3>Vgs2>Vgs1>VtVgs5>Vgs4>Vgs3>Vgs2>Vgs1>Vt
Curvas características de los transistores nMOS(Figura 2.9 de [Wes.93])
12
Curvas y ecuaciones (nMOS)
β -factor de ganancia del transistor
µ - movilidad de los portadores (µp o µn)
tox - espesor de la capa de óxido (SiO2)
ε -permitividad del medio (SiO2)
W - ancho del canal
L - longitud del canal
K - factor dependiente del proceso de fabricación
=
=
=
LWK
LWC
LW
tox
oxµµεβ
LW
- relación de aspecto
oxox
tC ε
= Capacidad de puerta por unidad de área
Curvas y ecuaciones (nMOS)
Si Vgs< Vth (Zona corte)
0=dsI
Si Vgs-Vth > Vds (Zona lineal)
VdsVdsVtVgsIds
−−=
2)(
2
β
Si Vgs-Vth < Vds (Zona saturación)
[ ]VdsVdsVtVgsIds −−= )(22β
o
13
Zona de corte Zona de corte
Vgs< Vth o Vgs>Vt y Vds=0
n+ n+
Sustrato p
Fuente DrenadorPuerta
canal n
GEr
Vgs Vds
0=dsI
Vgs<Vt
D SModelo equivalente:
14
Zona lineal Zona lineal
n+ n+
Sustrato p
Fuente DrenadorPuerta
GEr
Vgs Vds
DEr
0< Vds <Vgs-Vth
[ ]VdsVdsVtVgsIds −−= )(22β
[ ]VdsVtVgsIdsVds
−−=
)(22
1β
[ ] ( )cte
VtVgsL
WKVtVgsIdsVds
=−
=−
≅1
)(1
β
15
Zona lineal Zona lineal
Modelo equivalente:
( ) cteVtVgsKW
LR =
−
≅
1
Rn o Rp
D SR5<R4<R3R5<R4<R3
16
Zona de saturación Zona de saturación
0< Vds> Vgs-Vth
[ ]VdsVdsVtVgsIds −−= )(22β
Sustrato p
Fuente DrenadorVgs-Vt
Vds
DEr
GErn+ n+
Vds
o
Canal estrangulado o pinch-off( ) satIVdsVtVgsIds ≅=−= 22
22ββ
( ) ( ) cteVdsVtVgsL
WKsatIds ≅+−
= λ1
2)( 2
IsatcteIds =≅ .
λ - factor de modulación del canal (0,02 - 0,005)
17
Zona de saturación Zona de saturación
Modelo equivalente:
IsatcteIds =≅ .
SD
Ids=Isat
Fuente de corriente
18
Ecuaciones de un transistor nMOSEcuaciones de un transistor nMOS
Zona de corte
Zona lineal
Zona de saturación
Vgs<Vt
Vds < (Vgs-Vt)
Vds > (Vgs-Vt) ( )VdsVtVgsL
WCsatIds oxn λµ+−
= 1)(
2)( 2
[ ]VdsVdsVtVgsL
WCIds oxn−−
= )(2
2µ
0=Ids
Vgs>Vt
Vgs>Vt
19
Ecuaciones de un transistor pMOSEcuaciones de un transistor pMOS
Zona de corte
Zona lineal
Zona de saturación
Vgs>Vt
Vds > (Vgs-Vt)
Vds < (Vgs-Vt) ( )VdsVtVgsL
WCsatIds oxp λµ+−
= 1)(
2)( 2
[ ]VdsVdsVtVgsL
WCIds oxp−−
= )(2
2µ
0=Ids
Vgs<Vt
Vgs<Vt
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Modos de funcionamiento de un transistor MOSModos de funcionamiento de un transistor MOS
Zona de corte
Zona lineal
Zona de saturación
nMOS pMOS
(0<Vgs<Vt) (0>Vgs>Vt)
Vds < (Vgs-Vt) Vds > (Vgs-Vt)
Vds > (Vgs-Vt) Vds < (Vgs-Vt)
Vgs<Vt
|Ids|=Isat
SD
Modelo eléctrico
equivalente
Rn o Rp
D S
21
Tensión umbral (Efecto de sustrato)
La tensión umbral Vt en un transistor MOS no es constante y depende de la diferencia de voltaje entre el sustrato y la fuente del transistor Vsb. A este hecho se le conoce como como “efecto de polarización del sustrato” o “efecto de sustrato”
La expresión utilizada para reflejar esta dependencia entre Vt y Vsb, es como sigue:
( )[ ]bsbbtot VVV φφγ 22 −++=
donde:−sbV diferencia de tensión entre fuente y sustrato
−toV
−
=
i
Ab n
Nq
kT lnφ
−γ0=sb
constante que refleja el efecto de polarización del sustrato
(valores típicos: 0,4 V0.5)
potencial del sustrato
tensión umbral del transistor cuando V
22
Tensión umbral (cont.)
densidad de portadores en el sustrato (semiconductor dopado) ( )31610 −cm−AN
densidad de portadores en el semiconductor intrínseco ( )31010 −cm−in
En el programa de simulación de circuitos SPICE (Simulation Program withIntegrated Circuit Emphasis) estos parámetros reciben la siguiente denominación:
0,37 0,36VPHI
2x1016 4x1016cm-3NSUB
0,7 -1,1VVTO
V0.5GAMMA
Valores típicos (1 µm)nMOS pMOS
UnidadesSPICE
(denominación)parámetro
γ
toV
AN
bs φφ 2=
4,0 4,0
23
Capacidades en los transistores MOS
poli
oxido
Canal L p
LD LD
xjxj
SG
D
Substrato o bulk
Transistor nMOS
Se forma una capacidad:
- cuando hay estructuras
(conductor aislante semiconductor)
- uniones PN
LD difusión lateral
xj profundidad de difusión, anchura de las islas
24
Capacidades en los transistores MOSCapacidades asociadas a la puerta
GS
Canal L p
CGC
CCB
D
CGC - Capacidad puerta canal (poli-oxido-canal)
CCB - Capacidad canal substrato (BULK). Unión N (canal) P (bulk)
Substrato o bulk
25
Capacidades en los transistores MOS
Capacidades asociadas al solapamientoG
S
p
CGC
CCB
CGSOCGDO
D
CGSO - Capacidad puerta fuente solapamiento (poli-oxido-isleta)
CGDO - Capacidad puerta drenadorsolapamiento (poli-oxido-isleta)
Substrato o bulk
26
Capacidades en los transistores MOSCapacidades asociadas a los drenadores y
fuentesGS
p
CGC
CCBCSB
CGSOCGDO
CDBCSLCDL
D
CSB - Capacidad fuente (N) substrato (P)
CDB - Capacidad drenador (N) substrato (P)
CSL - Capacidad fuente (N) substrato (P) Lateral
CDL - Capacidad drenador (N) substrato (P) Lateral
Substrato o bulk
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Capacidades en los transistores MOSA efectos de cómputo, se supone todas las capacidades
originadas por uniones PN, englobadas en una zona
deflexión
GS
p
CGCCGSOCGDO
D
CCBCSB CDB
CSL CDL
Calculo aproximado de la capacidad de puerta
Cg = CGC + CGSO + CGDO
CGC = Cox L W - 2 Cox LD W ≅ Cox L W Substrato o bulk
Suponiendo que las dos difusiones laterales son iguales CGDO = CGDO = Cox LD W y de valor despreciable frente a Cg
C = capacidad del oxido por unidad de área (Cox) x area ( L W)
Cox = Capacidad/area = εox (permitividad del oxido)/ Tox (anchura del oxido)
28
Modelo de resistencia-capacidadDrenador (D)Puerta (G)
Resistencia de canal Rn o RpCox L W
Fuente (S)Substrato
Tox Ln 1
µn εox Wn (VGS - VTH)Rn
Ln 1
µn Cox Wn VDD
VGS - VTH ≅ VDD
Tox Lp 1
µp εox Wp (VGS - VTH)
Lp 1
µp Cox Wp VDD
Rp
La movilidad de los electrones es entre 2,5 a 3 veces la movilidad de los huecos
µn = 2,5 µp
29
R∝L/CoxW L = 1
Drenador o fuente Drenador o fuenteCANAL
C∝CoxLW Puerta
W = 2 layout
R tiene un valor proporcional a 1/2
C tiene un valor proporcional a 2L = 2
R tiene un valor proporcional a 1/2
C tiene un valor proporcional a 8W = 4
30
El inversor CMOSEl inversor CMOS
VDD
GND
VO
VI
0 V
VDD
31
El inversor CMOSEl inversor CMOS
1 0 10
VI
VDD
GND
VO
101 0
VDD
“1”
GND
“0”ON
OFF“1”
VDD
GND
“0”
VDD
GND
ON
OFF
“0”“1”
VDD
GND
ON
VDD
GND
ON
VDD
GND
32
Función de Transferencia, diferencia entre un caso ideal y real
Caso real
Caso ideal
33
Función de transferenciaFunción de transferencia
dVS/dVE = -1
dVS/dVE = -1
VOL VIH
VOH
VIL
Atenuación
Amplificación
Atenuación
34
Ventrada VsalidaNiveles de ruido
VOL – VIL= NML
Región de transición
VOHVOH – VIH = NMH
VIH
VILVOL
VOH VOL VIL VOH VIH VOL
Conexión Conexión
ruido ruido
35
Función de transferenciaFunción de transferencia
VO
VIVTH n
VOLVDD+ VTH p
p “ON”n “OFF”
p “ON”n “ON”
p “OFF”n “ON”
VOH
TRANSISTOR P → ON; VGB= VI-VDD< VTH p
TRANSISTOR N → ON ; VGB= VI > VTH n
VDD
GND
VI
Transistor p → ON VI < VDD+VTH p
Transistor n → ON VI > VTH n
36
Condiciones para determinar las tensiones y zonas de funcionamiento
0 V
VGSN
Idp
Idn
Vdsn = Vsal
+
-
s
d
s
Los dos transistores están en serie, por tanto sus corrientes tienen que ser iguales, dado que sus drenadores están unidos: Idp = - Idn
Teniendo en cuenta las referencias de los substratos, las tensiones de puerta:
VGSP = Vent - Vdd
VGSN = Vent - 0 = Vent
Vdd-
VGSP Vdsp
Vent
Vdsp VddLas tensiones en los drenadores:
Vdsp= Vsal - VddVdsn = Vdsp + Vdd=Vsal
Vdsn = Vsal
Estudio de las regiones: Vent < VtN (Región A)
•Transistor N cortado
•Idp , Idn = 0
• Transistor P
•Vent (0,6) – Vdd (5) - VtP < 0 transistor activo ON
ACondiciones:
Vent < VtN ≈ 0,6
•Vsalida = VOH = Vdd = 5
• VtP = -1
VtN •Vent (0,6) – Vdd (5) - VtP < Vsalida (5) – Vdd (5)
Transistor P en zona lineal
Estudio de las regiones: VtN <Vent < VIL (Región B)
•Transistor N
•Vent > VtN (activo – ON)•VGSN (1,75) - VtN ( 0,6 ) < VDSN (4,75)
SATURADO
• Transistor P
•Vent (1,7) – Vdd (5) - VtP < 0 (activo ON)
B
Condiciones:
•Vent = VGSN ≈ 1,75 V
•Vsalida = V DSN ≈ VOH ≈ 4,75V
• VtN ≈ 0,6 V
• VtP = -1
VIL •Vent (1,75) – Vdd (5) - VtP < Vsalida (4,75) – Vdd (5)
ZONA LINEAL
39
Calculo de VIL
βn [VGSN – VtN]2 = βp [2(VGSP – VtP) VDSP – VDSP2]
2 2βn [Vent – VtN]2 = βp [2(Vent -Vdd – VtP) (Vsal - Vdd) – (Vsal - Vdd) 2]2 2
Idp
Idn
Vsal
La pendiente es – 1 d Vsal = -1 VIL = Vent
d Vent
VIL = 2 Vsal + VtP – Vdd + βn / VtN
1 + β n / βp
βp
βR = β n / βp
Estudio de las regiones: Vent ≈ Vsal (Región C)
Condiciones:
•Vent = VGSN ≈ 2,6 V
•Vsalida = V DSN ≈ VOH ≈ 2,5V
• VtN ≈ 0,6 V
• VtP = -1
• Transistor P
•Vent (2,6) – Vdd (5) - VtP < 0 transistor activo ON
C •Transistor N
•Vent > VtN (activo – ON)•VGSN (2,6) - VtN ( 0,6 ) < VDSN (2,5)
SATURADO
•Vent (2,6) – Vdd (5) - VtP > Vsalida (2,5) – Vdd (5)•SATURADO
41
Calculo de Vsal = Vin = Vinversion (idealmente Vdd/2)
βn [VGSN – VtN]2 = βp [VGSP – Vtp]2
2 2Idpβn [Vent – VtN]2 = βp [(Vent -Vdd – VtP)2
2 2
Idn
Vsal
Vinversion = √ βR VtN + VtP + Vdd
1 + √ βR
βR = βn / βp
Estudio de las regiones: Vinv<Vent < VIH (Región D)
Condiciones:
•Vent = VGSN ≈ 3,5V
•Vsalida = V DSN ≈ VOH ≈ 0,3 V
• VtN ≈ 0,6 V
• VtP = -1
• Transistor P
•Vent (3,5) – Vdd (5) - VtP < 0 transistor activo ON
D
•Transistor N
•Vent > VtN (activo – ON)•VGSN (3,5) - VtN ( 0,6 ) > VDSN (2,5)
LINEAL
•Vent (3,2) – Vdd (5) - VtP > Vsalida (0,3) – Vdd (5)
SATURACIONVIH
43
Calculo de VIH
βp [VGSP – VtP]2 = βn [2(VGSN – VtN) VDSN – VDSN2]
2 2βp [Vent – Vdd - Vtp]2 = βn [2(Vent – VtN) Vsal – Vsal
2]2 2
Idp
La pendiente es – 1 d Vsal = -1 VIH= Vin
d VentIdn
VIH = βR (2 Vsal + Vtn) + Vdd + Vtp
1 + βR Vsal
βR = β n / βp
Condiciones:
•Vent = VGSN ≈ 4,2 V
•Vsalida = V DSN ≈ VOH ≈ 0 V
• VtN ≈ 0,6 V
• VtP = -1
• Transistor P
•Vent (4,2) – Vdd (5) - VtP (-1) > 0
CORTADO
E
•Transistor N
•Vent > VtN (activo – ON)•VGSN (4,2) - VtN ( 0,6 ) > VDSN (0)
LINEAL
Estudio de las regiones: Vent > Vdd + VtP (Región E)
Vdd + VtP•Transistor N cortado
•Idp , Idn = 0
45
Resumen modos de operación
RegiRegióónn VVentent VVsalsal nMOSnMOS pMOSpMOS
A < VTN VOH cortado lineal
B VIL alto ≈ VOH saturación lineal
C Vinversion Vinversion = Vdd/2 saturación saturación
D VIH bajo ≈ VOL lineal saturación
E > (Vdd + VTP) VOL lineal corte
46
Influencia de βR = βn / βp en la función de transferencia
Sin el inversor es simétrico βn / βp = 1 VTN = - VTP
β = µε W/ L tox = µ Cox (W/L)
βn / βp = µn Cox (W/L)n
µp Cox (W/L)p
Suponiendo que Cox es igual para ambos
transistores y µp ≈ 2,5 µp
2,5 (W/L)n ≈ (W/L)p
47
Retardos de propagación Retardos de propagación TIEMPO QUE TRANSCURRE DESDE QUE UNA TRANSICION EN LA ENTRADA
PRODUCE UNA TRANSICION EN LA SALIDA
ElementoCapacitivo
Puerta(G)
Sustrato
Puerta(G)
Sustrato (B)
Drenador(D)
Fuente(S)
Puerta(G)
Sustrato (B)
Fuente(S)
ElementoResistivo
Fuente
Drenador
Tiempo de retardo ≈ Kτ ≈ K R C
48
Retardos de propagación Retardos de propagación
VDD
CL
Rp CARGA1
RnCL
DESCARGA 2
CL
VDD
10CICLO CARGA1
DESCARGA 2
49
Retardos de propagación Retardos de propagación
50%
tpHL
50%
tpLH
50%
50%
tpHL: tiempo de retardo de alto a bajo
tpLH: tiempo de retardo de bajo a alto
tpd: (tpHL + tpLH) / 2tpdmedio
tpd: el mayor entre tpLH y tpHLtpdmax
50
El inversor CMOS. Retardos de propagaciónVisión puerta-substrato
Sp
VDD
0V
vS
P
P
N
P
PP
Dp
v
0V
ve
VDD
Cp
Cn
ve
VDD
ve
Cp+Cn
Gp
e VS
DnGn
0VSn
El inversor CMOS. Retardos de propagación Visión drenador-fuente
Sp
Dp
Si conduce solo PVDD
0V
vS
Ve
Rp
Dn
SnSi conduce solo N
Como se ha analizado al estudiar la función de transferencia del inversor, los dos transistores no suelen estar en la zona lineal simultáneamente
Rn
El inversor CMOS. Retardos de propagaciónEntrada 0 V- Salida VDD - Conduce el transistor P
V
Cp
Cn
Rp
DD
Ve
VDD
0V
vS
Sp
VDD
Vs = Vc
Dp
τc = Rp (Cp+ Cn) = Rp CL
Tiempo de retardo (tpLH) ≅ 4 τc
53
El inversor CMOS. Retardos de propagaciónEntrada VDD - Salida 0V Conduce el transistor N
Ve
VDD
0V
vS
Sn
Cp
Cn
VDD
Vs = VcRn
Tiempo de retardo (tpHL) ≅ 4 τd
0V
Dn
τd = Rn (Cp+ Cn) = Rn CL
54
El inversor CMOS. Retardos de propagación
v VDD
t00 t
ve
VDD/2
VDD
0V
t=0 t=t0
55
Tiempos de retardo para una capacidad de carga de 0,01pF
56
Tiempos de retardo para una capacidad de carga de 0,02pF
57
Tiempos de retardo para una capacidad de carga de 0,1 pF
58
Tiempos de retardo para una capacidad de carga de 0,5 pF
59
Disipación de potencia Disipación de potencia
POTENCIA
POTENCIA ESTATICA POTENCIA DINAMICA- Salida estable - En transiciones
60
Disipación de potencia Disipación de potencia
POTENCIA ESTATICA
N N P P
PN
VDDGND GG
ID=0
Idiodo= I0 (eqV / KT - 1)
PE≈ Σ Ifugas VDDN
1
61
Disipación de potencia Disipación de potencia
POTENCIA ESTATICA
N N P P
PN
VDDGND GG
Si se considera que la corriente de fugas por transistor a temperatura ambiente esta comprendida entre 0,1 a 0,5 nA. Un inversor funcionando a 5V, disiparía entre:
PE ≈ Σ 0,1 nA 5 V = 1 nW2
1PE ≈ Σ 0,5 nA 5 V = 5 nW
2
1
62
Disipación de potencia Disipación de potencia
CARGA Q=CLVDD
pMOS
E=CLVDD2ENERGIA DISIPADA
POR CICLO POTENCIA DISIPADA P=CLVDD
2 f
POTENCIA DINAMICA
VDD
CL
10CICLO CARGA1
DESCARGA 2
63
T/2
T1
TPmedia = Idn(t) Vcn(t) dt + Idp(t) Vcp(t) dt
0
T/21
TIdn
Idn(t)
+
Vcn(t)
+
Transistor N: Idn(t) = - C dVc/dt
Vcn(t) = Vc (t)
Transistor P: Idp(t) = C dVc/dt
Vcp(t) = Vdd - Vc (t)
Vcp(t)
Vdd
Idp(t) RpVdd
Pmedia = - C dVc/dt Vc(t) dt +
+ C dVc/dt (Vdd - Vc (t)) dtT/2
T1
T
0
T/21
T
64
0
T/21
TPmedia = - C Vc(t) dVc + C (Vdd - Vc (t)) dVc
T/2
T1
T
Teniendo en cuenta que el termino diferencial ha cambiado,habrá que redefinir los limites de la integral en términos de la Vc
Límites para N: Valor inicial Vc = Vdd y valor final Vc = 0 (descarga)
Limites para P Valor inicial Vc = 0 y valor final Vc = Vdd (carga)
0
Vdd
TVdd
0
T
Pmedia = C/T [(- V2c /2) + (Vdd Vc - V2
dd/2 ) ] = V2dd C/T = V2
dd C f Vdd
Vdd0
1Pmedia = - C Vc(t) dVc + C (Vdd - Vc (t)) dVc1
0Vdd 0
Dado que C = Cox LW, tanto la reducción de las dimensione como la tensión de polarización contribuyen a disminuir el consumo
65
Bibliografía básica:[Rab.96] J. M. Rabaey, “Digital Integrated Circuits: A Design Perspective”,
Prentice-Hall, 1996.Manual de usuario de la herramienta Microwind2 © (E.Sicard)
Bibliografía complementaria:[Kan.99] S-M, Kang/Y. Leblebici,”CMOS Digital Integrated Circuits: Analysis
and Design”, McGraw-Hill, 2ª Ed., 1999[Wes.93] N. Weste/K. Eshraghian,”Principles of CMOS VLSI Design: A
Systems Perspective”, Addison-Wesley, 2ª Ed., 1993.