thiẾt kẾ mẠch khuẾch tẠi tẦn sỐ 0.9 ghz vỚi ĐỘ lỢi 10db vÀ cỰc tiỂu hỆ...

ĐẠI HỌC BÁCH KHOA THÀNH PHỐ HỒ CHÍ MINH KHOA ĐIỆN - ĐIỆN TỬ

BỘ MÔN KỸ THUẬT VIỄN THÔNG

TIỂU LUẬN MÔN HỌC

MẠCH TÍCH HỢP SIÊU CAO TẦN ĐỀ TÀI: THIẾT KẾ MẠCH KHUẾCH TẠI TẦN SỐ 0.9 GHz VỚI ĐỘ LỢI

10dB VÀ CỰC TIỂU HỆ SỐ NHIỄU

Giáo viên hướng dẫn:

TS. HUỲNH PHÚ MINH CƯỜNG

Học viên: LÊ HỒNG ANH

NGUYỄN HỒ BÁ HẢI Nhóm : 08

HỒ CHÍ MINH, 05/2014

Mạch Tích Hợp Siêu Cao Tần Giáo viên hướng dẫn: TS. Huỳnh Phú Minh Cường

Nhóm 08: Lê Hồng Anh – Nguyễn Hồ Bá Hải 2

MỤC LỤC

LỜI CẢM ƠN................................................................................................................................ 3

THIẾT KẾ MẠCH KHUẾCH TẠI TẦN SỐ 0.9 GHz VỚI ĐỘ LỢI 10dB VÀ CỰC TIỂU HỆ SỐ NHIỄU ..................................................................................................................................... 4

1. GIỚI THIỆU CHUNG VỀ THIẾT KẾ MỘT MẠCH KHUẾCH ĐẠI NHIỄU THẤP ...... 4

2. TIẾN TRÌNH THIẾT KẾ ..................................................................................................... 6

2.1 CHỌN TRANSISTOR .................................................................................................... 6

2.2 ĐỘ ỔN ĐỊNH .................................................................................................................. 9

2.3 TÍNH TOÁN CÁC THÔNG SỐ NHIỄU ....................................................................... 9

2.4 TÍNH TOÁN ĐỘ LỢI CỦA MẠCH KHUẾCH ĐẠI .................................................. 10

2.5 PHỐI HỢP TRỞ KHÁNG CHO MẠCH KHUẾCH ĐẠI ........................................... 13

2.6 THIẾT KẾ PHÂN CỰC CHO MẠCH KHUẾCH ĐẠI .............................................. 18

3. KẾT QUẢ MÔ PHỎNG ..................................................................................................... 19

4. THỰC HIỆN LAYOUT CHO MẠCH KHUẾCH ĐẠI ..................................................... 21

5. KẾT LUẬN .......................................................................................................................... 21

TÀI LIỆU THAM KHẢO ........................................................................................................... 22



LỜI CẢM ƠN

Nhóm thực hiện xin gửi lời cảm ơn chân thành và sâu sắc đến Thầy TS. Huỳnh Phú Minh Cường về những bài học đầy tính thực tiễn về công nghệ mạch tích hợp siêu cao tần, về những hiểu biết sâu rộng đối với chuyên ngành Điện Tử Viễn Thông và về xu hướng phát triển của ngành học.

Trong thời gian hữu hạn việc thực hiện đề tài của nhóm không thể tránh những thiếu sót trong tiểu luận. Kính mong Thầy và các bạn thông cảm và chỉ dạy thêm.

Thân chúc Thầy và các bạn lời chúc sức khỏe, niềm vui và hạnh phúc trong công việc và cuộc sống!

Thành phố Hồ Chí Minh, ngày 01 tháng 06 năm 2014 Nhóm thực hiện 08 Lê Hồng Anh- Nguyễn Hồ Bá Hải



THIẾT KẾ MẠCH KHUẾCH TẠI TẦN SỐ 0.9 GHz VỚI ĐỘ LỢI 10dB VÀ CỰC TIỂU HỆ SỐ NHIỄU

1. GIỚI THIỆU CHUNG VỀ THIẾT KẾ MỘT MẠCH KHUẾCH ĐẠI NHIỄU THẤP

Bên cạnh sự ổn định và độ lợi, một phần thiết kế quan trọng khác được xem xét cho một

bộ khuếch đại siêu cao tần đó là hệ số nhiễu (Noise Figure). Trong các ứng dụng của bộ thu

thường yêu cầu phai có bộ tiền khuếch đại với một hệ số nhiễu thấp nhất có thể, bởi vì tầng

đầu tiên của một bộ thu có ảnh hưởng lớn đến sự thi hành nhiễu của cả hệ thống. Thông

thường không thể đạt được cả hai sự cực tiểu hệ số nhiễu và cực đại độ lợi cho một bộ

khuếch đại, tuy nhiên một vài sự tương nhượng có thể được thực hiện. Điều này có thể được

thực bởi việc sử dụng vòng tròn đẳng độ lợi và vòng tròn đẳng hệ số nhiễu để lựa chọn một

sự đánh đổi khả dụng giữa hệ số nhiễu và độ lợi. Trong bài tiểu luận này chúng ta sẽ đưa ra

các công thức cho vòng tròn đẳng hệ số nhiễu và biểu diễn chúng được sử dụng như thế nào

trong thiết kế một bộ khuếch đại transistor. Hệ số nhiễu của một bộ khuếch đại hai cửa có

thể được biểu diễn như sau

2

min ,NS opt

S

RF F Y YG

(1.1)

Trong đó,

YS = GS + jBS: là dẫn nạp nguồn được đưa đến transistor.

Yopt: dẫn nạp nguồn tối ưu để cực tiểu hệ số nhiễu.

Fmin: hệ số nhiễu cực tiểu của transistor, đạt được khi YS = Yopt.

RN: điện trở nhiễu tương đương của transistor.

GS: phần thực của dẫn nạp nguồn.

Thay vì sử dụng dẫn nạp YS và Yopt, chúng ta có thể sử dụng hệ số phản xạ ΓS và Γopt, trong

đó,



11 ,111 .1

SS

O S

optopt

O opt

YZ

YZ

(1.2)

ΓS là hệ số phản xạ nguồn. Fmin, Γopt, và RN được đặc trưng bởi transistor được sự dụng,

được gọi là các thông số nhiễu của thiết bị; chúng có thể được đưa ra bởi nhà sản xuất hoặc

đo đạc.

22

22 2

4 .1 1

S optS opt

o S opt

Y YZ

(1.3)

Thêm vào đó,

2

2

11 11 1Re .2 1 1 1

SS SS S

o S S o S

G YZ Z

(1.4)

Sử dụng công thức (1.1) đưa ra hệ số nhiễu như sau

2

min 22

4 .1 1

S optN

o S opt

RF FZ

(1.5)

Đối với một hệ số nhiễu cố định F công thức (1.5) có thể biểu diễn thành một vòng tròn

trong mặt phẳng ΓS. Đầu tiên ta biểu diễn thông số hệ số nhiễu N như sau,

22min

2 1 ,4 /1

S optopt

N oS

F FNR Z

(1.6)

N là một hằng số cho một hệ số nhiễu được đưa ra và tập hợp các thông số nhiễu. Do đó có

thể viết lại như sau

2

2

2

1 ,

,

.1 1

S opt S opt S

S S S opt S opt opt opt S

S opt S opt optS S

N

N N

NN N



Thêm 2 2/ 1opt N vào cả hai vế ta được

21

.1 1

optopt

S

N N

N N

(1.7)

Kết quả này định nghĩa các vòng tròn đẳng hệ số nhiễu với tâm là

,1

optFC

N

(1.8)

Và bán kính là

21

.1

opt

F

N NR

N

(1.9)

2. TIẾN TRÌNH THIẾT KẾ

2.1 CHỌN TRANSISTOR

Bước quan trọng đầu tiên trong quá trình thiết kế mạch khuếch đại là lựa chọn

Transistor phù hợp với các yêu cầu đặc trưng của mạch khuếch đại. Trong đề tài này, mục

đích của việc thiết kế là thực hiện mạch hoạt động tại tần số 0.9 GHz và có độ lợi tại ngõ ra

là 10dB. Trong trường hợp này Transistor NEC's NE85619 “Low Noise Bipolar Transistor”

được chọn cho mạch khuếch đại. Các thông số đặc trưng của Transistor là có khả năng hoạt

động đến tần số 5 GHz và Vce = 3V Ic = 5mA. Ta thực hiện tìm các thông số nhiễu của

Transistor tại tần số 0.9 GHz. Bởi vì, nhà sản xuất không cung cấp các thông số NFmin,

Γopt, và RN tại tần số 0.9 GHz trong cả datasheet và mô hình thông số S của transistor, nên

ta phải thực hiện mô phỏng trên ADS để tìm các thông số đó trên mô hình tín hiệu lớn.

Đầu tiên, ta phải phân cực cho transistor với Vce = 3V và Ic = 5mA. Ta thiết lập một

mạch phân cực như trong hình (2.1). Mô hình tín hiệu lớn của transistor NE85619 được lấy

từ thư viện “Low Noise Bipolar Transistor” của công ty thiết kế chip RENESAS. Thực

hiện một mô phỏng DC, để thấy được kết quả ta chọn “Simulate Menu > Annotate DC



solution”. Mô hình tín hiệu lớn đôi khi sẽ cho các thông số S không chính xác; do đó, ta

phải kiểm tra đối chiếu với mô hình thông số S của transistor.

Hình 2.1 Mạch phân cực của Transistor.

So sánh kết quả mô phỏng với mô hình thông số S của transistor như sau



Hình 2.2 Các thông số S của Transistor tại 0.9 GHz.



11 12 21 22S 0.515 171.76 , S 0.104 47 , S 3.202 76.1 , S 0.276 54.8 .

Từ kết quả ta thấy có sự sai lệch giữa mô hình tín hiệu lớn và mô hình thông số S. Tuy nhiên, tại tần số 0.9 GHz sự sai lệch giữa các thông số không đáng kể.

2.2 ĐỘ ỔN ĐỊNH

Ta tiến hành xem xét các điều kiện để mạch ổn định không điều kiện sử dụng phương pháp K test

11 22 12 21

2 2 2 2 2 211 22

12 21

(0.515 171.76 )(0.276 54.8 ) (0.104 47 )(3.202 76.1 )0.195

1 1 (0.515) (0.276) (0.195) 1.0462 2(0.104)(3.202)

S S S S

S SK

S S

Ta thấy 1 và K > 1 nên Transistor ổn định không điều kiện tại tần số 0.9 GHz.

2.3 TÍNH TOÁN CÁC THÔNG SỐ NHIỄU

Sử dụng ADS để tính toán các thông số nhiễu từ mô hình transistor tín hiệu lớn. Để

tính toán các thông số nhiễu tại tần số 0.9 GHz ta sử dụng tùy chọn “Single Point Sweep” và

thiết lập nhiệt độ ở 16.85oC (tương ứng với nhiệt độ chuẩn cho nhiễu là 290K). Trong bộ

điều khiển “S Parameter” ta chọn “noise calculation”.



Hình 2.3 Mô hình tính toán thông số nhiễu của Transistor tại 0.9 GHz.

Sử dụng mô hình trên ta thu được kết quả như sau

Hình 2.4 Kết quả mô phỏng các thông số nhiễu của Transistor tại 0.9 GHz.

2.4 TÍNH TOÁN ĐỘ LỢI CỦA MẠCH KHUẾCH ĐẠI

Độ lợi của tổng cộng của mạch khuếch đại là

10T S O LG G G G dB



Trong đó, 2 221 3.202 10OG S dB

Vậy 0S LG G dB

Thực hiện tính toán vòng tròn đẳng độ lợi cho 0 1SG dB

max 2max11

O112

11

211

211

1 1.36 1.34 0.7351

0.407 171.761 1

1 10.407

1 1

SS S

S

SS

S

S

SS

GG dB gGS

g SCg S

g SR

g S

Thực hiện tính toán vòng tròn đẳng độ lợi cho 0 1LG dB

max 2max22

O222

22

222

222

1 1.082 0.34 0.9241

0.257 54.81 1

1 10.256

1 1

LL L

L

LL

L

L

LL

GG dB gGS

g SCg S

g SR

g S

Thực hiện vẽ các vòng tròn đẳng độ lợi 0SG dB , 0LG dB và tìm các giá trị ΓS, ΓL để cực

tiểu hệ số nhiễu của mạch khuếch đại.



Hình 2.5 Tìm ΓS và ΓL từ các vòng tròn đẳng độ lợi.

Từ các vòng tròn đẳng độ lợi 0SG dB , 0LG dB biểu diễn trên đồ thị Smith ta chọn các

giá trị ΓS, ΓL như sau

o o0.29 101 0.2 122S L

GL = 0 dB

GS = 0 dB

ΓL

ΓS

Γopt



Sử dụng các kết quả này cho ta hệ số nhiễu như sau

2

min 220

4 1.53 1.851 1

S optN

S opt

RF F dBZ

2.5 PHỐI HỢP TRỞ KHÁNG CHO MẠCH KHUẾCH ĐẠI

Chúng ta thiết kế các mạch phối hợp đế đạt được công suất ngõ ra mong muốn và các

mức độ công suất bị phản xạ về ngõ vào.

Hình 2.3 Cấu trúc của một mạch khuếch đại hai cửa.

Mạch phối hợp trở kháng ngõ vào và ngõ ra được thiết kế để kết hợp điện trở 50 của

nguồn và tải với trở kháng ngõ vào và ngõ ra của tầng khuếch đại nhằm truyền tải công suất

tối đa đến tầng khuếch đại với hệ số nhiễu được giảm thiểu.

Thực hiện thiết kế mạch phối hợp trở kháng ở ngõ ra và ngõ vào mạch khuếch đại sử

dụng đồ thị Smith với các giá trị ΓS, ΓL được chọn. Kết quả tính toán trên đồ thị Smith như

sau

Input MatchingNetwork

Transistor Output MatchingNetwork

[S]

OUT L

S IN

(ZS) (Zin ) (Zout) (ZL

50

50



Hình 2.6 Thực hiện phối hợp trở kháng cho ngõ vào mạch khuếch đại.

0.360Ʌ

0.086Ʌ

ΓS

yS

jbS

0.148Ʌ



Hình 2.7 Thực hiện phối hợp trở kháng cho ngõ ra mạch khuếch đại.

0.141Ʌ

ΓL

yL

jbL

0.331Ʌ

0.062Ʌ



Từ kết quả phối hợp trở kháng ta có được mạch như sau

Hình 2.8 Mạch khuếch đại thực hiện phối hợp trở kháng.

Thiết kế đoạn truyền sóng Z0 = 50 Ω dùng Microstrip Line, Substrate FR4 ԑr = 4,6. Giả

sử độ dày của đoạn truyền sóng là h1, và độ rộng là W1. Ta thực hiện tìm tỉ số W1/h1, dự

đoán W1/h1 < 2

12

1

82

A

A

W eh e

Trong đó,

1 1 1 0.110.23 1.557760 2 1

C r r

r r

RA

Vậy

12

1

8 1.849 22

A

A

W eh e

Ta chọn h1 = 1 mm và W1 = 1.849 mm.

Kiểm tra lại tính toán với phần mềm APPCAD ta được kết quả như sau

0.086Ʌ

0.212Ʌ

0.190Ʌ

0.062Ʌ



Hình 2.9 Thiết kế đường truyền sóng 50Ω trên APPCAD.

Từ kết quả tính toán trên APPCAD ta có các thông số của đường truyền sóng như sau

H = 1mm, W = 1.835mm, T = 0.01mm, Z0 = 50.01Ω, Ʌ = 179.386mm.

Từ kết quả trên ta có được mạch phối hợp trở kháng như sau

Hình 2.10 Mạch khuếch đại thực hiện phối hợp trở kháng.

15.43mm

38.03mm

34.08mm

11.12mm



2.6 THIẾT KẾ PHÂN CỰC CHO MẠCH KHUẾCH ĐẠI

Thiết kế của một mạch phân cực DC để cách ly tín hiệu RF với DC trong băng thông

mong muốn được đưa ra. Nó bao gồm một cuộn dây và một tụ điện mắc vào mạch dạng

hình T (DC feeding và blocking).

Nguồn: MICROWAVE TRANSISTOR AMPLIFIER Analysis and Design – Guillermo Gonzalez.

Đối với mạch khuếch đại cao tần, chúng ta sử dụng đoạn Microstrip Line dài λ /4 thay

cho cuộn L. Với λ /4 44.847 mm ta có mạch phân cực như sau

Hình 2.11 Mô hình mạch khuếch đại công suất với phân cực DC trên ADS.



3. KẾT QUẢ MÔ PHỎNG

Sau khi thực hiện phân cực cho mạch khuếch đại ta thực hiện lại các mô phỏng để

kiểm tra các thông số của mạch.

Hình 3.1 Mô hình mô phỏng mạch khuếch đại trên ADS.

Ta thực hiện mô phỏng các thông số của mạch bằng cách gắn một nguồn AC ở tần số

0.9 GHz với công suất thay đổi từ -20dBm đến 10dBm. Thực hiện đô công suất ở ngõ ra và

tính toán độ lợi của mạch tương ứng với mỗi công suất ngõ vào. Ngoài ra, ta cũng tiến hành

xác định ma trận thông số S và các thông số nhiễu của mạch. Kết quả mô phỏng thu được

như sau



Hình 3.2 Kết quả mô phỏng mạch khuếch đại trên ADS.



Từ kết quả mô phỏng ta thấy độ lợi của mạch đạt gần đúng 10dB và hệ số nhiễu của

mạch là NF = 1.704 = 2.31dB có sự sai lệch không đáng kể so với giá trị tính toán

(NF=1.85dB).

4. THỰC HIỆN LAYOUT CHO MẠCH KHUẾCH ĐẠI

Hình 4.1 Kết quả thực hiện mạch layout trên ADS.

5. KẾT LUẬN

Bài tiểu luận đã thực hiện thiết kế mạch khuếch đại với độ lợi 10dB hoạt động tại tần

số 0.9GHz.

Hệ số nhiễu của mạch đã được cực tiểu, tuy nhiên vẫn còn sai số đáng kể giữa kết

quả thiết kế và mô phỏng.

Phần thực hiện layout cho mạch vẫn chưa hoàn chỉnh vì thiếu các thư viện phần

mềm.



TÀI LIỆU THAM KHẢO

[1] TS. Huỳnh Phú Minh Cường, “MICROWAVE INTERGRATED CIRCUITS”, Chapter 4, Microwave Amplifier, Ho Chi Minh city University of Technology, 2014.

[2] Ahmed Sedek Mahmoud Sayed, “ULTRA WIDEBAND 5W HYBRID POWER

AMPLIFIER DESIGN USING SILICON CARBIDE FESFETS”, Master of Engineering, Elektrotechnik und Informatik der Technischen Universität Berlin, 2005.

[3] Guillermo Gonzalez, “MICROWAVE TRANSISTOR AMPLIFIER Analysis and Design”, Second Edition, Prentice Hall.

[4] Marian K.Kazimierczuk, “RF POWER AMPLIFIERS”, First Edition, A John Wiley and Sons, Ltd., Publication, 2008.

[5] “RF Devices / RF Transistor – ADS Design Kit”, http://sg.renesas.com/products/microwave, Renesas Electronics Corporation, 2010-2014.

[6] Prof. Steve Long, “Harmonic Balance Simulation on ADS”, University of California Santa Barbara, 2011.

[7] Prof. Steve Long, “Using ADS to simulate Noise Figure”, University of California Santa Barbara, 2011.

http://sg.renesas.com/products/microwave,

thiẾt kẾ mẠch khuẾch tẠi tẦn sỐ 0.9 ghz vỚi ĐỘ lỢi 10db vÀ cỰc tiỂu hỆ...

Education