Low-Power Very Fast Dynamic Logic Circuits

GVHD : Bùi Trọng Tú

SVTH:

3.Phạm Văn Mạnh MSSV: 0720148

4.Trần Văn Thăng MSSV: 0720073

TRƯỜNG: ĐẠI HỌC KHOA HỌC TỰ NHIÊN TPHCM

KHOA: Điện tử Viễn thông

12/06/11 2

NỘI DUNG THUYẾT TRÌNH

2. GIỚI THIỆU VỀ MẠCH LOGIC ĐỘNG TỐC ĐỘ CAO CÔNG SUẤT THẤP.

3. CÁC THÀNH PHẦN ĐỒNG BỘ HÓA CƠ BẢN, ĐỒNG HỒ ĐƠN CHỐT VÀ FLIP-FLOP.

4. KỸ THUẬT VI MẠCH TỐC ĐỘ TRUYỀN DẪN CAO.

4. CHỨC NĂNG VÀ LỢI ÍCH CỦA MẠCH CMOS ĐỘNG TỐC ĐỘ CAO.

5. TÀI LIỆU THAM KHẢO.

Giới thiệu

Để công nghệ CMOS đạt được tốc độ truyền cao thường tiêu thụ điện năng lớn bởi vì điện năng tiêu thụ tỷ lệ thuận với tỷ lệ hoạt động. Có nghĩa là ở mức thấp tỷ lệ hoạt động của mạch logic tĩnh có thể tiêu thụ ít điện năng hơn so với tốc độ của mạch logic động.

Tuy nhiên, đối với một chức năng logic nhất định, tốc độ cao không có nghĩa là tiêu thụ điện năng cao.

Chính vì vậy mà chúng ta cần tìm hiểu về MẠCH LOGIC ĐỘNG CÔNG SUẤT THẤP TỐC ĐỘ CAO

8.2 Đồng hồ-đơn chốt và Flip-flops

Chốt và flip flops kiểm soát bởi đồng hồ là các khối cơ bản của một hệ thống đồng bộ. Thể hiện bởi pt:

: là năng động tiêu thụ điện năng

: các điện dung tải: cấp điện áp: tần số đồng hồ

A : tỷ lệ hoạt động

Đồng hồ được xem là một tín hiệu hoàn toàn chủ động.

2D L CDDP C V f A=

2DDV

DP

LC

cf

TSPC chốt và Flip-flops

TSPC (Technical Services Planning Committee) Các giai đoạn cơ bản SP, PP, SN và PN ở TSPC hình vẽ:

Giai đoạn SP và PP là giống hệt nhau, ngoại trừtrao đổi dữ liệu và đầu vào đồng hồ, tương tự cho giai đoạn SN và PN

giai đoạn SP (khi đồng hồ là cao) và giai đoạn SN (khi đồng hồ là thấp)

Split-output Latches

Một TSPC flip-flop nonprecharged bao gồm hai chốt cascaded nonprecharged (một loại p và một loại n), và nó trở nên tích cực hơn khi kích hoạt loại p trước loại nTương tự Một TSPC flip-flop precharged được hình thành bởi một chốt nonprecharged TSPC nối tiếp với một chốt precharged TSPC trong một loại đối diện, và nó trở nên tích cực hơn khi chốt nonprecharged TSPC là loại p. Các chốt nonprecharged TSPC và flip-flops được cấp ở công suất thấp .Để giảm điện năng tiêu thụ, nó có thể chỉ sử dụng transistor xung clock đơn duy nhất cho mỗi chốt. Những chốt ở loại-p và loại n.

Non-classic single-clock flip-flops

1. Một TSPC flip-flop sử dụng nhanh chóng và hiệu quả khi dùng 9 transitor, được dựa trên một flip-flop nonclassic. Được miêu tả trong hình a

2. Một TSPC flip-flop với tất cả các xung đồng hồkết nối với điện hoặc mặt đất hình b

3. Một TSPC flip flop với 2 xung đồng hồ và 8 transitor hình c

Sampling phase

Latching phase

-ve (+ve) edge triggered

Trong một nonclassicflip-flop, ta có thể điều khiển được giai đoạn đóng chốt cho một hoặc một vài đầu vào ở mức cao hay thấp.

Trong ví dụ ở hình dưới. The master là một nontransparent cho một đầu vào cao trong giai đoạn đóng chốt và cho tín hiệu ra thấp.

Putting full latch (non-transparent during latching) at the input or output

Để giảm thời gian giữ (hold time), TSPC flip-flop dùng 10transistor minh họa trong hìnhViệc thêm transistor NMOS được điều khiển bởi các tín hiệu nút precharged sẽ làm tăng sự chậm trễ cho một đầu vào cao để đầu ra thấp và làm cho tổng thể giai đoạn duy nhất hoàn toàn nontransparent (tức là một chốt đầy đủ mà không cần bất kỳ bổ sung bất kỳ xung clock hoặc clock devides nào.

Differential Clock-đơn chốt và Flip-flops

Các chốt nonprecharged và flip-flops hay được sử dụng để tránh precharge cho các ứng dụng công suất thấp, đặc biệt là đối với một mạch điện activity ratio thấp Tuy nhiên, để có được kết quả đầu ra khác biệt người ta thêm một inverter vào cho tất cả các đơn chốt đã kết thúc và flipflops. Vấn đề với một cặp chốt vi phân chéo nhau là nó nhạy cảm với tỷ lệ giữa p và n transistor, đặc biệt là cho các loại hình-p chốt hình vẽ

Power-Delay Comparison

+ Flip-flop động với các chốt p-n cổ điển hình a+ Flip-flop động với các chốt p-C2 MOS và n-C2MOS hình b+ Flip-flop tĩnh với các chốt cổ điển hình c

High-Throughput CMOS Circuit Techniques

1. TSPC Pipeline:Flip-flop TSPC có thể được sử dụng như là edge-triggered trong một Pipeline đồng bộ.Thời gian thiết lập, thời gian giữ và delay góp phần truyền dẫn tốc độ cao. Giai đoạn Complementary logic có thể được đặt giữa hai chốt TSPC trong Pipeline. Hiệu quả hơn nếu các cổng logic có thể được nhúng trong chốt TSPC hình a,bCác Pipeline đã đề cập có thể được chia thành các khối và p-n như mô tả trong hình c

2 .TSPC Pipeline đôi+ Các yếu tố đồng bộ trong một đường Pipeline thường được kích hoạt bởi một mức đồng hồ duy nhất. + Trong một đường Pipeline đôi cả hai mức của một xung đồng hồ được sử dụng để đạt được tốc độ truyền dẫn cao và hiệu quả .+ Bởi vì đầu vào phải làm việc với một tốc độ dữ liệu tăng gấp đôi do đó các đường Pipeline phải tăng gấp đôi cấu hình (hình vẽ ) (tức là giai đoạn duy nhất chốt ở cả hai đầu).

+ Điều này có thể được thực hiện bằng cách sử dụng giai đoạn duy nhất toàn chốt được miêu tả trong hình (a) và hình (b).+ Trong đó thu hẹp cửa sổ cấm của quá trình chuyển đổi dữ liệu từ thấp đến cao và từ cao về thấp giúp tăng tốc độ và sự mạnh mẽ. + Để giảm công suất tiêu thụ với tốc độ dữ liệu nhất định,người ta sử dụng một đồng hồ thấp swing tăng gấp đôi cạnh flip-flop được kích hoạt , trong đó cả hai cạnh của một swing thấp đồng hồ được sử dụng để kích hoạt một flip flop đơn nhằm giảm tỷ lệ đồng hồ tổng thể và liên quan đến công suát tiêu thụ .

Mạch Tiền Nạp CLOCK - và - DATA

+ Tất cả các mạch trước đó đang nhắm tới một tốc độ truyền dẫn cao, không phụ thuộc vào độ trễ hoặc số chu kỳ xung đồng hồ cho một ngõ ra cuối cùng. + Tuy nhiên, trong nhiều ứng dụng, quyết định này phải được thực hiện trong một chu kỳ đồng hồ. + Một kỹ thuật động có tên là đồng hồ-và data precharged kỹ thuật (CDPD) có thể cung cấp thế cho một clock cycle nhanh chóng và làm giảm công suất tiêu thụ + Domino logic thường được sử dụng để tính toán logic với độ sâu lớn như các bộ phận logic có thể đượcphân bố dọc theo dây chuyền domino và trong NMOS hình vẽ

+ Tuy nhiên, một inverter phải được đặt giữa hai precharged giai đoạn . + Một số lợi thế có thể được trích dẫn: - Nhất và thứ hai, tất cả các inverter domino được loại bỏ, và số thiết bị tốc độ được giảm thiểu, giảm tiêu thụ điện năng không cần thiết. - Thứ ba, the skewed precharging của giai đoạn CDPD có hiệu quả làm giảm đỉnh cao hiện hành. Một loại p-n chuỗi CDPD ( hình vẽ) + Các loại dây chuyền pn CDPD có lợi thế bổ sung. - Trước tiên, các hoạt động logic được hoàn thành trong cả hai mức đồng hồ cao và thấp, thời gian để mỗi chu kỳ của đồng hồ được tận dụng tối đa. - Thứ hai, không chỉ số lượng các clock devides mà còn số lượng chốt giai đoạn giảm.

QUY ƯỚC KẾT NỐI CHUẨN CỦA TSPC VÀ CDPD STAGES

+ Điều quan trọng là thực hiện theo các quy tắc kết nối để xây dựng mạch TSPC , CPDP và Computeraided Design (CAD) . Nếu kết nối là chính xác, mạch chắc chắn sẽ làm việc nhưng chức năng mục tiêu và tốc độ phải được kiểm tra bằng cách mô phỏng. + Các quy tắc thống nhất kết nối TSPC và CDPD giai đoạn được minh họa trong hình vẽ

Mạch CMOS Functional nhanh và hiệu quả

Các mạch CMOS giới thiệu trong phần này được đặc trưng với hiệu quả và tốc độ cao.

1.Bộ đếm DIVIDERS VÀ RIPPLE + Một divider tốc độ cao có thể được xây dựng đơn giản bằng cách kết nối đầu ra và đầu vào của nonclassic 9 transistor flip-flop TSPC ( hình vẽ)

Mạch CMOS Functional nhanh và hiệu quả 2.BỘ ĐẾM ĐỒNG BỘ + Một bộ đếm TSPC đồng bộ( trong hình) carry- logic có thể được bố trí trong một p-block trên favor của tốc độ khi sử dụng divider động như là giai đoạn chuyển đổi nhằm thực hiện chức năng điều khiển nhúng. 3. Nonbinary Divider và Prescaler + Một Divider nonbinary thường xây dựng bởi một truy cập đồng bộ cộng với một logic giải mã (tức là, khi mã đầu ra đạt được mục tiêu phân chia tỷ lệ, truy cập được thiết lập lại).

Mạch CMOS Functional nhanh và hiệu quả 2.BỘ ĐẾM ĐỒNG BỘ + Một bộ đếm TSPC đồng bộ( trong hình) carry- logic có thể được bố trí trong một p-block trên favor của tốc độ khi sử dụng divider động như là giai đoạn chuyển đổi nhằm thực hiện chức năng điều khiển nhúng. 3. Nonbinary Divider và Prescaler + Một Divider nonbinary thường xây dựng bởi một truy cập đồng bộ cộng với một logic giải mã (tức là, khi mã đầu ra đạt được mục tiêu phân chia tỷ lệ, truy cập được thiết lập lại).

Mạch CMOS Functional nhanh và hiệu quả

4. ADDER VÀ ACCUMULATOR + Phần cốt lõi của bộ cộng là "logic" XOR. + Hiệu quả cao pipelined cổng XOR trong TSPC được hiển thị trong hình 19.

So sánh

Sự khác biệt lớn nhất giữa logic tĩnh và logic động là trong logic động có một tín hiệu đồng hồ được sử dụng để đánh giá logic tổ hợp

Sự khác biệt giữa logic tĩnh và logic động là trong bộ nhớ

3. Bộ nhớ truy cập ngẫu nhiên tĩnh (SRAM) sử dụng một dạng của logic tĩnh

4. Bộ nhớ truy cập ngẫu nhiên động(DRAM) sử dụng một hình thức của logic động.

Ưu điểm nhược điểm

Logic động: Tốc độ nhanh hơn hai lần logic thông thường. Nó chỉ sử dụng transitor N nhanh chóng, và tuân theo tối ưu hóa kích thước bóng bán dẫn.

Lôgic động tiêu tốn điện năng hơn logic tĩnh vì3. Có tụ điện nạp xả liên tục 4. Làm tăng nhiều số lượng các transitor được chuyển đổi tại bất kỳ thời

gian nhất định, mà rất nhiều điện năng tiêu thụ tăng trên CMOS tĩnh.

Tham khảo

Low-Power CMOS Circuits: Technology, Logic Design and CAD Tools Christian Piguet, CSEM, Neuchatel, Switzerland

Cảm ơn thầy và các bạn