Transmitter dan Receiver Data

Anisa Kartika Gita Perdana2B-04 / 0931130032

Transmitter dan Receiver Data

PENERIMA DAN PEMANCAR DATA (DATA TRANSMITTER)Universal Asynchronous Receiver / Transmitter (UART) adalah jenis pemancar/penerima pada komputer yang menterjemahkan data antara data serial dan data paralel. ini biasanya digunakan dalam hubungannnya dengan standart komunikasi seperti RS 232, RS 422 atau RS 485.MENGIRIM DAN MENERIMA DATA SERIALDalam mengirimkan data dan menerima data Universal Asynchronous Receiver / Transmitter (UART) dengan bit indvidual secara berurutan.Pada penerima UART kembal merakt bit menjadi byte lengkap. Dalam UART berisi register geser yang merupakan metode dasar konversi antara bentuk serial dan paralel.UART biasanya tidak secara langsung menghasilkan atau menerima sinyal eksternal digunakan antara item yang berbeda dari peralatan. Perangkat antarmuka yang terpisah digunakan untuk mengkonversi sinyal tingkat logika dari UART dan dari tingkat sinyal eksternal. Setiap karakter dikirim sebagai sedikit logika mulai rendah, sejumlah dikonfigurasi bit data (biasanya 7 atau 8, kadang-kadang 5), sebuah bit paritas opsional, dan satu atau lebih stop bits logika tinggi. Pada 5-8 bit berikutnya, tergantung pada kode set yang digunakan, mewakili karakter. Setelah data bit mungkin sedikit paritas. Satu atau dua bit berikutnya selalu dalam kondisi (logika tinggi, yaitu, '1 ') menandai dan disebut stop bit (s). Sinyal penerima yang karakter selesai. Sejak mulai sedikit logika rendah (0) dan bit stop logika tinggi (1) maka selalu ada demarkasi yang jelas antara karakter sebelumnya dan berikutnya.PENERIMASemua operasi perangkat keras UART dikendalikan oleh sinyal clock yang berjalan pada beberapa (katakanlah, 16) dari data rate - setiap bit data selama 16 jam pulsa. Penerima tes keadaan sinyal yang masuk pada setiap pulsa clock, mencari awal mulai sedikit. Jika bit mulai tampak berlangsung

setidaknya satu-setengah dari waktu sedikit, itu sah dan sinyal awal dari sebuah karakter baru. Jika tidak, pulsa palsu diabaikan. Setelah menunggu waktu yang sedikit lebih jauh, negara garis lagi sampel dan tingkat clock yang dihasilkan ke sebuah register geser. Setelah jumlah yang diperlukan periode bit untuk panjang karakter (5 sampai 8 bit, biasanya) telah berlalu, isi dari register geser yang tersedia (dalam mode paralel) ke sistem penerima. UART akanmenetapkan bendera yang menunjukkan data baru tersedia, dan mungkin juga menghasilkan prosesor interupsi untuk meminta bahwa prosesor host transfer data yang diterima. Pada beberapa jenis umum UART, pertama-di kecil, pertama-keluar FIFO buffer memori disisipkan di antara shift register penerima dan antarmuka sistem host. Hal ini memungkinkan waktu prosesor tuan rumah lebih untuk menangani interupsi dari UART dan mencegah hilangnya data yang diterima pada tingkat tinggi.TRANSMITTEROperasi transmisi sederhana karena berada di bawah kontrol dari sistem transmisi.Segera setelah data disimpan dalam register geser setelah selesai dari karakter sebelumnya, hardware UART menghasilkan mulai sedikit, menggeser jumlah yang diperlukan bit data ke baris, menghasilkan dan menambahkan bit paritas (jika digunakan), dan menambahkan berhenti bit. Karena transmisi karakter tunggal dapat memakan waktu yang lama relatif terhadap kecepatan CPU, UART akan mempertahankan bendera yang menunjukkan status sibuk sehingga sistem host tidak deposit karakter baru untuk transmisi sampai yang sebelumnya telah selesai, ini juga dapat dilakukan dengan interrupt. Karena full-duplex operasi membutuhkan karakter yang akan dikirim danditerima pada saat yang sama, UART praktis menggunakan dua shift register yang berbeda untuk karakter yang ditransmisikan dan karakter diterima.STRUKTURSebuah UART biasanya berisi komponen berikut:* sebuah clock generator, biasanya kelipatan dari bit rate untuk memungkinkan pengambilan sampel di tengah periode bit. * input dan output shift register * mengirim / menerima kontrol * membaca / menulis kontrol logika * mengirim / menerima buffer (opsional) * paralel data bus buffer (opsional) * First-in, first-out ( FIFO ) memori (opsional)