unidad secuencial basica

8/18/2019 unidad secuencial basica

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B) TIEMPO DE PROPAGACION DE LAS COMPUERTAS LOGICAS

El desarrollo de esta práctica consistió en elaborar diversos montajespara los cuales se iban a ver en el osciloscopio en un canal la entradade una señal cuadrada en el segundo canal la salida del montaje de

compuertas lógicas.

Para el primer montaje se utilizó una puerta NOT, a esta señal se leinterrumpió la señal por intervalos para ver que suceda al ser estaseñal ! ó ".. En osciloscopio se vio intervalos #icimos intervalos de "segundo en la señal.

$e puede ver que cuando está en " la señal de entrada en estacompuerta presenta un pequeño retraso, % la señal esta invertida acomparación de la entrada.

Para el segundo montaje realizamos lo mismo, pero esta vezutilizamos las compuertas NO& % 'N(. )a señal de salida su*re unretardo, pero con *ormas de onda algo erráticas % pasa lo mismo quesuceda con la compuerta anterior. +ientras que para la compuertaO&E, la señal de salida es completamente desconocida, una señalperiódica por los niveles alto % bajo, pero sin *orma.

CONCLUSIONES

• 'l colocar en las compuertas lógicas una señal cuadrada, estapresentará un des*ase de la onda, su trazado es un re-ejo de laimagen de entrada, es decir que esta invertida.

• )a compuerta N'N( presenta un comportamiento inverso al dela compuerta NO&, es decir mientras su entrada, presenta señalla otra no.


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C) NIVELES LOGICOS (CMOS Y TTL)

En los circuitos digita!s es mu% comn re*eriste a las entradas %

salidas que estos tienen como si *ueran altos o bajos. /"i#!!s

$gicos altos o bajos0

' la entrada alta se le asocia un 1"1 % a la entrada baja un 1!1. )o

mismo sucede con la salidas.

$i estuvi2ramos trabajando con circuitos i"t!grados TT) que se

alimentan con 34 voltios, el 1"1 se supondra que tiene un voltaje de

34 voltios % el 1!1 voltios. Esto es as en un análisis ideal de loscircuitos digita!s.

En la realidad, estos valores son di*erentes.

)os circuitos i"t!grados trabajan con valores de entrada % salida

que varan de acuerdo a la tecnologa del circuito i"t!grado.

5er la tabla anterior, donde se muestran niveles de voltaje para

di*erentes *amilias lógicas % un rango de valores para el cual se

acepta un nivel /sea este 1!1 o 1"10.

En las compuertas TT) un nivel lógico de 1"1, será interpretado como

tal, mientras el voltaje de la entrada est2 entre 6 % 4 5oltios.

En la t!c"oog%a CMOS una nivel lógico de 1!1, será interpretado

como tal, mientras el valor de voltaje de la salida est2 entre !5. %

".45

7 8n voltaje de entrada nivel alto se denomina 59:

7 8n voltaje de entrada nivel bajo se denomina 59)

7 8n voltaje de salida nivel alto se denomina 5O:

7 8n voltaje de salida nivel bajo se denomina 5O)

'demás de los niveles de voltaje, tambi2n #a%

que tomar en cuenta, las corrientes presentes a la

entrada % salida de las compuertas digitales.

7 )a corriente de entrada nivel alto se denomina;

99:7 )a corriente de entrada nivel bajo se denomina 99)

http://www.unicrom.com/Tut_voltaje.asphttp://www.unicrom.com/Dig_Tecnologia_TTL.asphttp://www.unicrom.com/Tut_corriente_electrica.asphttp://www.unicrom.com/Dig_Tecnologia_TTL.asphttp://www.unicrom.com/Tut_corriente_electrica.asphttp://www.unicrom.com/Tut_voltaje.asp


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7 )a corriente de salida nivel alto se denomina; 9O:

7 )a corriente de salida nivel bajo se denomina 9O)

Estos valores de corriente de salida pueden obtenerse con a%uda de

la le% de O#m.

9o < 5o = &)

donde;

9o; es la corriente de salida

5o; es el voltaje de salida

&); es el resistor de carga o su equivalente conectado a la salida.

CONCLUSIONES

Estos son los datas#eets de los integrados usados

Para un 5cc?

@!!"

A@!!

http://www.unicrom.com/Tut_leyohm.asphttp://www.unicrom.com/Tut_resistencia.asphttp://www.unicrom.com/Tut_leyohm.asphttp://www.unicrom.com/Tut_resistencia.asp


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• )os niveles lógicos se aproBiman a los descritos en el datas#eet

• )os datos eBperimentales se aproBiman a los de la tabla.

• )os datos eBperimentales del laboratorio demuestran lo

realizado en el simulador Proteus % Cuartus 99

D) &AN IN &AN OUT

Es un *enómeno mu% comn cuando la salida de una puerta lógica

está conectada con varias entradas de otras compuertas lógicas. Pero

#a% un lmite en el nmero máBimo de entradas alimentadas desde la

salida de una sola puerta lógica. El nmero depende de la actual

capacidad de abastecimiento de la salida cuando la salida es alta en

la puerta lógica % la actual capacidad de #undimiento se determina

por la salida cuando es baja. D

tambi2n depende de los requisitos

de las entradas que se van a

conectar con la salida de la puerta

lógica.

http://translate.googleusercontent.com/translate_c?depth=1&hl=es&prev=search&rurl=translate.google.com.bo&sl=en&u=http://www.electrical4u.com/electric-current-and-theory-of-electricity/&usg=ALkJrhjReNQF4Sjl7h7gzaw987GRZLsplwhttp://translate.googleusercontent.com/translate_c?depth=1&hl=es&prev=search&rurl=translate.google.com.bo&sl=en&u=http://www.electrical4u.com/electric-current-and-theory-of-electricity/&usg=ALkJrhjReNQF4Sjl7h7gzaw987GRZLsplwhttp://translate.googleusercontent.com/translate_c?depth=1&hl=es&prev=search&rurl=translate.google.com.bo&sl=en&u=http://www.electrical4u.com/electric-current-and-theory-of-electricity/&usg=ALkJrhjReNQF4Sjl7h7gzaw987GRZLsplwhttp://translate.googleusercontent.com/translate_c?depth=1&hl=es&prev=search&rurl=translate.google.com.bo&sl=en&u=http://www.electrical4u.com/electric-current-and-theory-of-electricity/&usg=ALkJrhjReNQF4Sjl7h7gzaw987GRZLsplw


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$upongamos que la actual capacidad de abastecimiento de una

puerta N'N( es 9 O: cuando la salida está en estado lógico alto % las

entradas de las puertas lógicas que son alimentados desde la salida

de esta puerta lógica es 9 9:. '#ora el nmero máBimo de entradas que

esta salida de la puerta lógica será capaz de conducir es que 9O: = 9 9:.

'#ora, para este caso el nmero máBimo de unidades de entrada que

será impulsado por la salida de la puerta lógica será igual a 9 O) = 9 9).

's que #emos encontrado que el nmero máBimo de entradas de la

puerta lógica que puede ser alimentado desde la salida de una solapuerta lógica será que O: = 9 9: cuando la lógica es alta % será 9 O) = 9 9)

cuando la lógica está en bajo estado.

Entonces &a" out se denomina al nmero de entradas de la puerta

lógica que puedan controlarse desde la salida de una sola puerta

lógica' la nica condición es que no debe #aber ninguna salida *alsa.

Es una caracterstica mu% importante de puertas lógicas de la

electrónica digital, %a que a%uda en el diseño de diversas puertas del

circuito. '#ora bien, en muc#os casos los valores de 9O:= 9 9) sondi*erentes, en ese caso, el menor de los dos se toma como an Out de

Puertas lógicas % todos los cálculos se #acen en base a ese valor.

I) COMPUERTAS TRIESTADO

En electrónica digital, la lógica triestado permite puertos de salida con

valor !," ó :i7F /:ig# 9mpedance0. El estado :i7F pone la salida en

alta impedancia, #aciendo que el pin %a no tenga relevancia en el

circuito. Normalmente, la intención de este estado es permitir a varioscircuitos compartir el mismo bus o lnea de salida.

http://translate.googleusercontent.com/translate_c?depth=1&hl=es&prev=search&rurl=translate.google.com.bo&sl=en&u=http://www.electrical4u.com/electric-current-and-theory-of-electricity/&usg=ALkJrhjReNQF4Sjl7h7gzaw987GRZLsplwhttp://translate.googleusercontent.com/translate_c?depth=1&hl=es&prev=search&rurl=translate.google.com.bo&sl=en&u=http://www.electrical4u.com/nand-gate/&usg=ALkJrhh8jN-QhQqITzQg_fNQmcpBGIVbFAhttp://es.wikipedia.org/w/index.php?title=Alta_impedancia&action=edit&redlink=1http://translate.googleusercontent.com/translate_c?depth=1&hl=es&prev=search&rurl=translate.google.com.bo&sl=en&u=http://www.electrical4u.com/electric-current-and-theory-of-electricity/&usg=ALkJrhjReNQF4Sjl7h7gzaw987GRZLsplwhttp://translate.googleusercontent.com/translate_c?depth=1&hl=es&prev=search&rurl=translate.google.com.bo&sl=en&u=http://www.electrical4u.com/nand-gate/&usg=ALkJrhh8jN-QhQqITzQg_fNQmcpBGIVbFAhttp://es.wikipedia.org/w/index.php?title=Alta_impedancia&action=edit&redlink=1


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8n buGer triestado se diseña normalmente de modo que el retardo de

#abilitación de salida /de :i7F a 'lto o Hajo0 sea un poco más largo

que el retardo de des#abilitación de salida /de 'lto o Hajo a :i7F0. 's,

si un circuito de control activa la entrada de #abilitación de salida de

un dispositivo al mismo tiempo que desactiva la entrada de

#abilitación de un segundo dispositivo, al tener un retardo de

des#abilitación de salida más corto se puede asegurar que antes de

que el primer dispositivo ponga un nivel 'lto o Hajo en el bus, el

segundo dispositivo se encontrará en estado de alta impedancia.

Usos d! u!r tri!stado

)as *unciones del buGer triestado suelen ser tiles, principalmente

para el diseño de componentes electrónicos con una cierta

*uncionalidad controlada internamente, como puede ser la

implementación de un multipleBor, el cual puede usar buGer triestado

para dejar activa solo una de sus entradas % anular las otras de *ormaque no interIeran en la salida. Tambi2n se pueden usar los buGer

triestado para dotar a los dispositivos de *uncionalidad controlada

eBternamente, es decir el usuario puede controlar esos buGer

triestado para controlar el dispositivo. Este tipo de dispositivos tienen

posibilidad de #abilitación o des#abilitación de lectura, escritura o

incluso del propio dispositivo. 8n ejemplo de este tipo de dispositivos

son las memorias &'+.

CONCLUSIONES

• El buGer triestado A@"64 cumple con lo indicado, in#abilitando

/con ! logico0alguna entrada o salida poni2ndola en corte/'lta

impedancia0• )a compuerta a%uda a recuperar el nivel lógico optimo, o sea

que a causa del *an out el nivel va degradándose /*ue medido

con multmetro0.
http://es.wikipedia.org/wiki/Retardohttp://es.wikipedia.org/w/index.php?title=Memorias_RAM&action=edit&redlink=1http://es.wikipedia.org/wiki/Retardohttp://es.wikipedia.org/w/index.php?title=Memorias_RAM&action=edit&redlink=1

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