: 7 fpga クイックブート方式による fpga デザインの ... -...

XAPP1081 (v1.1) 2013 年 6 月 7 日 japan.xilinx.com 1

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概要 All Programmable FPGA の主な利点の 1 つに、リモートからのアップデート機能があります。この機能を利用すると、フィールドにあるシステムに対してパッチを適用したり、機能をアップグレードした

りできるようになります。

このアプリケーションノートでは、高速で堅牢性を備えたコンフィギュレーション方法と効率的なHDL ベースのインシステムプログラミングリファレンスデザインを補完的に組み合わせた、信頼性の高いフィールドアップデートソリューションを紹介します。この 2 つを組み合わせたソリューションをクイックブート方式と呼びます。

はじめに図 1 に、リモート FPGA アップデート機能を備えたシステムのアーキテクチャを示します。

このアプリケーションノートでは、クイックブートソリューションの評価およびインプリメンテーションにおける問題のデバッグに役立つ重要な情報を含め、クイックブート方式について詳しく説明します。

SPI (シリアルペリフェラルインターフェイス) フラッシュおよび BPI (バイトペリフェラルインターフェイス) フラッシュを使用したクイックブート方式を KC705 評価ボードにインプリメントしたデモンストレーションデザインも用意しています。 KC705 評価ボード上でクイックブート方式のデモを実行する方法については、 35 ページの「KC705 ボードでのデモンストレーション」を参照してください。

クイックブートリファレンスデザインを FPGA にインプリメントする方法については、 15 ページの「クイックブートリファレンスデザインのインプリメンテーションガイド」を参照してください。

特長クイックブート方式の主な特長は次のとおりです。

• すべての 7 シリーズ FPGA をサポート

• HDL ベースのフラッシュプログラマリファレンスデザイン

• オーバーヘッドが最小限に抑えられ、リモートアップデートのペイロードサイズは通常のビットストリームのサイズとほぼ同じ

アプリケーションノート : 7 シリーズ FPGA

XAPP1081 (v1.1) 2013 年 6 月 7 日

クイックブート方式による FPGA デザインのリモートアップデート著者 : Randal Kuramoto

X-Ref Target - ? 1

図 1 : リモートアップデート機能を備えたシステム

FPGA Flash Memory(Non-volatile

Bitstream Storage)

FPGABitstream

New/EnhancedFPGA Bitstream

Configuration

Bitstream Update

Remote UpdateChannel

(e.g., Ethernet, PCIe, USB, etc.) or Media

(e.g., USB MemoryStick, SD Card, etc.)

Deployed System

X1081_01_040413

http://japan.xilinx.com

従来のリモートアップデートソリューション


• シンプルなプログラマインターフェイスプロトコルによるペイロードデリバリ

• リモートアップデートがエラーになった場合、正常動作が確認済みのゴールデンビットストリームへのリカバリ /フォールバック機能を内蔵

• アップデートビットストリームとゴールデンビットストリームのどちらも短時間でコンフィギュレーションが完了

• 次に示す複数のコンフィギュレーションオプションとの互換性を維持

• SPI モード

• BPI モード

• 暗号化ビットストリーム

• デイジーチェーンによる複数 FPGA のコンフィギュレーション

従来のリモートアップデートソリューション

従来のリモート FPGA アップデートソリューションでは、次のコンポーネントを格納するために、メインのフラッシュメモリアレイ内に予約領域を設けます。

• アップデートビットストリーム

• 正常動作が確認済みのゴールデンビットストリーム

そして、リモートプログラム方法をインプリメントし、これを用いて新規または改良したビットストリームをアップデートビットストリーム領域に書き込みます。 FPGA は、このアップデートビットストリームでコンフィギュレーションを試みます。

リモートアップデートがエラーまたは中断した場合は、フォールバックしてゴールデンビットストリームから確実にコンフィギュレーションする必要があります。ゴールデンビットストリームは、あらゆる場合にその正常動作を保証する必要があるため、決して変更されることはありません。

従来のリモートアップデートソリューションは、 FPGA に内蔵されているマルチブートおよびフォールバック機能を利用します。マルチブートは、フラッシュメモリ内の特定のアドレスを指定してビットストリームを選択的に読み込む機能です。 FPGA がコンフィギュレーションエラーを検出すると、フォールバック機能によって FPGA がリセットされ、フラッシュメモリのアドレス 0 からコンフィギュレーションを再試行します。図 2 に、フォールバックマルチブートを用いた従来のソリューションで使用するフラッシュメモリ内のコンポーネントと、コンフィギュレーション方法を示します。マルチブートおよびフォールバック機能の詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』[参照 1] の「フォールバックマルチブート」を参照してください。


クイックブート方式によるリモートアップデート


注記 : フォールバック中、 FPGA はウォームブートシーケンスを無視します。

マルチブートコンフィギュレーションを指定してビットストリームを生成すると、ゴールデンビットストリームのヘッダー内にウォームブートジャンプシーケンスが挿入されるため、 FPGA は次のコンフィギュレーションアドレスからリブートします。ウォームブートジャンプシーケンスは、次の 2 つの FPGA コンフィギュレーションパケットで構成されます。

• FPGA のウォームブート開始アドレスレジスタ (WBSTAR) に新しいコンフィギュレーション開始アドレスを書き込むためのパケット

• WBSTAR で指定したアドレスから FPGA コンフィギュレーションを再開する IPROG (内部プログラム) コマンドを発行するパケット

これら 2 つのパケットで構成されるウォームブートジャンプシーケンスにより、FPGA はコンフィギュレーションをリセットして指定されたコンフィギュレーション開始アドレスへジャンプします。

簡単にいえば、フォールバックマルチブートソリューションはアップデートビットストリームを単純に上書きする方法であり、コンフィギュレーションを逐次的に試行およびリカバリする方法といえます。

書き込みのエラーや中断があった場合のリカバリ処理は、FPGA コンフィギュレーションロジックが全面的に実行します。 FPGA はまずアップデートビットストリームからコンフィギュレーションを試み、コンフィギュレーションエラーを検出するとフォールバックしてゴールデンビットストリームからのリコンフィギュレーションを開始します。最初にアップデートビットストリームからのコンフィギュレーションを試みるため、フォールバックの場合のコンフィギュレーション時間は標準のコンフィギュ

レーション時間の 2 倍になります。


クイックブート方式では、ビットストリームアップデートプロセスのプログラミングアルゴリズムに簡単な変更を加えることにより、プログラミングエラー /中断からのリカバリをプログラム処理で実現します。クイックブート方式は、このプログラム方法と特別なコンフィギュレーションヘッダーに基づく専用のコンフィギュレーション方式を組み合わせたリモートアップデートソリューションです。このソリューションは堅牢性が高く、さまざまなコンフィギュレーション方法との互換性もあり、どのよ

うな場合でも短時間でコンフィギュレーションが完了します。図 3 に、クイックブートシステムの概要を示します。

X-Ref Target - ? 2

図 2 : フォールバックマルチブートを利用した従来の方法で使用するフラッシュメモリ内のコンポーネントとコンフィギュレーション方法

Flash Memory

UpdateBitstream

GoldenBitstream

Warm Boot JumpSequence

Addr 0

Configuration Step 1:FPGA Configuration

Starts Here

ConfigurationStep 5: Loadgolden bitstream.

Configuration Step 4:If configuration error

detected, then fallbackto golden bitstream.

Configuration Step 2:MultiBoot: Jump toupdate bitstream.

Configuration Step 3:Attempt to load update

bitstream.

X1081_02_040413




このアプリケーションノートに付属するリファレンスデザインは、クイックブートフラッシュプログラマとクイックブートヘッダーを含むフラッシュメモリイメージを生成するスクリプトで構成されます。

クイックブートコンフィギュレーションの方法図 4 に、リモートアップデート時のクイックブートコンフィギュレーションの方法を示します。

X-Ref Target - ? 3

図 3 : クイックブートリモートアップデートソリューション全体の構成

X1081_03_040413

UpdatedBitstream

(.bit)

Perl Scriptadds CRC

PROMGen

UpdatedBitstream

(.mcs)

UpdateImage(.mcs)

Host Update Code: 1. WriteRegister (EnableBit) 2. [Optional] Pause for Erase

3. MemCopy (update image)

4. while (not done) done = ReadRegister()

Factory/DesignCenter

Local Memory

UpdateImage

Remote Host (External or Integrated in FPGA)

FIF

O

inReset_EnableB

inData32

outDoneoutError

FlashMemory

UpdateImage

GoldenImage

Rea

dabl

eR

egis

ter

Writ

able

Reg

iste

r

FPGA

Remote System

Packetsor DMA

QuickBootFlashProgrammer

QuickBootHeader

X-Ref Target - ? 4

図 4 : クイックブート方式で使用するフラッシュメモリ内のコンポーネントとコンフィギュレーション方法

Flash Memory

Component 2:Golden

Bitstream

Component 3:Update

Bitstream

Warm BootJump Sequence

CriticalSwitch Word

Addr 0

Configuration Step 1:FPGA ConfigurationStarts Here – Read

Critical Switch Word

Component 1:QuickBoot Header Configuration Step 3A:

If critical switch word isOFF, then ignorewarm boot sequence.

Configuration Step 3B:Synchronize and loadgolden bitstream.

Configuration Step 2B:Synchronize and load

update bitstream.

Configuration Step 2A:If critical switch word is ON,

then execute warm bootand jump to update bitstream.

X1081_04_041513




クイックブート方式では、フラッシュメモリに次のコンポーネントを格納します。

• 特別なクイックブートヘッダー

• ゴールデンビットストリームイメージ領域

• アップデートビットストリームイメージ領域

マルチブートウォームブートジャンプシーケンスがゴールデンビットストリームから独立している点を除き、クイックブート方式の場合にフラッシュメモリに格納するコンポーネントはマルチブート方式の場合とほぼ共通です。クイックブートヘッダーは、次の 2 つで構成されます。

• クリティカルスイッチワード

• ウォームブートジャンプシーケンス

クイックブート方式のコンフィギュレーションで重要な役割を果たすのが、クリティカルスイッチワードです。クリティカルスイッチワードはオンまたはオフいずれかの状態をとります。このスイッチがオンの場合、 FPGA はアップデートビットストリームを読み込み、オフの場合はゴールデンビットストリームを読み込みます。

図 4 に示したクイックブートコンフィギュレーションは、次の順序で実行されます。

1. フラッシュメモリのアドレス 0 から読み出しを開始します。クリティカルスイッチワードのアドレスから値を読み出し、スイッチの値に基づいて手順 2 または手順 3 へ進みます。

2. クリティカルスイッチワードがオンの場合は、アップデートビットストリームを用いてコンフィギュレーションを実行します。

a. クリティカルスイッチワードに続くウォームブートジャンプシーケンスを実行し、アップデートビットストリーム領域へジャンプします。

b. アップデートビットストリーム領域からビットストリームを読み込みます。

3. クリティカルスイッチワードがオフの場合は、ゴールデンビットストリームを用いてコンフィギュレーションを実行します。

a. クリティカルスイッチワードの後、ウォームブートジャンプシーケンスを無視してゴールデンビットストリームのアドレスに達するまでフラッシュメモリを順に読み出します。

b. ゴールデンビットストリーム領域からビットストリームを読み込みます。

つまり、クイックブート方式のコンフィギュレーションでどちらのビットストリームを読み込むかは、

コンフィギュレーションプロセスの最初の段階でクリティカルスイッチワードを用いてただちに決定します。その後、 FPGA は選択したビットストリーム領域から通常の方法でコンフィギュレーションを実行します。

クイックブートのフラッシュプログラミング方法クイックブート方式では、アップデートビットストリームのプログラム手順によってソリューションの堅牢性を確保しています。クイックブートコンフィギュレーションを確実に成功させるには、フラッシュをプログラムする際に次の条件に従う必要があります。

1. アップデートビットストリームに変更を加える際は、事前にクリティカルスイッチワードをオフにしておくこと。クリティカルスイッチワードの値を正確なオン値以外に変更すると、スイッチがオフになる。

2. アップデートビットストリームが正しく書き込まれたことが確認できた場合のみ、クリティカルスイッチワードをオンにすること。クリティカルスイッチワードを特定の値に設定した場合のみ、スイッチがオンになる。

3. ゴールデンイメージおよびクイックブートヘッダーの後半は、あらゆる場合にその正常動作を保証する必要があるため、決して書き換えないこと。


クイックブートインプリメンテーションの詳細


クイックブート方式のコンフィギュレーションでは、クリティカルスイッチワードがオンの場合のみ、アップデートビットストリームイメージからコンフィギュレーションを実行します。このため、アップデートビットストリーム領域に正しいビットストリームが書き込まれていない可能性がわずかでもある場合は、 FPGA がウォームブートジャンプシーケンスでアップデートビットストリーム領域へジャンプしないように条件 1 と 2 を満たす必要があります。条件 3 によって、クリティカルスイッチワードがオフの場合はゴールデンビットストリームが安全に読み込まれ、それ以外の場合にはウォームブートジャンプシーケンスによって FPGA が正しくアップデートビットストリームへジャンプします。

クイックブートのフラッシュプログラミングアルゴリズム

クイックブートのフラッシュプログラミングアルゴリズムは、次のとおりです。

1. クリティカルスイッチワードが格納されているサブセクターまたはブロックを消去して、スイッチをオフにする。

2. アップデートイメージ領域のセクターまたはブロックを消去する。

3. アップデートイメージ領域にアップデートビットストリームを書き込む。

4. アップデートイメージが正しく書き込まれたことを確認する。

5. アップデートイメージの確認が完了したら、クリティカルスイッチワードを正確なオン値となるように書き込んでスイッチをオンにする。


クイックブートインプリメンテーションには、次の要素が関連します。

• クリティカルスイッチワード

• フラッシュメモリの概要とクイックブート方式におけるフラッシュメモリ内での各コンポーネントのマッピング

• ビットストリームイメージのサイズとフラッシュメモリサイズの選択

• クイックブートのコンフィギュレーション時間

• クイックブートにおけるアップデートイメージの検証

クリティカルスイッチワードクリティカルスイッチワードは特別なワード値です。クリティカルスイッチワードのアドレスに特定の値が格納されている場合のみ、このスイッチはオンと見なされます。このアドレスに正確な値が格納

されているかどうかによって、 FPGA コンフィギュレーションロジックがウォームブートジャンプシーケンスを実行するかどうかが決まります。

クリティカルスイッチワードの動作とその特別なオン値を理解するには、 FPGA のビットストリームおよび FPGA が備えるコンフィギュレーションロジックに関する知識が必要です。ザイリンクスのFPGA は、連続する 32 ビットワードで構成されたビットストリーム (.bit ファイル) を用いてコンフィギュレーションされます。 32 ビットワードには、次の種類があります。

• バス幅自動検出ワード。 FPGA はこのワードを使用して、コンフィギュレーションの最初にパラレルコンフィギュレーションデータバス幅を自動で検出します (BPI および SelectMAP モードの場合のみ)。

• 同期ワード。ビットストリーム開始の目印となるもので、コンフィギュレーションロジックは同期ワード以降のパケットの 32 ビット境界に同期します (すべてのコンフィギュレーションモードで共通)。

• パケットヘッダーワード。レジスタにデータを書き込むためのレジスタとデータワード数を指定します。

• 各パケットに対するパケットコマンドまたはデータワード。コンフィギュレーションコマンドレジスタへの書き込みを指定したパケットの場合、このワードは IPROG などのコマンドとなります。




WBSTAR への書き込みを指定したパケットの場合は、このデータワードにウォームブートジャンプアドレスが含まれます。

注記 : ビットストリームのバス幅自動検出ワード、同期ワード、パケットの詳細は、『7 シリーズ FPGAコンフィギュレーションユーザーガイド』 [参照 1] の「コンフィギュレーションの詳細」を参照してください。

ザイリンクスのデザインツールで生成されるビットストリームはすべて、次の順で構成されています。

1. バス幅自動検出ワード

2. 同期ワード

3. FPGA コンフィギュレーションを定義するデータパケット

FPGA が BPI フラッシュメモリからデータを読み出す場合、 FPGA コンフィギュレーションロジックは D[0:7] ピンに現れるバス幅自動検出パターンの最初のワードでデータ値 0xBB を検出するまで第 1ステージにとどまります。バス幅自動検出パターンを最初に検索している間、有効なバス幅自動検出パ

ターンを認識するまで FPGA はすべての入力データを無視します。このため、 BPI モードのコンフィギュレーションではバス幅自動検出パターンの最初のワード 0x000000BB がクイックブート方式のクリティカルスイッチワードとなります。クイックブートクリティカルスイッチワードの観点からいえば、FPGA コンフィギュレーションロジックの残りのステージはバス幅自動検出パターンが見つかるまでオンにはなりません。

SPI モードでは、 FPGA はバス幅自動検出ロジックは使用しません。

FPGA が SPI フラッシュメモリからデータを読み出す場合、 FPGA コンフィギュレーションロジックは入力データを監視して同期ワード 0xAA995566 を検出するまで第 1 ステージにとどまり、同期ワードを検出すると入力ビットストリームの 32 ビットワード境界に同期します。同期ワードを最初に検索している間、同期ワードを認識するまですべての入力データを無視します。このため、 SPI モードのコンフィギュレーションでは同期ワードがクイックブート方式のクリティカルスイッチワードとなります。クイックブートクリティカルスイッチワードの観点からいえば、 FPGA コンフィギュレーションロジックの残りのステージは同期ワードが見つかるまでオンにはなりません。

表 1 に、各コンフィギュレーションモードでクリティカルスイッチワードがオンになる正確な値を示します。

フラッシュメモリの概要とクイックブート方式におけるフラッシュメモリ内での各コンポーネントのマッピング

クイックブートフラッシュプログラミングアルゴリズムをインプリメントするには、 NOR 型フラッシュメモリのアーキテクチャと動作を理解しておく必要があります。特に、クイックブート方式で使用する各コンポーネントをフラッシュメモリ内の特定の領域にマッピングし、これら領域に対して利用可能なフラッシュ動作にクイックブートアルゴリズムの各処理をマッピングする必要があります。

フラッシュメモリのアーキテクチャと動作

NOR 型フラッシュメモリは、データワードまたはデータバイトがリニアアレイとして配列された構成となっています。このリニアアレイは消去可能なブロックまたはセクターに分かれています。一部の NOR 型フラッシュメモリでは、セクターがさらにサブセクターに分割されているものもあります。セグメントとそのサイズについては、使用する NOR 型フラッシュメモリのデータシートを参照してください [参照 2] [参照 3]。

表 1 : クリティカルスイッチワードがオンになる値

コンフィギュレーションモード BPI モード SPI モードクリティカルスイッチワード (32 ビット値) 0x000000BB(1) 0xAA995566

注記 : 1. ビット / バイトスワップにより、 BPI フラッシュのクリティカルスイッチワードは 16 進数データ (MCS)

ファイル内では 0x0000DD00 となります。




NOR 型フラッシュメモリを新しいデータ値で書き換えるには、次の 2 つの手順が必要です。

1. 消去 : 選択したセグメントのすべてのデータビットを 1 にリセットする2. 書き込み : 必要な位置のみ 1 のデータビットを 0 に変更する消去は、ブロック単位、セクター単位、サブセクター単位のいずれかで実行できます。つまり、あるセ

グメントを消去するとそのセグメントに含まれるすべてのデータワードまたはデータバイトが消去されます。書き込み動作は 1 ワードまたは 1 バイト単位で実行できます。

注記 : 書き込み速度を高めるため、通常は 1 回の書き込みでバッファーへのワード書き込みまたは1 ページ分のバイト書き込みを実行します。

フラッシュメモリ内でのクイックブートコンポーネントのマッピング概要

フラッシュメモリのセグメントアーキテクチャでは、フラッシュメモリの書き換えには消去動作が必要で、その消去動作はフラッシュメモリのセグメント全体に影響するため、クイックブートコンポーネントをフラッシュメモリに格納する際には次の制約が生じます。

1. クイックブートヘッダーは次の順に配置します。

a. クイックブートヘッダーの前半、すなわちクリティカルスイッチワードはそれだけを独立して 1 つの消去可能セグメントに配置します。

b. クイックブートヘッダーの後半は、前半とは別のフラッシュセグメントに配置します。

2. ゴールデンビットストリームイメージは、フラッシュメモリアレイ内でクイックブートヘッダーの直後に配置します。

3. アップデートビットストリームイメージは、それだけを消去できるように独立した複数のセグメントに配置します。1 つの消去可能セグメントに、アップデートイメージとゴールデンビットストリームイメージの両方が存在しないようにします。

クリティカルスイッチワードは、それだけを独立して 1 つの消去可能セグメントに配置し、消去の影響がクリティカルスイッチワード以外に及ばないようにします。同様に、アップデートイメージもそれだけを消去できるように独立した複数のセグメントに配置し、アップデートイメージを書き換える際にゴールデンビットストリームイメージに影響が及ばないようにする必要があります。

BPI フラッシュメモリへのクイックブートコンポーネントのマッピングの詳細

図 5 に、クイックブートソリューションの BPI フラッシュメモリコンポーネントを Micron P30 フラッシュメモリ [参照 2] に配置する場合の詳細なマップを示します。最初の消去可能ブロックのサイズは65,536 (0x00010000) 16 ビットワードで、その末尾にクリティカルスイッチワードを配置します。この図には、アップデートビットストリームが正常な場合とそこに問題がある場合の例を示しています。アップデートビットストリームが正常な場合、その予約領域に有効なビットストリームが格納されています。アップデートビットストリームに問題がある場合は、その予約領域に破損したデータ、不完全なデータ、あるいは状態が未知のデータが格納されています。




注記 : 図 5 に示したアップデートイメージのアドレスは、ビットストリームが 16Mb 空間に収まる場合のものです。 FPGA のサイズが異なると、アップデートビットストリームイメージのアドレスも異なります。この情報の Excel バージョンは、リファレンスデザインファイルを参照してください。

アップデートビットストリームが正常な場合の例では、クリティカルスイッチワードのアドレスに最初のバス幅自動検出ワード 0x000000BB が格納されています。この場合、FPGA コンフィギュレーションロジックは次の手順を実行します。

1. バス幅自動検出シーケンスを開始する。

2. クイックブートヘッダーの後半にあるウォームブートジャンプシーケンスを実行する。

3. アップデートビットストリームを読み込んで処理を完了する。

アップデートビットストリームに問題がある場合の例では、クリティカルスイッチワードのアドレスに最初のバス幅自動検出ワードが格納されていません。したがって、この場合 FPGA コンフィギュレーションロジックは次の手順を実行します。

1. クイックブートヘッダーの後半を無視し、バス幅自動検出ワードを待つ。

2. ゴールデンビットストリームの先頭にある標準のバス幅自動検出ワードを検出する。

3. ゴールデンビットストリームを読み込んで処理を完了する。

X-Ref Target - ? 5

図 5 : アップデートイメージが正常な場合と問題がある場合のクイックブート BPI フラッシュメモリマップ

Data LegendBlack Text = Standard bitstream from design tools.

Light-Red Background = QuickBoot Header – two parts.Yellow/Gold Background = “Golden” data image.Green Background = “Update” data image.

Flash26-bit Word

Address(when update

image/content isNOT good)

0x00000000

0x0000FFFE

0x00010000 Second word of bus width auto detect sequence0x00010002 Dummy word0x00010004 Dummy word0x00010006 Bitstream Sync Word0x00010008 Bitstream NOOP packet0x0001000A Bitstream WRITE to warm boot start (WBSTAR) packet0x0001000C Packet data: warm boot start address 0x002000000x0001000E Bitstream WRITE to COMMAND register packet0x00010010 Packet data: IPROG command.0x00010012 Bitstream NOOP packet0x00010014 Bitstream NOOP packet0x00010016 Bitstream NOOP packet0x00010018 GOLDEN BITSTREAM:

…0x000000BB0x11220044

…0xAA995566

…bitstream packets

…

GOLDEN BITSTREAM:…

0x000000BB0x11220044

…0xAA995566


…

The "golden" bitstream, a standard bitstream from Xilinxdesign tools.NOTE: All standard bitstreams begin with a bus width autodetect sequence and sync word.

Dummy pad words to fill from end of the "golden" bitstreamto the end of the "golden" image.

0x00100000 UPDATE BITSTREAM:…

0x000000BB0x11220044

…0xAA995566


…

The "update" bitstream, a standard bitstream from Xilinxdesign tools.NOTE: All standard bitstreams begin with a bus width autodetect sequence and sync word.

Dummy pad words to fill from end of the "update" bitstreamto the end of the "update" image, minus the last 4 bytes thatare reserved for the CRC32.

0x001FFFFE 32-bit reciprocal of CRC32 for all bytes in the "update" imagearea from addresses 0x00100000 to 0x001FFFFE.

QUICKBOOT HEADER - PART 1: THE CRITICAL SWITCH WORD:This is the first and smallest erasable flash block. This block contains the first bus widthauto detect word, which enables an FPGA to begin its process of interpreting the packetsthat follow or, if not present, causes the FPGA to ignore the words that follow while itcontinues to search for the first bus width auto detect word.

QUICKBOOT HEADER - PART 2: THE WARM BOOT JUMP SEQUENCE:This section of the QuickBoot header includes the remainder of the bus width autodetect words to complete the bus width auto detect process, a sync word to synchronizethe configuration logic to the 32-bit boundary of the 32-bit packet words, and the warmboot jump sequence. The warm boot jump sequence is a series of bitstream packetsthat write an address to the warm boot start address register (WBSTAR) andcommand and address, plus an IPROG command. Only if the FPGA configurationlogic sees the first bus width auto detect word in the first part of the header does theFPGA interpret these packets and execute this warm boot sequence. Otherwise,the FPGA configuration logic ignores these data words while it continues its search forthe first bus width auto detect word.

THE "GOLDEN" IMAGE:The "golden" image contains the known-good, "golden" design bitstream(s).If the QuickBoot header did not contain the first bus width auto detect word, theFPGA configuration logic continues searching through the flash and finds the first buswidth auto detect word in this golden bitstream. Thus, configuration can start here.The "golden" image contains:1. A standard bitstream, which is the "golden" design.2. Dummy pad words (0xFFFFFFFF) to fill the area between the end of the "golden"bitstream and the end of the "golden" image/area.

THE "UPDATE" IMAGE/AREA:Updated design bitstreams are programmed into this "update" area, which is aligned to erasable sector boundaries.

The "update" image/area contains:1. A standard bitstream, which is the "updated" design.2. Dummy pad words (0xFFFFFFFF) to fill the area between the end of the "update"bitstream and the at the end of the "update" image/area.4. = "Complemented" CRC32 value for all bytes in the "update"image area, except for the last four bytes, which are reserved for the 32-bit.

Eraseable Block 0:Contains padding of dummy (0xFFFFFFFF) words, plus the"critical switch word" (0x000000BB) at word address0x000FFFE. If this switch word is NOT present, the FPGAignores the following data while searching for the first0x000000BB word.

0x11220044

0xFFFFFFFF

0xFFFFFFFF

0xAA995566

0x200000000x300200010x002000000x300080010x0000000F0x200000000x200000000x20000000

Blue Text = Data added by/for reference design.

Blue Dashed Line = FPGA read path, ignoring data.Blue Solid Line = FPGA read path, executing commands.

0xFFFFFFFF0xFFFFFFFF

…0xFFFFFFFF

0x000000BB(bus width auto

detect word)0x11220044

0xFFFFFFFF

0xFFFFFFFF

0xAA995566

0x200000000x300200010x002000000x300080010x0000000F0x200000000x200000000x20000000


…0xFFFFFFFF


…0xFFFFFFFF


…0xFFFFFFFF

0xXXXXXXXX

Red Text = Unknown or don’t care data.

Green Line = FPGA loading configuration.

?

?

?

Flash Contents forGood Update

Flash Contentsfor Bad Update

(when updateimage/content

is verified GOOD)

Detailed Description of Data Content(Details for each data word or

significant data group)

High-Level Block Description(Descriptions of the three major blocks of

data within the flash memory)

X1081_05_041513




アップデートビットストリームは、それだけを消去できるように独立した複数のブロック内に配置されます。アップデートビットストリームは、これら消去可能ブロックの先頭 (ワードアドレス 0x00100000)から始まります。

注記 : アップデートイメージのサイズはビットストリームのサイズによって異なるため、実際のインプリメンテーションにおけるアップデートビットストリームイメージのアドレスは、図 5 に示したものと異なることがあります。

SPI フラッシュメモリへのクイックブートコンポーネントのマッピングの詳細

クリティカルスイッチワードに違いがある点を除いて、 SPI フラッシュメモリへのクイックブートコンポーネントのマッピングは BPI フラッシュメモリの場合と基本的には同様です。 SPI モードでは、FPGA コンフィギュレーションロジックはバス幅自動検出ステージをスキップして、同期ワードの検索から開始します。したがって、SPI フラッシュメモリ用のクイックブートヘッダーの先頭にはバス幅自動検出ワードではなく、同期ワードがクリティカルスイッチワードとして格納されます。

図 6 に、クイックブートソリューションの SPI フラッシュメモリコンポーネントを Micron N25Q フラッシュメモリ [参照 2] に配置する場合の詳細なマップを示します。最初の消去可能サブセクターのサイズは4,096 (0x00001000) 8 ビットバイトで、その末尾にクリティカルスイッチワードを配置します。

注記 : 図 6 に示したアップデートイメージのアドレスは、ビットストリームが 16Mb 空間に収まる場合のものです。 FPGA のサイズが異なると、アップデートビットストリームイメージのアドレスも異なります。この情報の Excel バージョンは、リファレンスデザインファイルを参照してください。

X-Ref Target - ? 6

図 6 : アップデートイメージが正常な場合と不正な場合のクイックブート SPI フラッシュメモリマップ

Data LegendBlack Text = Standard bitstream from design tools

Light-Red Background = QuickBoot Header - two partsYellow/Gold Background = "Golden" data imageGreen Background = "Update" data image

Flash8-bit ByteAddress

Flash Contents forGood Update

(when update image/contentis verified GOOD)

Flash Contents forBad Update

(when update image/contentis NOT good)

Detailed Description of Data Content(Details for each data word or significant data group)

High-Level Block Description(Descriptions of the three major blocks of data within the flash memory)

0x00000000

0x00000FFC

0x00001000 Bitstream NOOP packet0x00001004 Bitstream WRITE to warm boot start (WBSTAR) packet0x00001008 Packet data: Warm boot start address 0x002000000x0000100C Bitstream WRITE to COMMAND register packet0x00001010 Packet data: IPROG command0x00001014 Bitstream NOOP packet0x00001018 Bitstream NOOP packet0x0000101C Bitstream NOOP packet0x00001020 GOLDEN BITSTREAM:

…0x000000BB0x11220044

…0xAA995566


…

GOLDEN BITSTREAM:…

0x000000BB0x11220044

…0xAA995566


…

The "golden" bitstream, a standard bitstream from Xilinxdesign tools.NOTE: All standard bitstreams begin with a bus width autodetect sequence and sync word.

Dummy pad words to fill from end of the "golden" bitstream tothe end of the "golden" image.

0x00200000 UPDATE BITSTREAM:…

0x000000BB0x11220044

…0xAA995566


…

The "update" bitstream, a standard bitstream from Xilinxdesign tools.NOTE: All standard bitstreams begin with a bus width autodetect sequence and sync word.

Dummy pad words to fill from end of the "update" bitstreamto the end of the "update" image, minus the last 4 bytes thatare reserved for the CRC32.

0x003FFFFC 32-bit reciprocal of CRC32 for all bytes in the "update" imagearea from addresses 0x00200000 to 0x003FFFFB.

THE "UPDATE" IMAGE/AREA:Updated design bitstreams are programmed into this "update" area, which isaligned to erasable sector boundaries.

The "update" image/area contains:1. A standard bitstream, which is the "updated" design.2. Dummy pad words (0xFFFFFFFF) to fill the area between the end of the"update" bitstream and the at the end of the "update"image/area.4. = "Complemented" CRC32 value for all bytes in the"update" image area, except for the last four bytes, which are reserved forthe 32-bit .

QUICKBOOT HEADER - PART 1: THE CRITICAL SWITCH WORD:This is the first and smallest erasable flash block (e.g., subsector). This blockcontains the sync word, which enables an FPGA to begin its process ofinterpreting the packets that follow or, if not present, causes the FPGA toignore the words that follow while it continues to search for the sync word.

THE "GOLDEN" IMAGE:The "golden" image contains the known good, "golden" design bitstream(s).If the QuickBoot header did not contain a sync word, the FPGAconfiguration logic continues searching through the flash and finds the syncword in this golden bitstream. Thus, configuration can start here.The "golden" image contains:1. A standard bitstream, which is the "golden" design.2. Dummy pad words (0xFFFFFFFF) to fill the area between the end of the"golden" bitstream and the "golden" image/area.

QUICKBOOT HEADER - PART 2: THE WARM BOOT JUMP SEQUENCE:The warm boot jump sequence is a series of bitstream packets that write anaddress to the warm boot start address register (WBSTAR) and commandand address, plus an IPROG command. Only if the FPGA configuration logicsees and synchronizes to the previous sync word does the FPGA interpretthese packets and execute this warm boot sequence. Otherwise, the FPGAconfiguration logic ignores these data words while it continues its search forthe sync word.

Eraseable Subsector 0:Contains padding of dummy (0xFFFFFFFF) words, plus the"critical switch word" (0xAA995566) at byte address0x0000FFC. If this switch word is NOT present, the FPGA ignores the following data, while searching for the first0xAA995566 word.

Blue Text = Data added by/for reference designRed Text = Unknown or don’t-care data

Blue dashed line = FPGA read path, ignoring dataBlue solid line = FPGA read path, executing commandsGreen line = FPGA loading configuration


…0xFFFFFFFF

0xAA995566(sync word)

0xXXXXXXXX

0x20000000 0x20000000

0x30020001 0x300200010x00200000 0x002000000x30008001 0x300080010x0000000F 0x0000000F0x20000000 0x200000000x20000000 0x200000000x20000000 0x20000000


…0xFFFFFFFF


…0xFFFFFFFF

?


…0xFFFFFFFF

?

?

X1081_06_041613




図 6 には、アップデートビットストリームが正常な場合と問題がある場合の例を示しています。アップデートビットストリームが正常な場合の例では、クリティカルスイッチワードのアドレスに正しい同期ワード 0xAA995566 が格納されています。したがって、この場合 FPGA コンフィギュレーションロジックは次の手順を実行します。

1. クリティカルスイッチワードのアドレスで同期を実行する。

2. クイックブートヘッダーの後半にあるウォームブートジャンプシーケンスを実行する。

3. アップデートビットストリームを読み込んで処理を完了する。

アップデートビットストリームに問題がある場合の例では、クリティカルスイッチワードのアドレスに有効な同期ワードが格納されていません。したがって、この場合 FPGA コンフィギュレーションロジックは次の手順を実行します。

1. クイックブートヘッダーの後半を無視し、同期ワードの検索を続ける。

2. ゴールデンビットストリームの先頭にある標準の同期ワードを検出する。

3. ゴールデンビットストリームを読み込んで処理を完了する。

アップデートビットストリームは、それだけを消去できるように独立した複数のブロック内に配置されます。アップデートビットストリームは、これら消去可能ブロックの先頭 (バイトアドレス 0x00200000)から始まります。

注記 : アップデートイメージのサイズはビットストリームのサイズによって異なるため、実際のインプリメンテーションにおけるアップデートビットストリームイメージのアドレスは、図 6 に示したものと異なることがあります。

ビットストリームイメージのサイズとフラッシュメモリサイズの選択一般に、フラッシュメモリのサイズは FPGA ビットストリームの長さを 2 の累乗に切り上げたサイズ(単位 : Mb) の 2 倍と見積もることができます。フラッシュメモリのサイズ (単位 : ビット ) の見積もり方法は次のとおりです。

1. FPGA ビットストリームの長さを『7 シリーズ FPGA コンフィギュレーションユーザーガイド』[参照 1] の表「ビットストリームの長さ」で調べます。たとえば 7K70T の場合、ビットストリームの長さは約 23Mb です。

2. ビットストリームの長さを 2 の累乗 (単位 : Mb) に切り上げてイメージサイズを見積もります。たとえば 23Mb の場合、 32Mb (225 ビット ) に切り上げます。

3. ゴールデンイメージとアップデートイメージを格納できるよう、手順 2 で求めたイメージサイズを 2 倍して最小フラッシュサイズを見積もります。たとえば 32Mb の場合、 32Mb x 2 = 64Mb となります。

実際の最小イメージサイズは、次の 3 つの値の合計を消去可能ブロックサイズの倍数に切り上げた値となります。また、実際の最小フラッシュサイズは実際の最小イメージサイズを 2 倍した値となります。

1. 次の 3 つの値を合計します。

a. 最初の消去可能セグメントのサイズ (すなわち、クリティカルスイッチワードを含む消去可能セグメントのサイズ)

b. クイックブートヘッダー後半の長さ

c. FPGA ビットストリームの長さ

2. 手順 1 で求めた合計を通常の消去可能セグメントサイズの倍数に切り上げたものが最小イメージサイズとなります。

3. 手順 2 で求めた値を 2 倍します。

4. 手順 3 で求めた値の単位をビットから Mb に変換し、最小フラッシュサイズを求めます。




表 2 に、最小イメージサイズと最小フラッシュサイズを求めるためのワークシートを示します。BPI および SPI フラッシュデバイスの詳細は、 35 ページの「KC705 ボードでのデモンストレーション」で説明します。

フラッシュメモリのサイズは、表 2 の行 10 の値以上とする必要があります。各ビットストリームイメージのサイズは、表 2 の行 8 の値以上とする必要があります。

MMCM/PLL のロックまたは DCI の待機状態を考慮したビットストリームの間隔通常の FPGA コンフィギュレーションシーケンスでは、FPGA はビットストリーム読み込みプロセスの完了近くになると読み込んだデザインに対するスタートアップシーケンスを開始し、ビットストリームの終わりに達する前にフラッシュメモリからのデータ読み出しを停止します。ただし場合によっては、FPGA スタートアップシーケンスが長引くことがあります。この場合、 FPGA はビットストリームが終わった後もフラッシュメモリからのデータ読み出しを継続します。このような場合、フラッシュメモリ内の最初のビットストリーム (すなわちゴールデンビットストリーム) と次のビットストリーム (すなわちアップデートビットストリーム) の間に十分な間隔を確保しておかないと、 FPGA は最初のビットストリームのスタートアップシーケンス完了を待っている間に次のビットストリームを読み込んでしまいます。

スタートアップの待機状態が長引くのは、 FPGA デザインとビットストリーム設定が次のいずれかの条件に該当する場合です。

表 2 : 最小イメージサイズおよび最小フラッシュサイズの計算用ワークシート

手順/行説明記入欄 BPI フラッシュと 7K70T FPGASPI フラッシュと 7K70T FPGA 単位

1 クイックブートヘッダー前半の長さ最初の消去可能セグメントのサイズ

• BPI フラッシュ : BPI フラッシュのデータシート [参照 2] で消去ブロックサイズを確認します。

• SPI フラッシュ : SPI フラッシュのデータシート [参照 3] で消去サブセクターサイズを確認します。

1,048,576 32,768 ビット

2 クイックブートヘッダー後半の長さ• BPI モード : 384 ビット• SPI モード : 256 ビット

384 256 ビット

3 非圧縮のビットストリームの長さ : 『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 [参照 1] の表「ビットストリームの長さ」を参照

24,090,592 24,090,592 ビット

4 クイックブートヘッダーとゴールデンビットストリームのサイズ= [行 1] + [行 2] + [行 3](1)

25,139,552 24,123,616 ビット

5 通常の消去可能セグメントのサイズ• BPI フラッシュ : BPI フラッシュのデータシート [参照 2] で消去ブロッ

クサイズを確認します。• SPI フラッシュ : SPI フラッシュのデータシート [参照 3] で消去セク

ターサイズを確認します。

1,048,576 524,288 ビット

6 行 5 のブロック /セクターサイズを用いて求められる、行 4 のビット数を格納するのに必要なブロック /セクター数= int(([行 4] + [行 5] – 1) / [行 5])

24 47 ブロック

7 行 5 で求めた必要なブロックのサイズ= [行 6] * [行 5]

25,165,824 24,641,536 ビット

8 行 7 の値を Mb に変換した最小イメージサイズ= int(([行 7] + 1,048,575) / 1,048,576)

24 24 Mb

9 ゴールデンイメージとアップデートイメージを格納できるように、イメージサイズを 2 倍する = [行 7] * 2

50,331,648 49,283,072 ビット

10 行 9 の値を Mb に変換した最小フラッシュサイズ= int(([行 9] + 1,048,575) / 1,048,576)

48 48 Mb

注記 : 1. 行 4 のビット数を大きくすると、 2 つのビットストリームの間隔を広げることができます。詳細は、「MMCM/PLL のロックまたは DCI の待機状

態を考慮したビットストリームの間隔」を参照してください。




• デジタル制御インピーダンス (DCI) を持つ SelectIO™ インターフェイスを使用しており、 BitGen-g Match_cycle を NoWait に設定していない場合

• MMCM (Mixed-Mode Clock Manager) の STARTUP_WAIT 属性を TRUE に設定し、 BitGen -gLCK_cycle を NoWait に設定していない場合

• 位相ロックループ (PLL) の STARTUP_WAIT 属性を TRUE に設定し、 BitGen -g LCK_cycle をNoWait に設定していない場合

FPGA デザインがこれら条件のいずれかに該当する場合は、ビットストリーム用の予約イメージサイズを大きくすることにより、ビットストリームどうしの間隔を広げることができます。ビットストリーム

は予約されたイメージ領域の先頭近くから配置されるため、イメージ領域を大きくするとビットスト

リームの後ろに空き領域が確保されることになります。最小ビットストリームイメージサイズに追加すべき最小ビット数は、式 1 で求めることができます。

式 1

式 1 の待機時間には、次の該当するもののうち最も長い値を使用します。

• SelectIO インターフェイス DCI の場合、待機時間は約 10ms。

• MMCM の最大ロック時間については、 FPGA のデータシートで MMCM_TLOCKMAX を参照。

• PLL の最大ロック時間については、 FPGA のデータシートで PLL_TLOCKMAX を参照。

たとえば、 SelectIO インターフェイス DCI 待機を使用したデザインで BPI x16 コンフィギュレーションモード (3MHz) を選択する場合、追加するビット数は次の式で求めます。

追加するビット数 = 480,000 ビット = 16 ビット /サイクル 3MHz 10ms

SelectIO インターフェイス DCI 待機を使用したデザインで SPI x1 コンフィギュレーションモード(20MHz) を選択する場合、追加するビット数は次の式で求めます。

追加するビット数 = 200,000 ビット = 1 ビット /サイクル 20MHz 10ms

スタートアップシーケンスが長引くような FPGA デザインでは、式 1 で求めた最小ビット数を表 2 の行 4 の値に加算してください。

クイックブートのコンフィギュレーション時間

クイックブートソリューションのコンフィギュレーションは、標準の FPGA コンフィギュレーション時間にごくわずかな一定のオーバーヘッドを加えた時間で完了します。まず、アップデートビットストリームとゴールデンビットストリームのどちらを読み込むかをクリティカルスイッチワードで決定する必要があるため、すべてのケースでコンフィギュレーションプロセスの最初にクイックブートヘッダーのオーバーヘッドが生じます。最初のこのオーバーヘッドは、 FPGA コンフィギュレーションロジックが最初の消去可能セグメントを読み出してクリティカルスイッチワードに達するまでの時間です。アップデートビットストリームを選択した場合は、さらにウォームブートジャンププログラムのリセット時間 TPL がオーバーヘッドとして加算されます。どのコンフィギュレーションの場合でも、クイックブートヘッダーのオーバーヘッドは最初の消去可能セグメントの読み出しにかかる時間とウォームブートジャンププログラムのリセット時間の合計より大きくなることはありません。

追加するビット数 (コンフィギュレーションデータのビット幅) (コンフィギュレーション CCLK 周波数) (待機時間)=




表 3 に、クイックブートのコンフィギュレーション時間を計算するためのワークシートを示します。

表 3 の行 8 の値が、標準ビットストリームのコンフィギュレーション時間です。行 9 の値がクイックブートのコンフィギュレーション時間です。標準のコンフィギュレーション時間とは、行 5 の時間のみが異なります。

クイックブートにおけるアップデートイメージの検証クイックブート方式のソリューションとしての堅牢性は、アップデートビットストリームイメージが正しく書き込まれたことをそのプログラミングソリューションで確実に検証できるかどうかに依存します。クイックブートソリューションでは、巡回冗長検査 (CRC) を使用してフラッシュメモリ内のアップデートビットストリームイメージの完全性を検証します。

CRC に対応したクイックブートイメージのフォーマット

クイックブートソリューションで使用するアップデートビットストリームイメージは、次の順で構成されます。

1. ザイリンクスのデザインツールで生成した標準の FPGA ビットストリーム。

2. ダミーの 32 ビットパッドワード。アップデートイメージ用の予約領域の残りを 0xFFFFFFFF で埋める。

3. 手順 1 と手順 2 のデータで計算した CRC32 の補数。

フラッシュメモリには、アップデートビットストリームイメージ用に固定サイズの領域が割り当てられます。消去と書き込みを簡単にするため、アップデートイメージ用に割り当てられたアップデート領域の先頭と末尾は消去可能セグメントの境界に揃えられています。

アップデート領域の先頭に、まずアップデートビットストリームを格納します。ビットストリームが終わったら、アップデート領域の残り全体 (ただし最後の 32 ビットを除く ) をダミーワードで埋めます。アップデートイメージを MCS ファイルとして生成する場合に、アップデート領域全体 (ただし最後の32 ビットを除く ) の内容に対して CRC32 を計算します。アップデート領域の最後の 32 ビットには、計算した CRC32 の補数を格納します。こうして、アップデート領域全体の完全性が CRC32 チェックコードで保護されます。

表 3 : クイックブートのコンフィギュレーション時間計算のためのワークシート

行説明記入欄BPI x16の例

SPI x1の例

単位

1 最初の消去可能セグメントサイズ 65,536 32,768 BPI : ワードSPI : ビット

2 FMCCK_START (FPGA データシート記載の仕様値) 3 3 MHz、標準3 最初の消去可能セグメントの読み出し時間 :

= [行 1] / [行 2] / 1,00022 11 ms、標準

4 IPROG によるウォームブートジャンプの時間 :FPGA のデータシートで TPL の仕様値を参照

5 5 ms、最大

5 クイックブートヘッダーのオーバーヘッド時間 : = [行 3] + [行 4]

27 16 ms、標準

6 『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 [参照 1] に記載されているビットストリームの長さ

24,090,592 24,090,592 ビット

7 ビットストリームで定義される CCLK 周波数 FMCCK 6 26 MHz、標準8 標準ビットストリームの読み込みにかかる時間

BPI モード : [行 5] / 16 (ビット /ワード ) / [行 6] / 1,000SPI モード : [行 5] / [行 6] / 1,000

251 927 ms、標準

9 クイックブートビットストリームの読み込みにかかる時間 (すべての場合) = [行 5] + [行 8]

278 943 ms、標準


クイックブートリファレンスデザイン


クイックブートプログラミングソリューションでアップデートイメージを検証するには、CRC32 の補数値を含むアップデートイメージ領域全体を読み出して CRC32 を計算します。データと CRC32 の補数値から計算した CRC32 の値が既知の定数 (剰余) と一致すれば、アップデートイメージの完全性が維持されていることになります。CRC32、CRC32 の補数の埋め込み、定数 (剰余) の詳細は、『IEEE 802.3巡回冗長検査 (CRC)』 [参照 4] を参照してください。


このアプリケーションノートには、SPI フラッシュ用と BPI フラッシュ用の合計 2 つのクイックブートリファレンスデザインが付属しています。各リファレンスデザインは次で構成されます。

• コンフィギュレーションビットストリーム用のクイックブートフラッシュメモリイメージを生成するための Perl スクリプト

• フラッシュデバイス内のビットストリームを更新するためのフラッシュプログラマモジュール

Perl スクリプトとフラッシュプログラマモジュールは、 SPI モードと BPI モードにそれぞれ専用のものが用意されています。フラッシュプログラマモジュールのインターフェイスと利用モデルは SPI、BPI ともに共通です。

さらに、KC705 評価ボードの SPI または BPI フラッシュを使用してこれらのフラッシュプログラマリファレンスデザインを実際に試すことのできるデモンストレーションデザインも提供されています。

クイックブートリファレンスデザインのインプリメンテーションガイドクイックブートリファレンスデザインは、次の手順でインプリメントします。

1. クイックブートに必要なハードウェアを決定します。

a. FPGA コンフィギュレーションモード (BPI または SPI) を選択します。SPI モードはピン数を最小に抑えることができます。BPI モードでは最大集積度のフラッシュデバイスがサポートされます。その他の検討事項については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 [参照 1] を参照してください。

b. 11 ページの「ビットストリームイメージのサイズとフラッシュメモリサイズの選択」を参考にして、最小限必要なイメージサイズとフラッシュサイズを求めます。このイメージサイズは、クイックブートファイルの生成時に使用するため書き留めておきます。

c. 選択したコンフィギュレーションモードと最小限必要なフラッシュサイズに基づいて、フラッシュメモリの種類とデバイスを決定します (表 4 参照)。

d. 選択したフラッシュデバイスが、 iMPACT ツールの間接フラッシュプログラムをサポートするリストに含まれていることを確認します。 iMPACT のヘルプページを参照してください [参照 5]。

e. FPGA とフラッシュデバイスのボードレベルの接続要件については、 16 ページの「クイックブートリファレンスデザインのハードウェア要件」を参照してください。

2. クイックブートフラッシュプログラマのパラメーターを取得するために、暫定的なクイックブートファイルを生成します。

a. FPGA の暫定的なテストビットストリームを生成します。

b. 17 ページの「ビットストリームの生成とフォーマット」の手順に従い、テストビットストリームの標準 MCS ファイルを生成します。

c. 次の手順に従い、Perl スクリプトを使用してクイックブート MCS イメージファイルを生成し、Perl スクリプトの出力レポートを保存しておきます。

- 18 ページの「BPI モードの場合のクイックブートフラッシュイメージファイルの生成」または

- 19 ページの「SPI モードの場合のクイックブートフラッシュイメージファイルの生成」




3. すべての FPGA デザインにクイックブートフラッシュプログラマモジュールをインスタンシエートします。

a. 選択したフラッシュメモリに応じたクイックブートフラッシュプログラマモジュールをインスタンシエートします。次の手順に従い、インスタンシエートしたモジュールを接続先のフラッ

シュメモリデバイスにアクセスする FPGA ピンに接続し、クイックブートファイル生成の際に出力されたレポートに基づいてモジュールを設定します。

- 20 ページの「BPI フラッシュプログラマリファレンスデザインモジュール」の説明に従って BPI フラッシュプログラマモジュールを接続し、 22 ページの「BpiFlashProgrammer.vhd のパラメーターの設定」の説明に従ってこのモジュールを設定します。または

- 26 ページの「SPI フラッシュプログラマリファレンスデザインモジュール」の説明に従って SPI フラッシュプログラマモジュールを接続し、 29 ページの「SpiFlashProgrammer.vhd のパラメーターの設定」の説明に従ってこのモジュールを設定します。

注記 : 6 ページの「クイックブートのフラッシュプログラミングアルゴリズム」で説明したアルゴリズムの要件を満たしたものであれば、任意のプログラマインプリメンテーションを使用できます。

4. 5 ページの「クイックブートのフラッシュプログラミング方法」の説明に従い、クイックブートフラッシュプログラマモジュールへのシステムインターフェイスをインプリメントします。

5. クイックブートフラッシュプログラマをインスタンシエートした FPGA デザインを使用して手順 2 を繰り返します。FPGA デザインがゴールデンイメージ/初期イメージの場合は手順 6 へ、アップデートイメージの場合は手順 7 へ進みます。

6. ゴールデンビットストリームイメージの場合、またはクイックブートフラッシュプログラマを新規に FPGA にインプリメントする場合は、手順 5 で生成した *_initial.mcs ファイルをiMPACT ツールまたはその他の使い慣れたプログラミングソリューションでフラッシュに書き込みます。

注記 : クイックブートフラッシュプログラマを新規に FPGA にインプリメントする場合は、34 ページの「クイックブートフラッシュプログラマリファレンスデザインのチェックリスト、テスト、デバッグ」の説明に従ってクイックブートフラッシュプログラマインプリメンテーションの確認、テスト、デバッグを行ってください。

7. アップデートビットストリームイメージの場合は、手順 5 で生成した *_update.mcs ファイルをFPGA デザインにインスタンシエートされているクイックブートフラッシュプログラマに送信します。

クイックブートリファレンスデザインのハードウェア要件表 4 に、 KC705 評価ボード上の 7 シリーズ FPGA でクイックブートリファレンスデザインを実行できる NOR 型フラッシュメモリを示します。

FPGA とフラッシュメモリのボードレベル接続は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 [参照 1] の「マスター BPI コンフィギュレーションインターフェイス」または「マスターSPI コンフィギュレーションモード」で推奨されている標準の方法に従ってください。

表 4 : クイックブートでサポートされる FPGA およびフラッシュメモリデバイス

FPGA シリーズ/ファミリ BPI x16 フラッシュメモリ SPI フラッシュメモリ7 シリーズ FPGA Micron P30 NOR 型フラッシュ Micron N25Q NOR 型フラッシュ




フラッシュのリセットに関する推奨事項

フラッシュデバイスは、なるべくアクティブ Low のリセットピンがあるものを選んでください。ほとんどの BPI フラッシュデバイスにはアクティブ Low のリセットピンがあります。 SPI フラッシュデバイスにも、一部の製品にはアクティブ Low のリセットピンがあります。フラッシュデバイスにアクティブ Low のリセットピンがある場合、このピンを FPGA の INIT_B 信号に接続してください。

PROGRAM_B ピンで FPGA をリセットすると、FPGA INIT_B ピンは瞬間的に Low に駆動します。これにより、FPGA をリセットするとフラッシュデバイスも必ずリセットされ、コンフィギュレーションビットストリームを出力する準備が整います。この接続をしない場合、フラッシュが内部消去または書

き込み動作を実行中に FPGA をリセットすると、フラッシュは消去/書き込み動作動作からリセットされません。その後、フラッシュは FPGA から読み出し要求があってもコンフィギュレーションデータを出力せず、 FPGA コンフィギュレーションがエラーになることがあります。

クイックブートファイルの生成クイックブートソリューションでは、 FPGA ビットストリームに特別なオプションは必要ありません。ただし特別なクイックブートヘッダー、フラッシュメモリマップ内にイメージを格納する専用の予約領域が必要です。メモリマップの詳細は、図 4 または図 5 を参照してください。このリファレンスデザインには、クイックブートソリューション用のフラッシュイメージ (MCS) ファイルを生成するための Perl スクリプトが付属しています。

ビットストリームの生成とフォーマット

クイックブートイメージを作成するには、まず FPGA ビットストリームを生成します。選択したコンフィギュレーションモードに対応した標準のビットストリームを生成してください。マルチブートやフォールバックなどの特別なコンフィギュレーションオプションは必要ありません。

FPGA のコンフィギュレーションに使用するビットストリームは、 MCS フォーマットに変換する必要があります。

BPI モードの場合は、次の PROMGen コマンドを実行します。

PROMGen -w -p mcs –data_width 16 -u 0 FPGA_design.bitSPI モードの場合は、次の PROMGen コマンドを実行します。

PROMGen -w -p mcs -spi -u 0 FPGA_design.bit注記 : BPIx16-to-SelectMAPx16 デイジーチェーンまたは SPIx1-to-serial デイジーチェーンを用いて複数の FPGA をコンフィギュレーションする場合は、上記の PROMGen のコマンドラインで「FPGA_design.bit」の部分にすべての FPGA.bit ファイルを順に指定します。PROMGen から次のようなレポートが出力されます。

>promgen -w -p mcs -spi -u 0 FPGA_design.bitRelease 14.4 - Promgen P.49d (nt64)Copyright (c) 1995-2012 Xilinx, Inc. All rights reserved.0x148da8 (1346984) bytes loaded up from 0x0Using generated prom size of 2048KWriting file "FPGA_design.mcs".Writing file "FPGA_design.prm".Writing file "FPGA_design.cfi".

PROMGen で生成された FPGA_design.mcs をクイックブートの Perl スクリプトの入力として使用します。

上記のレポートでは、ビットストリームを格納できる 2 の累乗の PROM サイズが 2,048KB と表示されています。通常は、この 2 の累乗の PROM サイズを Mb に変換したものをクイックブートイメージサイズとして設定します。




上に示したレポートには、ビットストリームの長さが 1,346,984 バイトであることも表示されています。このサイズをビット単位に変換した後、表 2 のワークシートでクイックブートの最小イメージサイズと最小フラッシュサイズを求めます。

クイックブートフラッシュイメージファイルの生成

このリファレンスデザインには、 PROMGen で生成した MCS ファイルをクイックブートイメージに変換する Perl スクリプトが付属しています。この Perl スクリプトは、常に 2 種類のイメージを生成します。

• 初期 MCS フラッシュメモリイメージ

• アップデート MCS ビットストリームイメージ

これら 2 つのイメージは、システムプログラミングの段階 (新規にシステムをコンフィギュレーションするかリモートアップデートを行うか) に応じてどちらか 1 つを使用します。

初期 MCS フラッシュメモリイメージ

初期 MCS フラッシュメモリイメージはフラッシュメモリの初期状態の完全なイメージで、次の内容で構成されます。

• クイックブートヘッダー

• ゴールデンビットストリーム (実際に使用するビットストリーム)

• アップデートビットストリーム (ゴールデンビットストリームと同じもの)

フラッシュメモリへの最初の書き込みには、この初期 MCS を使用します。

アップデート MCS ビットストリームイメージ

アップデート MCS ビットストリームイメージは、アップデートイメージをリモートからアップデートするために使用するデータです。このイメージには実際に使用するビットストリームが含まれ、その完

全性は CRC32 コードで保護されます (14 ページの「CRC に対応したクイックブートイメージのフォーマット」参照)。

アップデート MCS ビットストリームイメージをリモートシステム内のクイックブートフラッシュプログラマに送信し、フラッシュメモリのアップデートビットストリーム領域に書き込みます。

BPI モードの場合のクイックブートフラッシュイメージファイルの生成

BPI モードの場合、次の Perl スクリプトコマンドでクイックブートイメージを生成します。

xilPerl MakeBpiFlashProgrammerMcsFiles.pl FPGA_design.mcsこの Perl スクリプトは、次の処理を実行します。

1. 指定した MCS ファイルを読み出す。

2. クイックブートゴールデンイメージとアップデートイメージのデフォルトの最小イメージサイズを計算する。

3. BPI フラッシュに関する情報、およびフラッシュメモリ内のアップデートイメージのアドレスをレポートとして出力する。

4. フラッシュメモリの初期 MCS イメージファイルを生成する。

5. MCS フラッシュメモリイメージファイルを更新する。

イメージサイズは imagesize IS オプション (IS はイメージサイズ、単位はメガビット ) で設定することもできます。次に例を示します。

xilPerl MakeBpiFlashProgrammerMcsFiles.pl –imagesize 16 FPGA_design.mcsMakeBpiFlashProgrammerMcsFiles.pl スクリプトを実行すると、次のようなレポートが出力されます。




>xilPerl MakeBpiFlashProgrammerMcsFiles.pl –imagesize 16 FPGA_design.mcsINFO:##### Reading MCS file:FPGA_design.mcs...INFO:BPI device type = P30INFO:BPI flash (minimum) size = 32 MbitsINFO:BPI block size = 0x00010000 (65536) wordsINFO:Update image start address = 0x00100000INFO:Update image end+1 address = 0x00200000INFO:Update switch word address = 0x0000FFFEINFO:Switch word = 0x000000BBINFO:Generating files...This can take several minutes....INFO:Output Update MCS file name = FPGA_design_update.mcsINFO:Output Initial MCS file name= FPGA_design_initial.mcs

SPI モードの場合のクイックブートフラッシュイメージファイルの生成

SPI モードの場合、次の Perl スクリプトコマンドでクイックブートイメージを生成します。

xilPerl MakeSpiFlashProgrammerMcsFiles.pl FPGA_design.mcsこの Perl スクリプトは、次の処理を実行します。

1. 指定した MCS ファイルを読み出す。

2. クイックブートゴールデンイメージとアップデートイメージのデフォルトの最小イメージサイズを計算する。

3. SPI フラッシュに関する情報、およびフラッシュメモリ内のアップデートイメージのアドレスをレポートとして出力する。

4. フラッシュメモリの初期 MCS イメージファイルを生成する。

5. MCS フラッシュメモリイメージファイルを更新する。

イメージサイズは imagesize IS オプション (IS はイメージサイズ、単位はメガビット ) で設定することもできます。次に例を示します。

xilPerl MakeSpiFlashProgrammerMcsFiles.pl –imagesize 16 FPGA_design.mcsPerl スクリプトが出力するレポートには、クイックブートフラッシュプログラマの基本的なパラメーターの設定が表示されます。このレポートの値は SPI フラッシュプログラマモジュールの設定 (29 ページの「SpiFlashProgrammer.vhd のパラメーターの設定」参照) で使用するため、 Perl スクリプトのレポートは保存しておいてください。

MakeSpiFlashProgrammerMcsFiles.pl スクリプトを実行すると、次のようなレポートが出力されます。

>xilPerl MakeSpiFlashProgrammerMcsFiles.pl -imagesize 16 FPGA_design.mcsINFO:##### Reading MCS file:FPGA_design.mcs...INFO:SPI Device Type = N25QINFO:SPI flash (minimum) size = 32 MbitsINFO:SPI address width = 24 bitsINFO:SPI sector size = 00010000 (65536) bytesINFO:SPI page size = 00000100 (256) bytesINFO:Update image start address = 0x00200000INFO:Update image end+1 address = 0x00400000INFO:Update switch word address = 0x00000FFCINFO:Switch word = 0xAA995566INFO:Generating files...This can take several minutes....INFO:Output Update MCS file name = FPGA_design_update.mcsINFO:Output Initial MCS file name= FPGA_design_initial.mcs

ファイル生成時間を短縮する方法

クイックブートリファレンスデザインパッケージに含まれる Perl スクリプトには、専用の CRC32 計算サブルーチンが含まれています。このサブルーチンの計算方法は VHDL CRC32 インプリメンテーションをそのままコピーしたもので、 Perl に最適化されていません。




さらに高速な CRC32 Perl サブルーチンが、標準の Digest::CRC Perl パッケージとして提供されています。この Perl パッケージは、インターネットで「perl Digest CRC」と検索すると見つかります。

Perl で Digest::CRC パッケージが利用可能な場合は、MakeSpiFlashProgrammerMcsFiles.pl スクリプトの冒頭の行のコメントを付け替えて、 Digest::CRC パッケージの CRC32 関数を使用するように変更できます。

# Comment/uncomment one of the pairs of lines below, # depending on whether you have the Digest::CRC# Use the following two lines if you have the Digest::CRCuse Digest::CRC qw(crc32);sub subCrc32{my $data=shift(@_);return(subFastCrc32($data));}# Use the following two lines if you do NOT have the Digest::CRC#sub crc32{return(0);}#sub subCrc32{my $data=shift(@_);return(subSlowCrc32($data));}

BPI フラッシュプログラマリファレンスデザインモジュールこのベースリファレンスデザインは、 BpiFlashProgrammer.vhd という 1 つのモジュールで構成されます。

BpiFlashProgrammer.vhd モジュールBpiFlashProgrammer.vhd は、 BPI フラッシュ用のクイックブートプログラミングアルゴリズムをインプリメントしたプログラミングステートマシンです。 BpiFlashProgrammer は BPI フラッシュと直接接続します。

表 5 に、 BpiFlashProgrammer の各ポートの説明�

: 7 fpga クイックブート方式による fpga デザインの ... -...

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