Введение КМОП схемотехника стала фактически единственной основой

создания больших интегральных схем. Достоинствами КМОП БИС являются высокая степень интеграции элементов, быстродействие, экономичность, температурная стабильность и устойчивость к радиации.

Особенностью КМОП интегральных схем является жесткая связь характеристик транзисторов с электрофизическими свойствами структуры. Проектирование и анализ базируются на использовании этой связи. Поэтому в книге даются основные математические модели транзисторов, анализируется связь их параметров с быстродействием, даются методы расчета транзисторов, работающих в составе логических элементов и выходных усилителей.

В качестве введения в КМОП схемотехнику рассматриваются основные элементы схем, использующие специфику КМОП базиса, заключающуюся в наличии в нем транзисторов обоих типов проводимости и двунаправленного ключа.

Практически все интегральные схемы содержат в своем составе регистры и счетчики. Этим устройствам, в особенности счетчикам, отведено значительное место.

В специализированных интегральных схемах, предназначенных для решения, как правило, одной конкретной задачи, используют арифметические устройства, выполняющие операции за минимальное время. В качестве таких устройств описаны комбинационные схемы сложения, вычитания, умножения и деления, а также тактируемые устройства умножения и деления.

Важными устройствами схемотехники являются схемы отображения числовой информации. Рассмотрению этих устройств уделено значительное внимание.

Широкое распространение в интегральной схемотехнике получили аналоговые усилители. Часто они используются как встроенные элементы для усиления сигналов первичных преобразователей физических величин. В книге приводятся основы построения и характеристики таких усилителей.

3

1. Модели МОП-транзисторов, логические элементы, выходные усилители интегральных схем

В данной главе описаны математические модели МОП-транзисторов, применяемые в программах анализа схем. Дается анализ переходных процессов в инверторе и методы расчета основных размеров транзисторов логических элементов. Анализируются выходные усилители интегральных схем, обеспечивающие работу на емкостную и активную нагрузку. Приводятся методы проектирования выходных каскадов усилителей.

1.1. Модели МОП − транзистора Существует множество моделей МОП−транзисторов. Приведем здесь

лишь две из них, наиболее распространенные и часто используемые в программах автоматизированного анализа электронных схем. Эти модели обосновываются и детально анализируются в книге [1]. Поскольку описываемые модели имеют различную степень приближения к "точному" описанию характеристик транзистора, будем называть их моделью 1-го и 2-го уровня. Первый уровень − более низкий. Поэтому приведем сначала модель 2-го уровня и, как следствие, получим модель 1-го уровня. В модели 2-го уровня ток стока представляется следующими соотношениями:

( ) ( ) ; , 1 2

1 нассс2

сспзс VVVVVVVI <λ+

η+

−−β= ( )1.1

( ) ( ) ( ) ; , 112 нассс

2пзc VVVVVI ≥λ+−

η+β

= ( )2.1

η+−

=1

пзнас

VVV .

(1.3)

В формулах приняты следующие обозначения: Iс − ток стока; Vз− потенциал затвора относительно истока; Vс− потенциал стока относительно истока; Vп − пороговое напряжение; Vнас − напряжение насыщения (граница по оси Vc между крутой и пологой областями семейства выходных ВАХ транзистора); η − коэффициент влияния параметров подложки на ВАХ; β − удельная крутизна; λ – коэффициент, отражающий наклон выходных ВАХ.

Удельная крутизна определяется выражением:

, /o LWC µ=β (1.4)

4

где µ − подвижность носителей заряда в канале, W и L − ширина и длина канала,

dC /Дoo εε= (1.5)

− удельная емкость подзатворного диэлектрика, oε − диэлектрическая проницаемость вакуума, дε − относительная диэлектрическая проницаемость диэлектрика, d − толщина подзатворного диэлектрика.

Пороговое напряжение описывается соотношением

ппoп VVV ∆+= , (1.6)

где Vпо − значение порогового напряжения в отсутствии смещения подложки относительно истока.

Приращение порогового напряжения ∆Vп, определяемое напряжением смещения подложки относительно истока Vпи, выражается соотношением:

( ) ff UVUV 22 пип −+γ=∆ , (1.7)

где Uf – уровень Ферми в полупроводнике относительно середины запрещенной зоны. Его значение определяется формулой:

( )itf nNU /ln подϕ= , (1.8)

в которой ekTt /=ϕ − температурный потенциал, Nпод − концентрация примеси в подложке, ni − собственная концентрация свободных носителей заряда в полупроводнике, е− заряд электрона.

Коэффициент влияния смещения подложки на пороговое напряжение

/С е2 подопп Nεεγ = (

1.9)

5

В формуле (1.10) ппε − относительная диэлектрическая проницаемость полупроводника.

Коэффициент влияния параметров подложки

fU231 γ

=η . (1.11)

Коэффициент λ в формулах (1.1) −(1.3) отражает наклон выходных характеристик в пологой области. Физический смысл этого коэффициента достаточно ясен, однако его выражение через параметры структуры транзистора имеет сложный вид. Значение λ целесообразно оценивать экспериментально на основании исследования опытных образцов транзисторов, выполненных по той технологии, по которой будет изготавливаться проектируемая схема. В разделе 5 приводится эмпирическое выражение (5.8) для оценки величины λ.

Модель 1−го уровня, более простую и, естественно, несущую в себе большую погрешность в оценке характеристик транзистора, получим путем упрощения уравнений модели 2−го уровня. Для этого в уравнениях (1.1) и (1.2) примем значение коэффициента η = 0. В таком случае ток стока в модели 1−го уровня будет определяться соотношениями:

( ) ( ) нассс2

сспзс , 1 21 VVVVVVVI <λ+

−−β=

( )12.1

( ) ( ) нассс2

пзc , 12

VVVVVI ≥λ+−β

= ( )13.1

.пзнас VVV −= ( )14.1

Параметры Vп, ∆Vп, β, γ, Со являются общими в обеих моделях.

Для оценочных расчетов с целью быстрого получения результатов как в модели 1−го, так и 2−го уровней часто принимают λ = 0. В этом случае уравнения для тока в модели 1−го уровня имеют предельно простой вид:

6

( ) насс2

сспзс , 21 VVVVVVI <

−−β=

( )15.1

( ) . , 2 насс

2пзc VVVVI ≥−

β= ( )16.1

На рис.1.1. приведена ВАХ МОП транзистора, соответствующая

уравнениям простейшей модели (1.15), (1.16). Показана парабола, разграничивающая крутую и пологую область ВАХ и напряжение насыщения Vнас.

Современные программы анализа схем позволяют вводить описание

транзисторов двумя способами. Первый из них состоит в задании электрофизических характеристик МОП структуры, и тогда параметры модели, приведенные в этом разделе, рассчитываются в самой программе. Во втором случае эти параметры вводятся в готовом виде на основе расчетных или экспериментальных данных.

В заключение отметим, что приведенные модели транзистора позволяют описывать и рассчитывать на этой основе стационарный режим схем. Для анализа переходных процессов они должны быть дополнены элементами, обуславливающими инерционность транзистора. Собственная инерционность транзистора определяется временем пролета носителей вдоль канала от истока к стоку и временем перезарядки емкостей, присущих областям стока, истока и затвора. Оценки показывают, что время пролета является весьма малой величиной. Поэтому главным фактором,

7

определяющим быстродействие, являются процессы перезарядки емкостей транзистора.

1.2. Собственные емкости На рис.1.2а показан поперечный разрез транзистора с n-каналом.

Отмеченные емкости Сс, Си и Сз являются емкостями стока, истока и затвора транзистора. Емкости стока и истока представляют собой барьерные емкости pn−переходов и определяются соотношениями

( ) ( ) pnpnpnpn CWLCSCCWLCSC иииссс , ==== ,

в которых S Sc и, − площади стока и истока, иc , LL − длины стока и истока, соответственно, а pnC − удельная емкость pn−переходов. В приближенном варианте расчета можно учитывать лишь емкость "дна" pn−переходов. Более точный расчет предполагает учет емкости "стенок". В обоих случаях эти емкости определяют для нулевого смещения pn−переходов.

На практике удельная емкость не рассчитывается, а измеряется на

тестовых структурах микросхем, изготовленных по той технологии, которая будет использована для производства проектируемой микросхемы. Эта емкость задается проектировщику БИС в качестве одного из исходных параметров в КТО. При отсутствии экспериментальных данных для расчета

pnC используют известное соотношение:

8

конт

подпп0

2UNe

C pnεε

= . (1.17)

В формуле (1.17) Uконт − контактная разность потенциалов (величину контактной разности потенциалов рассчитывают или выбирают в диапазоне типичных значений: 0,5 В <Uконт<0,7 В.

Емкость затвора является по сути емкостью плоского конденсатора, обкладками которого служат затвор и канал. Емкостной ток затвора зi , попадая в канал (рис.1.2а), разветвляется далее на две составляющие, одна из которых iи протекает через исток, а вторая iс − через сток. Очевидно, истоковая составляющая больше стоковой, поскольку проводимость канала вблизи истока выше. Это обстоятельство требует представления емкости Сз в виде суммы: Сз=Сзи+Сзс. Соотношение между емкостями затвор−исток (Сзи) и затвор−сток (Сзс) отражает соотношение между составляющими емкостного тока затвора iз. Если принять линейное нарастание сопротивления канала по длине от истока к стоку, то можно обосновать следующие соотношения:

( )

( ) .3/1

,3/2

ззс

ззи

CC

CC

=

=

(1.19)

Значение полной емкости затвора, определяемое для обогащенного

канала, описывается выражением: ( ),оз WLCC = (1.20)

в котором С0 определяется формулой (1.5)

1.3. Анализ быстродействия инвертора

При проектировании интегральных схем основные размеры транзистора ширину канала W и его длину L рассчитывают по приближенным формулам. Затем, используя программы анализа, например PSPICE, проводят анализ поведения схемы в целом или ее элементов. В зависимости от результатов "точного" анализа осуществляют коррекцию размеров транзистора. В последующих разделах будут рассматриваться приближенные методы расчета основных геометрических размеров транзисторов.

9

Получим приближенные формулы для оценки длительности процесса переключения инвертора. На рис.1.3а приведена схема инвертора с учетом всех емкостей транзистора, а на рис 1.3б – его упрощенная схема.

Обоснуем принятые упрощения. Входные емкости pCзи и pCзи с полным основанием не учитываются, поскольку на входе инвертора сигнал задается от источника ЭДС. Емкости рCи и nСи не влияют на переходный процесс в связи с тем, что напряжение на них в процессе работы инвертора неизменно. Единственным допущением является исключение из рассмотрения емкостей np CС зсзс + , включенных между входом и выходом схемы. Будем считать, что они малы и их вклад в инерционность инвертора невелик. (В машинном анализе они безусловно учитываются). Таким образом, в схеме инвертора (рис.1.3 б) остается одна емкость Сс, представляющая собой сумму стоковых емкостей обоих транзисторов:

( ) ( )pccссс LWCLWCCCC p

ppn

nn

npn

pn +=+= , (1.21)

где pLnL c , c − длины стоков n и p канальных транзисторов, ppn

npn CC , −

удельные емкости стоковых (истоковых) pn−переходов n− и p−канальных транзисторов, соответственно. Для общности анализа на рисунке показана емкость нагрузки Сн. Рассмотрим процесс переключения инвертора. Заметим, что напряжение логической "1" и логического "0" инвертора в КМОП схемах равны соответственно, Vпит и 0. При подаче на вход напряжения высокого уровня (Vвх=Vпит) происходит разряд емкости, а при

10

подаче напряжения низкого уровня (Vвх=0) – ее заряд. Определим сначала время разряда общей емкости С=Сс+Сн.

На рис. 1.3 в приведена выходная ВАХ n−канального транзистора при высоком потенциале затвора Vз=Vпит и показана траектория перемещения рабочей точки схемы при разряде емкости С. Процесс открывания транзистора (нарастание тока до величины тока насыщения I) будем считать мгновенным. Разряд С происходит сначала в пологой области характеристики (участок 1), а затем в крутой (участок 2). Считая ток разряда на участке 1 постоянным (λ =0), получим время:

( )

IVVC

IQt наспит

1−

=∆

= .

(1.22)

Для определения времени разряда на участке 2 допустим, что рабочая точка перемещается не по реальной характеристике, а по ее линейной аппроксимации (штрихпунктир на рис.1.3). Этот случай эквивалентен разряду конденсатора через линейный резистор R=Vнас/I. Процесс разряда описывается уравнением:

( )τ−= /expнас tVU , (1.23)

где постоянная времени процесса

ICVCR /нас==τ . (1.24)

Для оценки примем ICVt /нас2 =τ= . Тогда общее время разряда

ICV

ttt пит21 =+= .

(1.25)

Поскольку мы без всяких обоснований приняли t2 = τ, то необходимо оценить напряжение, до которого разрядится конденсатор за время

21 ttt += . На участке 1 изменение напряжения п1 VV =∆ (см. рис.1.3). На участке 2 за время τ=2t изменение напряжения в соответствии с (1.23) будет равно ( ) 72.2/нас1-expнас2 VVV ==∆ .

Для типичного случая, когда Vпит=5В,Vп=1В, получим 72.2/насп21 VVVVV +=∆+∆=∆ =1+4/2.72=2.47В, что близко к половине

напряжения Vпит. Результат будет удовлетворительным и для иных напряжений питания. (Так, например, при Vпит=10В и Vп=1В значение ∆V=4,3В).

11

Таким образом, будем считать, что формула (1.25) определяет время переходного процесса на уровне половины перепада выходного напряжения. Именно по этому уровню и принято оценивать длительность фронта (спада) выходного сигнала.

Определим время заряда емкости. Процесс заряда осуществляется через открытый транзистор с p−каналом. Заметим, что этот процесс ничем не отличается от описанного процесса разряда. Поскольку диаграмма перемещения рабочей точки в этом случае строго соответствует рис.1.3в, то выражение (1.25) для времени t будет действительным и для оценки времени заряда емкости С. В формуле (1.25) необходимо проставить индексы: для n−канального транзистора принять I=In, а для p−канального I=Ip. Величины токов насыщения In и Ip могут отличаться за счет неравенства размеров канала (W и L), подвижностей ( nµ и pµ ), пороговых напряжений ( nVп и pVп ) и

коэффициентов ( pnpn λληη ,,, ).

Отметим, что, не смотря на естественное отличие параметров p− и n−канального транзистора, можно, если это требуется, добиться равенства длительности фронта и спада выходных импульсов за счет достижения равенства токов насыщения In и Ip путем только лишь выбора соотношения между Wn и Wp. Однако требование равенства фронта и спада выдвигается не всегда.

Быстродействие ненагруженного инвертора (Сн=0).в случае равенства токов In=IP = I будет oпределяться главным образом собственной стоковой емкостью Сс .Время переключения ненагруженного инвертора в этом случае называют собственным и обозначают tc:

IVС

t питсс = .

(1.26)

Собственное время переключения инвертора не зависит от ширины

канала W. Такой с первого взгляда парадоксальный вывод определяется тем, что собственная емкость стока сC , также как и ток стока I , пропорциональны ширине канала W

В заключение отметим, что величина собственного времени переключения транзисторов ct в инверторе является фактически показателем уровня технологии. С повышением качества технологии появляется возможность сокращать размеры транзисторов вдоль

12

направления протекания тока. В связи с этим снижается значение емкости Сс за счет уменьшения длины стоков nLc и pLc , увеличивается ток I, благодаря уменьшению длины каналов, а, следовательно, повышается быстродействие.

1.4. Расчет размеров транзисторов в логических элементах при

емкостной нагрузке При проектировании логических элементов, работающих на

емкостную нагрузку, целью является определение основных размеров транзисторов по заданной емкости нагрузки Сн и времени переключения t. Покажем путь решения этой задачи сначала для инвертора. Время переключения инвертора при условии равенства токов насыщения n− и p−канальных транзисторов (Ip=In=I) описывается следующим выражением:

( )

IVC

tI

VCCt питн

спитнc

+=+

= . (1.27)

При заданном времени t ток I выразим из формулы (1.27):

( ) .

c

питн

ttVC

I−

= (1.28)

Отношение ширины канала к его длине найдем из формул (1.2), (1.13)

либо (1.16) в зависимости от желаемой точности. Используя, например, (1.16), получим:

( )( )2пз0

2VVC

IL

W−µ

= (1.29)

Подстановка в правой части значений µ и Vп для n− и p−канальных транзисторов позволяет получить для них отношение (W/L).

Значение отношения (W/L) обычно больше 1. Поэтому величина L выбирается минимально возможной на основании КТО, предлагаемых заводом − изготовителем микросхем. Затем рассчитывается ширина канала.

13

При проектировании элементов И−НЕ, ИЛИ−НЕ (рис.1.4) на заданное быстродействие учитывают, что в отличие от инвертора эти элементы имеют последовательную цепочку транзисторов (n−канальных в схеме И−НЕ и p−канальных в схеме ИЛИ−НЕ).

Для оценочных расчетов размеров транзисторов логических схем

И-НЕ, ИЛИ-НЕ воспользуемся результатами, полученными для инвертора. Для всех транзисторов схем примем размеры в соответствии с выражениями (1.27),(1.28),(1.29). Затем, учитывая, что цепочка, состоящая из N последовательно включенных транзисторов эквивалентна одному транзистору с длиной канала равной (LN), можно выбрать ширину канала каждого транзистора последовательной цепочки равной WN.

Заметим, что реальная картина переходных процессов в многовходовых элементах довольно сложная и неоднозначная, зависящая от предшествующего состояния последовательной цепи. Поэтому приведенная расчетная схема может дать заметную погрешность. В связи с этим машинный анализ может привести к необходимости коррекции размеров транзисторов.

1.5. Выходные усилители мощности при емкостной нагрузке

Нагрузкой ИС часто бывает большая емкость Cн, которая может в тысячи раз превосходить нагрузочную емкость внутренних элементов схемы. Пропорционально, т. е. также в тысячи раз, возрастет задержка выходного сигнала, если в схеме не предусмотреть установку выходного усилителя, обеспечивающего большой ток перезарядки емкости Сн и ускоряющего тем самым переходные процессы переключения.

14

При проектировании выходных усилителей возникает ряд вопросов: сколько каскадов усиления должен содержать усилитель; какими должны быть соотношения между токами этих каскадов; какое предельное быстродействие можно обеспечить.

Для того, чтобы ответить на эти вопросы, поставим следующую задачу.

Пусть на кристалле (рис.1.5) имеется логическая схема (обведена

штриховой линией), последний элемент которой имеет ток насыщения IО (т. е. Ip=In=Io). К выходу этого элемента с номером 0 подключен усилитель мощности, содержащий n каскадов с токами насыщения . ...,2,1 nIII Последний каскад нагружен емкостью Cн, в то время как остальные − входными емкостями Свх последующих каскадов.

Допустим, что элемент с номером "0" является инвертором (таковым он может являться и на самом деле). Если это не инвертор, то условная замена реального логического элемента инвертором при сохранении величины тока Io не внесет заметной погрешности в конечный результат анализа, но позволит получить простые по структуре формулы.

Допустим, что каждый последующий инвертор усилителя мощнее предыдущего за счет нарастания ширины каналов в комплементарной паре транзисторов ( ( ) ( ) ( ) ( ) 1 где , , 11 >== −− AAWWAWW ipipinin ). Тогда токи инверторов и их входные емкости будут связаны соотношениями:

. ,

..............................................., ,

, ,

вхoвхo

2вхoвх2

2o2

1вхoвх1

1o1

nn

nn ACCAII

ACCAII

ACCAII

==

==

==

(1.30)

15

Быстродействие i–того каскада в соответствии с (1.27) определяется соотношением:

( )i

ii I

VCtt пит1вх с

++= , (1.31)

в котором i=0, 1, 2, … , n–1. (Последний n-ый каскад пока не рассматривается). Выразив ( )1вх +iC и iI через параметры 0-го каскада, получим после преобразований выражение для it в простейшей форме:

, с τ+= Atti (1.32)

где

−=τ0

питвх0

IVC

(

1.33)

постоянная, имеющая размерность времени. Как следует из (1.32), значение it не зависит от i. Это означает, что

быстродействие всех каскадов кроме последнего одинаково. Суммарная задержка распространения сигнала для каскадов, включая нулевой и исключая n-ый, будет равна:

( ) ( )τ+=τ+= ∑∑−

=

−

=AtnAtt

n

i

n

ii c

1

0c

1

0.

(1.34)

Полное время задержки всего усилителя получим, добавив время задержки последнего каскада:

( ) ).(0

питнсс nAI

VCtAtnt ++τ+=

(1.35)

Зависимость t = t(А) имеет минимум при

( )1

вх0

н+= nСC

A . (1.36)

Исключая Сн в (1.35) с помощью выражения (1.36), получим: ( ) )( сс τ++τ+= AtAtnt . (1.37)

Из выражения (1.37) следует ,что время задержки последнего каскада (второй член суммы в последнем выражении) при оптимальном выборе коэффициента А не отличается от остальных.

Таким образом, при проектировании усилителя коэффициент прогрессии А должен выбираться в соответствии с формулой (1.36). Это

16

гарантирует минимальное время задержки всего усилителя, определяемое выражением:

( )τ++= Atnt с)1( . (1.38)

Рассмотрим полученные закономерности в численных примерах. Для расчетов примем следующие параметры усилителя: tС =0,5 нс, СВХ0=0,01 пф, I0=0,5 мА, VПИТ =5 В.

На рис.1.6 приведены зависимости полного времени задержки сигнала t усилителя, рассчитанные по формуле (1.35), от коэффициента прогрессии А для различных нагрузок (СН=10пф и СН=100пф) и различного числа каскадов усилителя n=1,2,3,4.

Характер кривых легко объясняется. Действительно, во всем диапазоне роста А время задержки последнего n-ого каскада уменьшается, но оно увеличивается у всех предыдущих каскадов, поскольку растет нагрузочная емкость каждого. Борьба этих двух тенденций и отражается на графиках. Точки экстремума А точно соответствуют выражению (1.36). С ростом числа каскадов n время t в минимуме кривой уменьшается. Увеличение числа каскадов сверх 2-х не дает существенного выигрыша в быстродействии.

1 10 100 1000А

235

235

235

1

10

100

1000

р, 1

23

4

Сн=10пф

1 10 100 1000

А

235

235

235

1

10

100

1000

р

Сн=100 пф1

23

4

а) б)

Рис. 1.6. Зависимость времени задержки усилителя (в наносекундах) от коэффициента прогрессии А для нагрузочных емкостей СН=10пф-(а) и СН=100пф-(б)

17

В таблице 1.1 приведены расчетные данные для численного примера, соответствующего рис.1.6б. Коэффициент прогрессии A и время задержки t соответствуют точкам экстремума.

Таблица 1.1

n

A

t(нс)

W

0

104

103

0

1

102

21

100W0

2

21

7,8

462W0

3

10

6

1110W0

4

5,5

5,3

1200W0

В таблице даны значения суммарной ширины каналов всех

транзисторов усилителя W (в единицах W0 канала нулевого каскада). Коэффициент в столбце W показывает суммарную ширину каналов всех однотипных транзисторов (всех n-канальных или всех p-канальных) усилителя. Например, для n=1 W=AW0 , для n=2 W=(A+A2)W0, для n=3 W=(A+A2+A3) W0 и т. д. Этот коэффициент отражает затраты площади кристалла, занимаемой усилителем.

Данные таблицы 1.1, также как и графики рис.1.6б, показывают, что минимальное время задержки t сначала снижается резко (от 1000нс до 6нс) при увеличении n от 0 (когда усилитель отсутствует) до n=3 после чего спад становится незначительным. Вообще говоря, зависимость t(n) имеет минимум при больших n. Этот случай практического значения не имеет, поскольку заметного выигрыша времени t по сравнению со случаем n=2,3 не дает, но требует больших затрат площади кристалла.

На практике преимущество чаще отдается усилителю двухкаскадному, поскольку он не инвертирует усиливаемый сигнал.

18

1.6. Усилители мощности для согласования с ТТЛ элементами и светодиодными индикаторами

ТТЛ схемы, светодиоды являются частными случаями активной нагрузки КМОП схем. Ниже описан метод расчета согласующих усилителей который , является общим для любых схем с активной нагрузкой.

Отметим, что работа КМОП ИС на нагрузки, потребляющие ток более 10…20 мА приводит к значительному расходу площади кристалла. В этом случае создавать усилитель мощности может оказаться нецелесообразным, хотя и возможным. При больших токах нагрузки используют внешние по отношению к ИС биполярные транзисторы. Тогда задача ИС сводится к управлению этими транзисторами. Рассмотрим случаи, когда непосредственное подключение нагрузки к ИС целесообразно.

На рис.1.7а показано подключение нескольких ТТЛ схем к инвертору. Согласование КМОП схемы с ТТЛ заключается в обеспечении входных параметров для ТТЛ элемента: напряжения логического нуля–V0 и входного тока–IВХ0.Обычно нормой наибольшего допустимого напряжения нуля является V0 <0,4 В, а значения входного тока IВХ0 лежат в диапазоне от десятых долей до нескольких миллиампер в зависимости от типа схемы.

Параметры ТТЛ при логической единице на входе обеспечиваются автоматически и в дальнейшем не рассматриваются.

На рис.1.7б приведены входная ВАХ ТТЛ элемента (кривая 1) и выходная ВАХ n-канального транзистора (кривая 2). При подключении к входу ИС нескольких ТТЛ элементов график ВАХ для них является суммой графиков вдоль оси токов.

19

Покажем путь расчета выходного усилителя ИС. Пусть спадающая кривая на рис.1.7б представляет собой ВАХ группы из N элементов ТТЛ. Выберем на оси V точку V0<0.4 B, чтобы обеспечить надежный запас напряжения логического нуля (V0 принимают равным 0,15…0,25 В). Этой точке соответствует ток IВХ0, потребляемый группой ТТЛ элементов. Необходимо выбрать параметры n-канального транзистора так, чтобы его выходная ВАХ проходила через точку q. Этому требованию в соответствии с выражением (1.15) отвечает соотношение:

−−

µ= 2

00ппит0вх0 21)( VVVV

LW

СIn

nn .

(1.39)

Обозначим выражение в квадратных скобках символом Ф и выразим

отношение размеров канала:

Ф0

вх0

nn

n

СI

LW

µ= .

(1.40)

Значение Ln выбирается в соответствии с КТО, после чего

определяется величина Wn. Следует однако учитывать ,что при высоких линейных плотностях тока j (j=IС / Wn—ток стока на единицу ширины канала) подвижность носителей заряда в канале падает. Падение становится заметным при jmax=10…20 мкА/мкм. Воизбежание спада подвижности найденное значение Wn должно отвечать соотношению: Wn ≥ IВХ0/jmax . Если это соотношение не выполняется, Wn увеличивают, после чего корректируют длину канала Ln.

Рассмотрим усилитель, обеспечивающий работу секции светодиодов семисегментного индикатора (рис.1.8), применяемого в устройствах отображения информации с мультиплексированием.

20

Устройство в целом описано в главе 6. Здесь же покажем метод расчета размеров канала n- и p-канальных транзисторов усилителя.

Каждый из p-канальных транзисторов отвечает за свечение одного

светодиода (СД), а n-канальный транзистор управляет свечением всей секции.

Основными параметрами светодиода являются прямое падение напряжения VД и ток IД. Для обеспечения заданного VД напряжение питания VПИТ разделим на три составляющие V1 , VД , V2 (рис.1.8) так, чтобы V1+V2+VД =VПИТ. Отметим, что ток стока p-канального транзистора Дс II p = ,

а n-канального =nI c 7IД .

Для определения размеров канала транзисторов в соответствии с (1.15) выпишем два соотношения:

( ) , 21 2

12ппит0с

−−µ= VVVV

LW

CI n

n

nn

n

(1.41)

( ) . 21 2

22ппит0с

−−µ= VVVV

LW

CI p

p

pp

p (1.42)

Обозначив выражения в квадратных скобках (1.41) через Ф1, а в

(1.42) через Ф2 , выразим отношения размеров канала:

10

c

Фn

n

n

n

CI

LW

µ=

(1.43)

21

20

c

Фp

p

p

p

CI

LW

µ=

(1.44)

Параметры Ln и Lp выбираются в соответствии с КТО, после чего вычисляются величины Wn и Wp. Рассчитанные значения проверяются по плотности токов и, возможно, корректируются так, как это описано выше для ТТЛ схемы.

2. Основные элементы схемотехники Отличительными особенностями КМОП схемотехники является

наличие в ее составе ключа, обеспечивающего протекание тока в обоих направлениях. Подобный элемент не существует в схемах иных конструктивно−технологических базисов. Ключ открывает дополнительные возможности рационального построения элементов схем и в связи с этим позволяет получать более высокое их быстродействие и экономить площадь, занимаемую на кристалле. В КМОП схемотехнике не отвергаются и общеизвестные традиционные способы синтеза схем на основе использования простейших элементов И−НЕ, ИЛИ−НЕ.

В данном разделе анализируется работа ключа и приводятся схемы основных элементов, использующих ключи и имеющие в связи с этим специфическую структуру.

2.1. К л ю ч

Важнейшим элементом схемотехники в КМОП базисе является ключ, показанный на рис. 2.1а, представляющий собой параллельное включение n− и p−канальных транзисторов. Этот элемент позволяет особым образом, в отличие от способов в других конструктивно−технологических базисах, подходить к построению целого ряда устройств, например, триггеров, счетных ячеек, мультиплексоров, исключающего ИЛИ и других элементов.

Работа ключа заключается в одновременном отпирании или запирании пары транзисторов, составляющих это устройство. Нагрузка ключа в КМОП схемах бывает обычно емкостной. Поэтому основной функцией ключа является заряд или разряд выходной емкости, когда ключ открыт. Очевидно, емкость заряжается при высоком потенциале на входе и разряжается при низком. При закрытом состоянии ключа емкость удерживает свой заряд, который может изменяться только за счет токов утечки.

22

Основными свойствами ключа, определяющими его качество,

являются, во−первых, коэффициент передачи напряжения, т.е. способность передавать входной потенциал на выход с минимальными потерями, и, во−вторых, быстродействие. Первое свойство обеспечивается использованием в ключе именно комплементарной пары, а не одного из транзисторов. Дело здесь заключается в том, что при разряде емкости С n−канальный транзистор работает по схеме с общим истоком, не препятствуя разряду емкости С до напряжения, равного нулю. В то же время транзистор р−канальный, работающий в этом процессе по схеме с общим стоком позволил бы разрядиться конденсатору С лишь до своего порогового напряжения. Таким образом, окончание разряда емкости С до 0 определяется n−канальным транзистором.

Заряд емкости С, осуществляемый при логической 1 на входе (Vвх=V1), завершается благодаря р−канальному транзистору, который в этом процессе оказывается включенным по схеме с общим истоком. Транзистор с n−каналом, работающий при этом с общим стоком, прекратил бы заряд емкости на уровне (V1−Vпор)=(Vпит−Vпор). Таким образом, в процессе заряда емкости решающую роль играет р−канальный, а в процессе разряда, n−канальный транзистор.

Отмеченное поведение транзисторов может показаться не очевидным. В справедливости приведенных утверждений читателю необходимо убедиться самостоятельно.

Отметим, что если в схеме ключ должен лишь заряжать емкость (путь для ее разряда обеспечивается другими цепями), то можно обойтись лишь p−канальным транзистором. При этом потерь напряжения на ключе не будет. Для разряда С достаточно n−канального транзистора.

Второй важной характеристикой ключа является его быстродействие, определяемое временем заряда−разряда нагружающей емкости СН. На рис. 2.1б представлена эквивалентная схема ключа, в которой содержатся собственные емкости стока и истока транзисторов и емкость нагрузки Сн. Емкости транзистора определяются его размерами. Поскольку в работе

23

ключа стоки и истоки меняются местами, то эти емкости условно обозначены: pCC − емкость стока и равная ему емкость истока для

р−канального транзистора и nCc − соответствующие емкости для n−канального транзистора.

Быстродействие ключа определяют временем заряда (разряда) суммарной выходной емкости С= pCc + nCc +Сн= cC +Сн. На вход открытого ключа подают перепады напряжения от идеального источника Э.Д.С. и измеряют длительность переходных процессов заряда−разряда С. Естественно, входные емкости pCc и nCc в этом случае на переходной процесс не влияют.

Анализ быстродействия проводят по такой же схеме. Строгий анализ процессов в этом случае сложен и приводит к громоздким соотношениям. Однако можно получить приближенное выражение для среднего времени заряда и разряда выходной емкости на уровне половины перепада выходного сигнала

( ) ,питccн

np

pn

IIV

CCCt+

++≅ (

2.1)

в котором ( )( ) ( )( )2ппит2

ппит 2/ , 2/ nnn

ppp VVIVVI −β=−β= − токи p −

и n − канальных транзисторов в пологой области при Vз=Vпит.

Длительность переходных процессов практически не изменяется если ключ открывать, подавая сигнал на затворы транзисторов, и оценивать среднее время заряда емкости С (когда Vвх =Vпит) и ее разряда (при Vвх= =0). Выражение (2.1) в обоих случаях остается в силе.

В случае Сн=0 формула (2.1) выражает собственное время перезарядки

выходной емкости ключа ( )pp CC cc + . Учитывая, что емкости pCc и nCc , так же как и токи pI и nI , пропорциональны ширине каналов nW и pW транзисторов, можно сделать вывод о том, что собственное быстродействие ключа не зависит от размеров транзисторов. Это заключение аналогично тому, что было сделано при анализе быстродействия инвертора, нагруженного только собственными стоковыми емкостями.

24

2.2. Триггер−защелка

Триггеры являются основой построения подавляющего большинства различных устройств дискретной схемотехники. Полная классификация и методы построения триггерных схем даны, например, в книгах [2] и [3] и здесь не рассматриваются. В этом и последующих разделах дается описание основных триггерных устройств, схемная конфигурация которых рациональна при реализации в KМОП базисе и может служить основой построения других триггеров с требуемыми свойствами.

Наличие ключа в КМОП базисе позволяет строить различные схемы триггеров и счетных ячеек, экономных по затратам площади кристалла. На рис. 2.2 а дана схема триггера, называемого триггером−защелкой или Т-триггером. Это устройство содержит два последовательно связанных инвертора, два ключа и инвертор, управляющий ключами. Ключи работают в противофазе. Связи управляющего инвертора с ключами явно не показаны и отражены лишь одноименными обозначениями на затворных выводах транзисторов, составляющих ключ, и выводах управляющего инвертора.

Работа схемы состоит в том, что при входном сигнале С=0 открыт входной ключ и информация с входа D проходит на выход Q триггера. Такое состояние называют режимом записи. Говорят, что при этом триггер "прозрачен". С приходом сигнала С=1 закрывается входной ключ и открывается ключ обратной связи. В памяти устройства фиксируется сигнал D, который был в момент прихода импульса С. Триггер переходит в режим, называемый режимом хранения.

Изменив подключение управляющего инвертора к ключам на обратное, получим "прозрачность" триггера при С=1.

25

Триггер можно дополнить входами установки S и сброса R (рис. 2.2б). Условимся под установкой понимать обеспечение "1" на основном выходе Q при подаче S=1. Сбросом будем считать обеспечение Q=0 при сигнале R=1. Условное обозначение триггера−защелки дано на рис. 2.2 в.

Оценим минимальную длительность импульса С, достаточную для записи информации в триггер. Будем считать, что в исходном состоянии триггер находится в режиме хранения, а на входе D уже присутствует информация, предназначенная для записи.

С приходом импульса С последовательно протекают следующие процессы: переключение управляющего инвертора; открывание входного ключа (и одновременно закрывание ключа обратной связи); переключение первого инвертора; переключение второго инвертора. Следовательно, необходимо переключение четырех элементов, чтобы появился выходной сигнал Q. Для появления Q достаточно трех переключений.

Здесь и в дальнейшем для оценочных расчетов будем полагать время переключения (время задержки) простейших элементов одинаковым и равным tЗ.

Следовательно, для записи необходим импульс длительностью 4tЗ. Переход в режим хранения происходит после окончания импульса С

Для этого необходимо время, равное 2tЗ. Оно складывается из времени срабатывания управляющего инвертора и ключа обратной связи.

Таким образом, длительность полного цикла работы триггера составляет 6tЗ, из них длительность импульса составляет 4tЗ, а длительность паузы 3tЗ.

2.3. D−триггер D−триггер представляет собой схему, на основном выходе которой по

фронту синхроимпульса С появляется сигнал D, присутствующий в этот момент на входе схемы. Схему можно организовать так, чтобы она срабатывала не по фронту, а по спаду синхроимпульса С.

На рис. 2.3 приведена схема D−триггера. Она состоит из двух ячеек (двух Т-триггеров) , изображенных на рис. 2.2б, первый из которых будем называть ведущим (он связан с входом D), а второй − ведомым. Кроме того, схема содержит управляющий инвертор, соединение которого с ключами показано символами, чтобы не загромождать чертеж.

Рассмотрим работу схемы. Заметим, что входные ключи ведущего и ведомого Т-триггера

работают в противофазе. Когда входной ключ открыт, Т-триггер принимает информацию. Если же он закрыт, Т-триггер хранит информацию.

26

При синхросигнале С=0 информация с входа D принимается в

ведущую ячейку на выход Р, а ведомая ячейка находится в режиме хранения прежней информации. По фронту сигнала С ведущая ячейка переходит в режим хранения, а ведомая − в режим приема информации, которая попадает на основной выход Q. Таким образом, по фронту синхросигнала С информация с входа D переходит на выход Q.

Легко видеть, что, если изменить полярность подключения затворов всех ключей к управляющему инвертору на обратную, то схема будет срабатывать по спаду синхроимпульса С.

Рассмотрим организацию подключения цепей S и R. Сигналы этих цепей являются приоритетными. Независимо от состояния входа С ("0" или "1") сигнал S=1 устанавливает основной выход Q в состояние "1", а сигнал R=1 вызывает Q=0. Первый же фронт синхросигнала С, поступающий после спада S (или R), вызывает нормальное срабатывание D−триггера, т.е. передачу сигнала с входа D на выход Q. Отметим, что одновременное состояние входов S=R=1 является запрещенным. Однако если таковое возникает, то свой отпечаток в триггере оставляет тот сигнал, который спадает позже. В ряде случаев нет необходимости в цепях S и R. Тогда они не создаются, и схема упрощается.

Отметим одну особенность схемы рис. 2.3. С первого взгляда кажется логичнее вход ведомой ячейки подключить к выходу P ведущей ячейки, а не к P , как это сделано на рисунке. Конфигурация схемы стала бы более ясной и удобной для анализа. Однако в таком варианте сильно возрасла бы нагрузка на второй инвертор ведущей ячейки, что существенно снижает ее быстродействие, а значит и быстродействие устройства в целом.

Проведем оценку быстродействия D−триггера. Перед приходом фронта синхросигнала С информация, источником которой является вход D,

27

уже присутствует на входе ведомой ячейки. С приходом фронта сигнала С, во−первых, переключается управляющий инвертор, во−вторых, открывается входной ключ ведомой ячейки и одновременно с ним закрывается ключ обратной связи, в третьих, переключается 1−ый инвертор, в четвертых, 2−ой инвертор ведомой ячейки.

Таким образом, информация на выходе Q возникает после трех переключений, а на выходе Q − после четырех.

Условно принимают времена переключения (время задержки tз) простейших вентилей равными. Тогда время срабатывания D−триггера по выходу Q будет равно 3tз, а по выходу Q 4tз.

Условное изображение D−триггера дано на рис. 2.3б.

2.4. Счетная ячейка Счетная ячейка (рис. 2.4) образуется из схемы D−триггера путем

создания цепи обратной связи с выхода Q на вход D. Все замечания, касающиеся D−триггера, следует отнести и к счетной ячейке. Так, в частных случаях могут отсутствовать цепи S, R установки и сброса. Что касается быстродействия, то как и в D−триггере время задержки сигнала на выходе Q по отношению к фронту импульса запуска С равно 3tз. Время задержки сигнала на выходе Р по отношению к спаду С также равно 3tз. Таким образом, полный цикл работы ячейки равен 6tз, что соответствует максимальной частоте Fmax=1/(6tЗ).

Отметим действие цепей сброса−R и установки − S потенциала на основном выходе Q счетной ячейки. Эти цепи организованы так, что сигнал с них поступает как в ведущую, так и в ведомую ячейку памяти. Так, например, сигнал сброса R=1 устанавливает на выходах Q и P состояние "0". После окончания сигнала сброса (R=0) память о нем остается в той ячейке, которая находится в состоянии хранения информации. При С=0 это ведомая ячейка, а при С=1 ведущая. Однако заметим, что в обоих случаях на основном выходе Q удерживается "0".

Смена информации на выходе Q произойдет только с приходом первого фронта импульса запуска С. Читателю необходимо убедиться в этом самостоятельно, полагая, что импульсы R и S могут начинаться в любой момент (как при С=1, так и при С=0) и иметь произвольную длительность.

28

Обозначения входов и выходов счетной ячейки, также как и ее

электрическую схему в дальнейшем будем считать неизменными. Особенно важным обстоятельством является соответствие выходов Q и Р. Мы раз и навсегда примем соглашение о том, что по фронту С новая информация появляется на выходе Q , а по спаду С она передается на выход Р. Поэтому выходы Р в счетной ячейке переименованы по сравнению с выходами D−триггера. Принимая это условие, получим, что информация на выходе Р запаздывает на величину длительности импульса запуска С.

Условное обозначение счетной ячейки приведено на рис. 2.4б. 2.5. Исключающее ИЛИ

Cуществует ряд вариантов схем исключающего ИЛИ. Однако наименьшее количество элементов имеет схема в KМОП базисе, показанная на рис. 2.5а и 2.5б.

Схема содержит две части. Первая это- цепь с двумя инверторами и двумя ключами с входом А, а вторая - управляющий инвертор с входом В. В одном из своих состояний управляющий инвертор открывает один из ключей, а во втором состоянии − открывает другой. В зависимости от этого сигнал А проходит на выход F, инвертируясь один или два раза.

Схемы на рис. 2.5а и 2.5б отличаются лишь способом подключения затворов ключей к управляющему инвертору.На рис.2.5в и 2.5г приведены таблицы соответствия входных и выходных сигналов этих схем. Как следует из таблиц, схема рис.2.5а выполняет функцию BABABAF ⊕=+=1 . Поэтому ее можно назвать схемой антисовпадений. Схема же рис. 2.5б соответствует другой функции: 12 FBABAABF =⊕=+= . Такую схему называют схемой совпадений. Обе схемы применяются часто.

29

Отметим, что любая из схем содержит пять комплементарных пар

транзисторов и потенциально позволяет построить весьма компактную топологию всего устройства за счет объединения сток−истоковых областей одного инвертора и двух ключей.

Быстродействие схемы определяется переключением трех элементов: управляющего инвертора, ключа и выходного инвертора. Таким образом, время задержки равно 3tз.

2.6. Схема с тремя состояниями

Схема с тремя состояниями широко используется при построении коммутаторов, мультиплексоров, устройств, предназначенных для обмена информацией между несколькими приемопередатчиками по общей шине. Последний случай является неизбежным при создании БИС с чрезмерно большим числом вводов−выводов. Обычным решением проблемы здесь является использование некоторой группы выводов одновременно, как для приема информации, так и для ее выдачи.

Схема с тремя состояниями может выполнять различные логические функции, обеспечивая на выходе "0" или "1". При подаче на управляющий вход запирающего сигнала выход схемы переходит в состояние с высоким выходным сопротивлением (Z состояние). Емкость выходной линии может длительное время удерживать заряд, если эта линия не имеет активной нагрузки.

В КМОП базисе в качестве схемы с тремя состояниями чаще всего используются инвертор или повторитель, показанные на рис. 2.6а и 2.6б. Схемы имеют информационный вход x и управляющий y. Анализируя работу схемы 2.6а, нетрудно убедиться, что при y=0 внешние транзисторы

30

открыты, и сигнал x проходит на выход, инвертируясь. При y=0 внешние транзисторы запираются, обеспечивая тем самым Z состояние.

В схеме рис.2.6б Z состояние устанавливается при y=1, а при y=0

входной сигнал x дважды инвертируется (на логических элементах и на инверторе), появляясь на выходе неизмененным. Вторую схему легко перестроить так, чтобы Z состояние возникало при y =0.

Нетрудно видеть, что время установления Z состояния в схеме рис.2.6а равно 2tз, а задержка информационного сигнала –tЗ. В схеме рис. 2.6б эти значения равны, соответственно, 3t З и 2tз.

На рис. 2.6в и 2.6г показаны условные обозначения описанного инвертора и повторителя. Треугольник символизирует наличие в схеме третьего состояния, а значок y отмечает управляющий вход схемы. Заметим, что схемы с третьим состоянием часто называют Z схемами.

2.7. Приемопередатчики В ряде случаев в интегральной схеме требуется создание большого

числа выводов. Такая ситуация встречается, например, при выполнении схемой операций над числами высокой разрядности.

31

Ограничение на число выводов может накладывать, во−первых, корпус микросхемы. Необходимых корпусов может не существовать вообще, либо они могут быть недоступны по каким либо причинам.

Во−вторых, большое число выводов требует соответствующего количества контактных площадок на кристалле. Размеры контактных площадок и расстояние между ними довольно велики (50…100 мкм). В связи с этим, периметр кристалла для размещения контактных площадок приходится выбирать большим, что в свою очередь может привести к неоправданному увеличению площади кристалла сверх необходимой для схемы.Для уменьшения числа контактных площадок часто прибегают к использованию некоторой группы выводов микросхемы, как для приема, так и для передачи информации.

На рис. 2.7 дана схема, поясняющая принцип обмена информацией

между двумя кристаллами по одной шине. Каждый из кристаллов содержит приемник сигнала, передатчик сигнала и переключатель режима работы ("прием" или "передача"). Переключатель управляется сигналом Y, вырабатываемым схемой одного из кристаллов, либо внешним устройством.

На рис.2.7 приведена реализация этой схемы для одного конца двунаправленной линии связи. Сигнал Y=1 переводит повторитель в Z состояние и снимает блокирование с элемента И-НЕ. Схема переходит при этом в режим приема информации. Сигнал Y=0 снимает Z-состояние и блокирует элемент И-НЕ. Источник сигнала теперь может передавать информацию по линии.

Описанное устройство устанавливается на оба конца всех приемопередающих линий.

2.8. Дешифраторы, мультиплексоры, демультиплексоры

Дешифраторы, мультиплексоры и демультиплексоры имеют общее свойство. Они обслуживают некоторое множество шин:

32

− дешифратор (называемый иначе декодером, обозначается DC) отмечает одну из них высоким (или низким) потенциалом;

− мультиплексор (МХ) снимает информацию с одной из шин и передает ее приемнику сигнала;

− демультиплексор (DMX) передает информацию от источника сигнала на одну из шин.

Выбор шины во всех случаях осуществляется по коду (адресу) шины дешифратором адреса. Таким образом, в основе схем мультиплексора и демультиплексора лежит схема дешифратора.

Д е ш и ф р а т о р (рис. 2.8), строится на основе выражений Булевой алгебры, которые для схемы с двухразрядным адресом имеют вид:

,

,

21211

21210

yyyyF

yyyyF

+==

+==

.

,

21213

21212

yyyyF

yyyyF

+==

+==

(2.2)

Здесь yi− входные переменные, а Fi − выходные. Выражения (2.2) приведены для случая, когда потенциал на выбираемой шине должен быть высоким, а на остальных − низким. Если необходимо обеспечить для выбираемой шины низкий потенциал, то выражения (2.2) для тех же адресов следует представить иначе:

,

,

211

210

yyF

yyF

=

=

.

,

213

212

yyF

yyF

=

=

(2.3)

В правой части выражений (2.2) и (2.3) осуществляется полный

перебор значений входных переменных. Дешифратор в этом случае называется полным. Неполный дешифратор имеет меньшее количество выходов, чем позволяет разрядность адреса.

33

Схема дешифратора с двухразрядным адресом, построенная по

выражениям (2.2) приведена на рис. 2.8а. Нетрудно видеть, что, если разрядность адреса n, то полное число выходов схемы равно n2 . Схема содержит n2 выходных элементов, каждый из которых имеет n входов. Кроме того, в схеме имеется n входных инверторов. Таким образом, число комплементарных пар транзисторов дешифратора DCN составит:

.2 nnN nDC += (2.4)

Задержка появления выходного сигнала составляет 2tз. Однако отметим, что с ростом разрядности адреса n нарастает число входов элементов ИЛИ−НЕ и их быстродействие существенно падает, что следует учитывать при проектировании.

М у л ь т и п л е к с о р (рис. 2.9) как было отмечено в начале раздела, соединяет один из множества входов схемы с приемником сигнала.

На рис. 2.9а приведена структура схемы мультиплексора. Если

дешифратор DC отмечает выбранный выход F единицей, то на выход Ф будет проходить сигнал, соответствующий выбранному каналу. Например,

34

при 0,1 3210 ==== FFFF имеем Ф=D0. В этом случае к дешифратору DC подключаются элементы 2И−НЕ, как показано на схеме рис. 2.9б. Если же выбранный выход F отмечается нулем ( ),1,0 3210 ==== FFFF то вместо элементов 2И−НЕ следует использовать 2ИЛИ−НЕ.

Оценивая объем схемы мультиплексора, заметим, что при разрядности адреса n к дешифратору добавляется n2 двухвходовых элементов И−НЕ ( n22 × комплементарных пар) и один элемент И−НЕ с числом входов, равным n2 . Таким образом, число комплементарных пар MXN в схеме мультиплексора составит:

( ) ( ) .2322 2 nnNN nnnDCMX ++=++= (2.5)

При высоких значениях n выходной элемент И-НЕ, имеющий n2 входов, не реализуем. Та же самая проблема имеет место и для схемы дешифратора, в которой появляется многовходовой элемент ИЛИ-НЕ с числом входов n. Эти многовходовые элементы необходимо преобразовывать в ряд элементов с меньшим числом входов, что неминуемо приводит к росту числа комплементарных пар транзисторов, определяемых выражением (2.5). Решением проблемы может служить выбор иной схемы, например, схемы "пирамида", приведенной ниже.

Задержка выходного сигнала при смене адреса равна 4tЗ. Задержка прохождения сигнала через мультиплексор от входа D к выходу Ф составляет 2tЗ

Следует помнить, что реально обе названные задержки возрастают с увеличением разрядности адреса за счет появления многовходовых элементов, и их оценку необходимо проводить с помощью программ схемотехнического анализа.

Д е м у л ь т и п л е к с о р решает задачу обратную мультиплексору. Он передает информацию от источника сигнала, т.е. со своего входа, на один из множества выходов, выбираемых дешифратором (рис. 2.10).

В приведенной схеме выбираемый дешифратором выход Ф помечается нулем. Тогда для передачи сигнала на выходе демультиплексора используются элементы 2ИЛИ−НЕ. В противном случае необходима установка элементов 2И-НЕ.

Объем схемы, исчисляемый в количестве комплементарных пар транзисторов, составляет:

35

( ) ( ) .2222 nnNN nnDCDMX ++=+= (2.6)

Задержка выходного сигнала при смене адреса равна 3tЗ. Задержка прохождения сигнала через мультиплексор от входа D к выходу F составляет 2tЗ.

Как ранее упоминалось, задержки возрастают с увеличением

разрядности адреса за счет появления многовходовых элементов. Их оценку проводят с помощью программ схемотехнического анализа.

2.9. DC, DMX, MX по схеме "пирамида"

Cхемы дешифраторов (DC), мультиплексоров (MX) и демультиплексоров (DMX) можно строить по методу, называемому "пирамида".

Одна из этих схем, способная выполнять функции как дешифратора, так и демультиплексора, дана на рис.2.11в. В каждом узле схемы помещен демультиплексор "из 1 в 2" (рис. 2 11а). Каждый вертикальный ряд (т.е. столбец) демультиплексоров пирамиды управляется своим разрядом шины адреса. Нетрудно видеть, что при Y0=Y1=Y2=1 входной сигнал D пройдет по верхней цепи и окажется на выходе F7 . При Y0=Y1=Y2=0 сигнал D попадет на выход F0. Сочетания потенциалов на шине адреса позволяют связать вход схемы D с любым выходом F. Схема, как видим, выполняет функцию демультиплексора.

При неизменном входном сигнале D =1 схему можно рассматривать как дешифратор, поскольку в соответствии с адресом, 1 будет присутствовать на одном из выходов F схемы.

36

Оценим аппаратные затраты на построение пирамиды. Число узлов P

пирамиды в зависимости от разрядности адреса n определяется формулой:

12 −= nP (2.7)

Количество комплементарных пар в узле, как видно из рис.2.11а, равно 6. Следовательно, пирамида содержит 6P пар транзисторов. С учетом n инверторов в шине адреса, получим:

6266 −+×=+= nnPN nDC (2.8

) Задержка выходного сигнала при смене адреса равна задержке

прохождения сигнала через демультиплексор от входа D к выходу F. Она зависит от разрядности адреса n и составляет 2ntЗ

Схема мультиплексора, построенная по методу пирамиды приведена на рис. 2.12. В каждом узле схемы включена ячейка, состоящая из инвертора и двух ключей. Ключи управляются от адресных входов Y1 и Y2, (младший и старший разряды адреса, соответственно). Соединения адресных шин и ключей отмечены одноименными символами, чтобы не загромождать чертеж. В зависимости от значения переменных Y1 и Y2 открывается один из ключей, давая путь сигналам D к выходу схемы.

37

Приведенная схема построена так, что при Y = 0 открыт верхний ключ каждой пары. Следовательно, при Y1 = Y2 = 0 на выход схемы пройдет сигнал D0 . При Y1 = 1, Y2 = 0 на выходе появится D1 и т.д.

Определим объем схемы. Число узлов P в функции разрядности

адреса n определяется выражением (2.7). В каждом узле используется 3 комплементарные пары транзисторов. С учетом инверторов в n разрядной шине адреса, получим:

3233 −+×=+= nnPN nMX (2.9)

Для разрядности n=8 число комплементарных пар в пирамиде мультиплексора равно 773, в то время как в схеме рис. 2.10 для n=8 оно составило бы величину 2824. Как видим, объем схем отличается почти в 4 раза. Кроме того, схема не содержит многовходовых элементов, а состоит лишь из инверторов и ключей.

Задержка выходного сигнала при смене адреса равна задержке прохождения сигнала через мультиплексор от входа D к выходу F. Она зависит от разрядности адреса n и составляет 2ntЗ

При нечетном n схема является инвертирующей. Проведем сравнительный анализ схем дешифратора,

демультиплексора и мультиплексора, построенных по классической схеме и схеме пирамида. Обратим внимание на объем схем и их быстродействие.

В таблице 2.1 отражен объем рассмотренных устройств, выраженный в количестве комплементарных пар транзисторов, использующихся для их построения.

38

Как следует из таблицы 2.1, рост объема классических схем происходит быстрее с ростом n за счет члена nn 2× , присутствующего в формулах. Кроме того, классические схемы требуют использования многовходовых элементов, которые необходимо комбинировать из более простых, что еще более увеличивает их объем.

Таблица 2.1 Тип

схемы Число комплементарных пар транзисторов

Классическая схема "Пирамида"

DC nn n +× 2 626 −+× nn DMX ( ) nn n +×+ 22 626 −+× nn

MX ( ) nn n +×+ 23 323 −+× nn

Из числа простых элементов целесообразно применение 2-х входовых,

поскольку в топологии они имеют одну истоковую область на две стоковых. При любом другом количестве входов число истоков может быть меньше числа стоков лишь на единицу.

Отметим, что в схемах типа "пирамида" используются исключительно двухвходовые элементы, инверторы и ключи.

Задержка выходного сигнала в классических схемах MX и DMX при смене адреса и задержка прохождения сигнала от входа к выходу малы и составляют величину (2…4)tЗ.

В схемах типа пирамида задержка выходного сигнала при смене адреса равна задержке прохождения сигнала от входа к выходу. Она зависит от разрядности адреса n и составляет 2ntЗ.

2.10. Генераторы коротких импульсов на линиях задержки

Необходимость в получении коротких импульсов фиксированной длительности и с фиксированной задержкой возникает при создании таймеров, схем управления загрузкой регистров, обнуления счетчиков, схем установки системы в исходное состояние. Такие импульсы наиболее просто можно получить, используя линии задержки.

Схемы генерации коротких импульсов (рис.2.13) основаны на подключении к концам линии задержки (ЛЗ) двухвходового элемента из

39

набора 2И-НЕ, 2ИЛИ-НЕ, ИИЛИ (Исключающее ИЛИ). На рис.2.13 он обозначен символом X. Линией задержки служит цепочка инверторов.

Изменение потенциала на выходе цепочки отстает от момента изменения входного потенциала V за счет задержки прохождения сигнала по ЛЗ. Будем считать длительность импульса V (рис.2.13), также как и его паузы, больше времени прохождения сигнала по линии задержки.

Короткие импульсы VВЫХ можно получать в ответ: только на положительный перепад (фронт); только на отрицательный перепад (спад); на оба перепада импульса V.

Для получения импульса по фронту V используют элемент 2И-НЕ и нечетное число инверторов в ЛЗ. Как видно из рис.2.13, на входах элемента потенциалы последовательно изменяются от исходных (01), проходят через промежуточные значения (11) в течение переходного процесса и приходят к своим конечным значениям (10). Две единицы в течение переходного процесса обуславливают появление логического нуля на выходе 2И-НЕ. Такой импульс незаслуженно называют отрицательным. Импульс VВЫХ запаздывет по отношению к началу импульса V на величину 1tз, обусловленную двухвходовым элементом. Длительность выходного импульса всех схем равна задержке в ЛЗ.

Для получения импульса по спаду V используют элемент 2ИЛИ-НЕ и также нечетное число инверторов в ЛЗ. Как следует из рисунка, в течение переходного процесса на входах элемента присутствуют потенциалы (00). Поэтому на выходе 2ИЛИ-НЕ появляется положительный импульс.

Импульсы по фронту и спаду V можно получить, используя в схеме логический элемент ИИЛИ (схема антисовпадений) и ЛЗ с четным числом инверторов. Как следует из рис.2.13, в течение переходного процесса на входах элемента ИИЛИ потенциалы имеют разные значения как для фронта

40

V, так и для его спада. Элемент ИИЛИ на это отреагирует единицей на своем выходе.

Задержку выходного импульса для всех рассмотренных схем можно увеличить, включив дополнительную ЛЗ на входе с четным числом инверторов. При нечетном – следует пересмотреть тип используемого двухвходового элемента .

В заключение отметим, что время задержки инверторов можно увеличивать за счет удлинения каналов транзисторов и увеличения емкости стоковых и истоковых областей.

Рассмотренные схемы можно включать последовательно, получая при этом пару или большее число задержанных коротких импульсов.

3. Регистры и счетчики

Счетчики и регистры являются распространенными элементами, широко используемыми в составе БИС. Регистры достаточно полно описаны в литературе и в данном разделе приводятся лишь основы их построения на базе элементов, рассмотренных в главе 2.

Счетчики, в отличие от регистров, являются структурно более сложными устройствами и к ним предъявляется широкий спектр требований. Функциональные и конструктивные характеристики счетчиков существенно зависят от принципов их построения. В литературных источниках имеется недостаточно сведений для их проектирования и практически не отражена специфика их организации в КМОП базисе. Поэтому основное внимание в данном разделе уделено проектированию счетчиков различных типов, даются принципы их построения, анализируются свойства, проводится сравнительная оценка характеристик.

3.1. Регистры Регистры служат для приема и временного хранения информации.

Кроме того, на регистр может быть возложена функция сдвига информации. Слова, записываемые в регистр, поступают от устройств внешних или внутренних по отношению к интегральной схеме.

Регистр представляет собой ряд триггеров с независимыми входами и выходами, но с общими управляющими входами (синхровход С, входы сброса и установки R и S). Регистр рассматривается как единое устройство, предназначенное для приема многоразрядных слов.

Регистр (рис. 3.1) может быть составлен либо из двухступенчатых D−триггеров, либо из Т-триггеров, называемых иначе триггер-защелка. В

41

первом случае информация записывается по фронту импульса С (или по его спаду) и длительность импульса практически роли не играет.

Во втором случае для записи необходимо, чтобы синхроимпульс С

удерживался на входе в течение некоторого времени, достаточного для переключения двух инверторов Т-триггера.

Регистр может принимать информацию от нескольких источников. В этом случае перед его входом должен находиться мультиплексор. Регистр сам может являться источником информации для ряда приемников. Тогда на его выходах устанавливается демультиплексор.

Во многих случаях бывает необходимо обеспечить последовательный ввод информации (например, для сокращения числа выводов в ИС). Для этого используются сдвиговые регистры. В качестве ячейки (разряда) такого регистра служит D−триггер. Т-триггер здесь не приемлем.

На рис. 3.2 приведена схема сдвигового регистра с последовательным вводом информации через вход D. Вывод информации может осуществляться как последовательно, так и параллельно. В зависимости от условий работы регистр может иметь управляющие R и S входы или их не иметь. Если D−триггер настроен на работу по фронту синхроимпульса С, то информация в регистре, снимаемая с выходов Q, будет сдвигаться на один разряд с приходом фронта С.

На практике иногда возникает потребность в реверсивном сдвиговом

регистре. В схеме, показанной на рис. 3.2, каждый разряд получает информацию на вход D от левой ячейки регистра и поэтому осуществляет сдвиг вправо. Для изменения направления сдвига необходимо, чтобы

42

каждый разряд мог получать информацию также и от правой ячейки. Поэтому для построения реверсивного сдвигового регистра в каждом его разряде устанавливают мультиплексор "из 2−х в 1", выбирающий в качестве источника информации левую или правую ячейку регистра, изменяя тем самым направление сдвига.

На рис. 3.3 приведена схема сдвигового регистра с параллельным вводом информации. Поскольку вход D используется для сдвига информации, то запись приходится осуществлять с помощью R−S входов. На рис. 3.3а информация в каждый D−триггер подается на его R−S входы от ключевого устройства, обозначенного K и представленного в развернутом виде на рис. 3.3б. Сигнал iD при СЗ=1 проходит на Si-выход ключа не инвертируясь, а на Ri-выходе он появляется в инверсном виде. Таким образом, один из пары сигналов Ri или Si будет единицей. Он и определит запись 0 или 1 на выход Q триггера. При Сз=0 сигналы на выходах Ri и Si имеют низкий уровень и влияния на схему не оказывают. Для осуществления записи в регистр необходимо время, равное 5tЗ (3tЗ − для срабатывания ключа K и 2tЗ – для переключений в ячейках D−триггера).

Сдвиговые регистры применяют для организации вспомогательных запоминающих устройств, служащих для хранения очередей. Это бывает необходимо, когда, например, данные для обрабатывающего устройства поступают апериодически и не успевают обрабатываться. В этом случае они должны накапливаться и выводиться на обработку по мере надобности. При этом данные запоминаются целыми словами.

Для накопления данных в виде очереди слов организуют сдвиг не между разрядами одного слова, как при последовательном вводе−выводе информации, а "вглубь". В этом случае сдвиговые регистры устанавливаются в каждом разряде. В акте сдвига каждый бит слова, а значит и все слово, продвигается вглубь регистра.

43

Системная организация извлечения информации из таких регистров (называемых буферами данных) бывает двух типов: "очередь" и "стек". В первом случае слово, вошедшее первым, на выходе также будет первым. Во втором случае − вошедшее последним при выводе окажется первым. Иначе говоря, в первом случае вывод информации осуществляется ее прямым продвижением по регистру, а во втором, − обратным, для чего требуется реверсивный сдвиговый регистр. Более подробно системная организация буферов данных описана в книге [3 ].

3.2. Счетчики. Последовательный счетчик

Существует большое количество схем счетчиков, обладающих

различными характеристиками. Эти характеристики можно разделить на две категории: функциональные и конструктивные. К функциональным характеристикам относятся: быстродействие, модуль счета и возможность его изменения, направление счета, возможность параллельной загрузки и сброса показаний, скорость установления показаний всех разрядов. Основными конструктивными характеристиками являются сложность схемы и площадь, занимаемая на кристалле, а также регулярность структуры схемы.

Для каждого типа анализируемых счетчиков будем определять следующие параметры: уt − максимальное время установления показаний во всех разрядах; 21,tt − минимальное значение длительности и паузы счетных импульсов, соответственно; maxf − максимальная частота следования счетных импульсов, когда входная последовательность импульсов является меандром..

Для построения схем счетчиков, так же как и для анализа их работы, будем пользоваться таблицей состояний счетчиков (табл. 3.1). Анализируя таблицу, можно выразить закономерность, лежащую в основе функционирования различных схем.

Из анализа табл. 3.1. выведем закономерность, удобную для построения последовательных счетчиков. По изменениям состояния основных выходов Q можно заметить: на каждом такте переключается первая ячейка счетчика, а последующие переключаются лишь по сбросу "1" в предыдущей ячейке.

На рис. 3.4 приведены две схемы последовавательных счетчиков, использующие ячейки, переключаемые фронтом счетного импульса (рис. 3.4а) и его спадом (рис. 3.4б).

44

Таблица 3.1 Номер Сигналы на выходах Номер Сигналы на выходах такта счетчика такта счетчика

Q1 Q2 Q3

Q4 Q1 Q2

Q3 Q4 № Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4

0 0 0 0 0 1 1 1 1 8 0 0 0 1 1 1 1 0 1 1 0 0 0 0 1 1 1 9 1 0 0 1 0 1 1 0 2 0 1 0 0 1 0 1 1 10 0 1 0 1 1 0 1 0 3 1 1 0 0 0 0 1 1 11 1 1 0 1 0 0 1 0 4 0 0 1 0 1 1 0 1 12 0 0 1 1 1 1 0 0 5 1 0 1 0 0 1 0 1 13 1 0 1 1 0 1 0 0 6 0 1 1 0 1 0 0 1 14 0 1 1 1 1 0 0 0 7 1 1 1 0 0 0 0 1 15 1 1 1 1 0 0 0 0

В соответствии с отмеченным правилом в первой схеме сигнал на

следующую ячейку подается с инверсного выхода Q , так как в предшествующей ячейке сброс "1" на выходе Q сопровождается появлением "1" на выходе Q .

Во второй схеме правило выполняется, если на последующую ячейку подавать сигнал от выхода Q предыдущей. В схеме рис. 3.4б на входе счетчика установлен инвертор для запуска счетчика фронтом счетного сигнала.

Минимальная длительность счетного импульса и паузы одинаковы и равны времени обмена информацией между ведущим и ведомым триггером внутри счетной ячейки: ( )З21 3ttt == . Отсюда следует, что максимальная частота следования счетных импульсов ( )Зmax 3/1 tf = .

45

Отличительной особенностью счетчика является последовательный перенос "1" из младшего разряда в старший. В предельном случае, когда единица переноса проходит по всем N разрядам счетчика (смена максимального показания "все единицы" в состояние "все нули") время установления показаний во всех разрядах ( )зу 3tNt = .

Отметим, что на частотах, близких к максимальной, переходной процесс в счетчике не завершается в течение периода следования счетных импульсов и его текущие показания не имеют смысла. Показания будут достоверными спустя время уtt = после прихода фронта импульса С.

3.3. Волновой счетчик Принцип построения волнового счетчика обосновывается

закономерностью, вытекающей из табл.. 3.1. Из таблицы состояний выходов Q следует, что непрерывный ряд "1", начинающийся с младшего разряда, в следующей строке обращается в "0", а следующий за этим рядом "0" становится "1". Значение младшего разряда изменяется в каждой строке.

Именно это замечание использовано при построении волнового счетчика (рис. 3.5). Этот счетчик состоит из счетных ячеек и управляющей схемы, представляющей собой цепь чередующихся инверторов и элементов 2 ИЛИ−НЕ, по которой распространяется счетный сигнал С. Если в счетчике содержится число 3 (1100), то управляющая цепь пропустит счетный импульс С до входа третьей ячейки. Это обеспечивается состоянием выходов

021 == PP . Сигнал С на вход четвертой и всех последующих ячеек не попадет, поскольку 13 =P . В результате ячейки 1, 2 и 3 переключатся и в счетчике появится число (0010), что соответствует сформулированному принципу.

Необходимо сделать принципиальное замечание по поводу использования выходов Р для воздействия на управляющую схему. Вообще говоря, сигналы на входы элементов 2 ИЛИ−НЕ можно подавать и с выходов Q. Однако в этом случае имеется риск сбоя счетчика. Дело в том, что показания на выходе Q каждой ячейки изменяются в процессе прохождения сигнала по управляющей цепи. Состояние же выходов Р остается

46

неизменным вплоть до спада сигнала С. Риск сбоя в этом случае отсутствует. Именно поэтому в схеме управления используются потенциалы выходов Р, а не Q.

Время установления уt показаний счетчика складывается из времени прохождения фронта счетного импульса по управляющей цепи до входа последней ячейки 2tЗ(N–1) и времени переключения последней ячейки равному 3tЗ. Общее время ( ) з 3з 21у ttNt +×−= . Как и в последовательном

счетчике, минимальная длительность счетного импульса, так же как и паузы, равна 3tЗ, т.е. t1=t2=tЗ. Следовательно, максимальная частота следования счетных импульсов ( )Зmax 6/1 tf = . На частоте, близкой к maxf , показания счетчика использовать не имеет смысла, поскольку они не успевают установиться.

В заключение поясним, что название "волновой" счетчик получил благодаря волнообразному распространению сигнала С по управляющей цепи.

3.4. Параллельный счетчик Параллельный счетчик следовало бы называть счетчиком с

параллельным переносом. Организация этого счетчика основывается на том же условии, вытекающем из таблицы 3.1, что и счетчика волнового. На рис. 3.6а приведена схема счетчика с использованием элементов "И". Поскольку эти элементы как простейшие не существуют (их можно лишь скомбинировать из простейших), то схему будем рассматривать только как иллюстрацию принципа построения счетчика.

Как следует из рис. 3.6а счетный импульс С своим фронтом будет переключать первую ячейку, кроме того, непрерывный ряд ячеек, начиная с первой, если в них содержится "1", и затем, следующую за этим рядом ячейку содержащую "0".

В отличие от волнового счетчика, здесь сигнал С приходит на входы всех переключаемых ячеек почти одновременно (по параллельным цепям, что и обусловило название счетчика). Как и в последовательном счетчике, управляющая цепь использует потенциалы выходов Р (а не Q), поскольку информация на них не разрушается во время переходного процесса.

На рис. 3.6б дана схема реального счетчика с параллельным переносом. Применение реальных элементов ИЛИ−НЕ вместо И в управляющей схеме потребовало использование выходов P счетных ячеек. Два инвертора во входной цепи счетчика выравнивают время задержки переключения всех ячеек, которое для любого разряда складывается из времени переключения двух элементов ИЛИ−НЕ ( )з2t и времени

47

переключения счетной ячейки ( з3t ). Общее время установления показаний счетчика з21у 5tttt === . Таким образом, показания счетчика становятся достоверными спустя з5t с момента прихода фронта счетного импульса С.

Предельная рабочая частота будет равна ( )зmax 10/1 tf = .

Отметим, что при числе разрядов N для реализации счетчика требуется использование элементов ИЛИ−НЕ с числом входов, равным N. Время задержки многовходовых элементов растет с увеличением числа входов. Поэтому многоразрядный параллельный счетчик теряет свое основное преимущество − быстродействие. В связи с этим не рекомендуется конструировать счетчики с разрядностью выше трех−четырех.

В заключение отметим, что время переключения ячеек в счетчике с удалением от младшего разряда нарастает, поскольку с ростом числа входов нарастает время задержки элементов ИЛИ−НЕ. Поэтому формулы для

у21 ,, ttt и maxf носят условный характер.

3.5. Синхронный счетчик

В ряде случаев требуются синхронные счетчики, показания которых во всех разрядах возникают практически одновременно (синхронно), лишь с некоторой задержкой по отношению к фронту счетного импульса С, но к рабочей частоте которых повышенных требований не предъявляется. Такие

48

счетчики можно рассматривать в качестве регистров с параллельным выводом информации.

Схема счетчика, отвечающая этим требованиям, показана на рис. 3.7. Принцип работы счетчика соответствует табл.. 3.1 и состоит в том, что

с поступлением счетного импульса переключается первая ячейка или ряд ячеек, включая первую, если в этом ряду в ячейках установлена "1" (Q=1), и, кроме того, переключается ячейка, следующая за этим рядом и содержащая Q=0.

Рассмотрим работу схемы рис.3.7 на конкретном примере. Пусть в счетчике содержится число 3 (1100). Тогда на выходе первых двух элементов И−НЕ, помеченных звездочкой, будет выставлен "0", в то время как на выходе третьего "1". С приходом счетного импульса С=1 на шине, обозначенной C , возникает 0, что ведет к переключению первых трех элементов. Показание счетчика на выходах Q станет (0010).

Время установления показаний в счетчике, если его отсчитывать от момента появления сигнала на шине C , равно Зу 4tt = (по входу С

Зу 5 tt = ). Ясно, что минимальная длительность импульса С также должна быть равна 5tЗ, т.е. параметр З1 5tt = .

Определим время t2 . С окончанием счетного импульса С информация с выходов Q во всех ячейках синхронно перепишется на выходы Р за время

З5t . С этого момента в последовательной цепочке управляющей схемы будет распространяться сигнал переноса.

В предельном случае сигнал переноса должен дойти до конца последовательной цепи управляющей схемы (до входа элемента 2ИЛИ-НЕ последней счетной ячейки). Для чего необходимо время ( ) ЗЗ22 ttN +×− . Поэтому полное время подготовки схемы к новому циклу работы составит

( )( ) ЗЗЗЗЗ 2 22 25 ttNtNtt +=−++ . В течение этого времени сигнал на шине C должен оставаться постоянным (C =1). По сути, этот интервал

49

времени и есть ЗЗ2 2 2 ttNt += . Если последовательность счетных импульсов представляется меандром, то период их следования должен быть не меньше 22t , а частота ( )2max 2/1 tf = .

Таким образом, время установления показаний синхронного счетчика мало, а время подготовки к следующему циклу работы велико и поэтому низка максимальная частота.

3.6. Комбинированный счетчик Как отмечалось, быстродействие параллельного счетчика снижается с

ростом разрядности за счет использования многовходовых элементов ИЛИ−НЕ в старших разрядах. Этот недостаток можно преодолеть, если заметить, что частота переключения старших разрядов меньше, чем частота переключения младших. Учитывая этот факт, счетчик целесообразно представить в виде двух секций, одна из которых остается параллельным счетчиком (младшие разряды), а вторая преобразуется в синхронный счетчик. Такую схему назовем комбинированным счетчиком. Комбинированный счетчик показан на рис. 3.8.

Оба счетчика имеют малое и практически равное время установления tУ.=5tЗ, независящее от числа разрядов. Параллельный счетчик имеет высокий частотный предел, а синхронный может быть относительно низкочастотным. Поэтому максимальная рабочая частота будет определяться параллельным счетчиком. В результате получим высокочастотную схему.

Первая (параллельная секция) дана на рис. 3.8а, схема передачи синхросигнала C от первой секции к второй (синхронной секции) на рис. 3.8б, а схема синхронной секции на рис. 3.8в. Общая схема будет составлена соединением выводов, имена которых обозначены одноименными символами.

Время установления показаний в параллельной секции, как было показано в 3.2.3, равно Зу 5tt = . Время установления в синхронной секции

складывается из времени формирования сигнала СС (1tЗ), времени переключения элементов 2ИЛИ−НЕ, установленных на входах счетных ячеек (1tЗ) и времени переключения счетных ячеек (3tЗ). В сумме Зу 5tt = .

50

Таким образом, обе секции имеют равное время установления Зу 5tt = .

Минимальная длительность счетного импульса для всего счетчика З1 5tt = .

Длительность паузы в предельном случае для параллельного счетчика, как ранее было установлено, t2=5tЗ, а для синхронного ЗЗ22 22 ttNt += (здесь N2 –разрядность синхронной секции счетчика). Для обеспечения паузы достаточной длительности входные импульсы CC должны поступать на вход синхронной секции с периодом ЗЗ2cc 22 ttNT +≥ . Этот период обеспечивается параллельной секцией счетчика, с числом разрядов N1:

( ) 11 2102 ЗccNN tTT =×= (здесь Т– период синхроимпульсов С счетчика). Из

соотношения ( ) 1210 ЗNt ≥ ЗЗ2 22 ttN + найдем связь между разрядностями

обеих секций :

125 12 −×≤ NN (3.1)

При выполнении соотношения (3.1) весь счетчик в целом по

временным параметрам maxу21 ,, , fttt соответствует самому "быстрому" параллельному, отличаясь от него возможностью наращивания разрядности без потери быстродействия. В схеме, приведенной на рис.3.8, при трехразрядной параллельной секции разрядность синхронной секции

51

392 =N , что для всего счетчика в сумме составляет 42 разряда. При 41 =N общее число разрядов может достигать 83.

3.7. Вычитающие и реверсивные счетчики

Для реализации вычитающего счетчика достаточно в любом счетчике

использовать инверсные выходы. Это следует из правой половины табл. 3.1, где число в каждой последующей строке на 1 меньше, чем в предыдущей. Использование инверсных выходов является общим принципом построения вычитающих счетчиков.

Рассмотрим принцип построения реверсивных счетчиков, применимый для любых схем, имеющих в своем составе схему управления. Исключением, следовательно, будет являться последовательный счетчик, который такой схемы не имеет.

Обратимся к какой−либо конкретной схеме, например, к схеме синхронного счетчика рис. 3.7. Заметим, что в качестве входных сигналов для схемы управления используются сигналы с выходов Р счетных ячеек. Представим себе, что в паузе счетного импульса С имеется возможность подключать к схеме управления либо выходы Р, либо P . Чтобы видеть последствия этих манипуляций, вернемся к табл. 3.1 и рассмотрим одновременно рис.3.9.Обратим внимание на то, что каждая строка в таблице характеризует состояние выходов Q (или Q ) после прихода фронта импульса С. Но та же строка характеризует состояние выходов Р (или P ) после спада этого импульса.

Допустим, что в счетчике после окончания импульса С на выходах Q присутствует число 7 (1110). На выходах Р будет также 7 (1110), а на P будет (0001), т.е. 8. Рассмотрим две ситуации. В первой из них до прихода фронта импульса С подключим к схеме управления выходы Р, а во второй выходы P . В первом случае по фронту С управляющая схема переключит четыре ячейки (непрерывный ряд единиц обратится в ряд нолей, а следующий за этим рядом ноль − в единицу). На выходах Q возникнет (0001), т.е. 8, что означает переход в следующую нижнюю строку. Получаем суммирующий счет.

Во втором случае по фронту С схема управления переключит только одну ячейку (непрерывный ряд единиц отсутствует, поэтому переключается лишь первая ячейка). Тогда на выходе Q возникнет (0110), т.е. 6. Это означает переход на следующую более высокую строку. Имеем вычитающий счет. После спада импульса С информация с выходов Q в обоих случаях переносится на выходы Р.

52

Таким образом, схему реверсивного счетчика можно построить,

используя мультиплексор "из 2 в 1" (рис.3.9), подключающий к схеме управления выходы Р или выходы P счетных ячеек под управлением сигнала R (реверс).

На рис. 3.9 приведена схема реверсивного счетчика, построенная на основе схемы синхронного суммирующего счетчика.

По скоростным характеристикам рассматриваемый счетчик отличается от синхронного (рис. 3.7) величиной времени подготовки (т.е. необходимой длительностью паузы ) 2t за счет наличия мультиплексора в первом разряде, задержка которого составляет 2tЗ. Следовательно, минимальная длительность паузы для реверсивного синхронного счетчика

ЗttNt 42 З2 +×= , а максимальная рабочая частота ( )2max 2/1 tf = .

В заключение подчеркнем, что сигнал реверса можно изменять только в паузе импульса С.

3.8. Сравнительная оценка параметров счетчиков

Для удобства сравнения счетчиков их основные параметры сведены в табл. 3.2.

Cопоставление данных рассмотренных счетчиков показывает, что наиболее высокочастотными являются счетчики последовательный и волновой. Однако они имеют самое большое время установления показаний. Их частотные свойства можно использовать, если считывание информации производить при их остановке или по истечении времени установления tУ.

Все остальные счетчики, отраженные в таблице, имеют одинаковое время установления показаний, что позволяет рассматривать их в качестве регистров в схемах с регистровой передачей информации. Частотный предел

53

синхронного счетчика ограничен временем подготовки к переключению (параметр t2) и зависит от разрядности. Это замечание относится и к реверсивному синхронному счетчику.

Таблица 3.2 Тип счетчика

Номер рисунка

Время установления

показаний

Минимальная длительность

счетных импульсов

Минимальная длительность

паузы счетных импульсов

Максимальная рабочая частота

tУ t1 t2 fmax Последовательный 3.4 З 3 tN × З3t З3t ( )6

1t з

−

Волновой 3.5 ( ) ЗЗ 32 1 ttN +×−

З3t З3t ( )61

t з−

Параллельный 3.6 з5t з5t з5t ( )10

1t з

−

Синхронный 3.7 з5t з5t ЗЗ 2 2 ttN +× ( )2 2

1t

−

Комбинированный 3.8 з5t з5t з5t ( )10

1t з

−

Реверсивный 3.9 з5t з5t ЗЗ 4 2 ttN +× ( )2 2

1t

−

Из табл. 3.2 следует, что приведенные в ней параметры параллельного и комбинированного счетчиков одинаковы и не зависят от разрядности. На самом деле быстродействие параллельного счетчика, в отличие от комбинированного, ухудшается с ростом числа разрядов за счет необходимости использования многовходовых логических элементов. Поэтому многоразрядный параллельный счетчик проигрывает комбинированному.

3.9. Десятичный счетчик Особую категорию составляют десятичные (декадные) счетчики,

обеспечивающие вывод показаний в двоично−десятичном коде. Их использование целесообразно в случае необходимости вывода результатов счета на световые индикаторы в виде десятичных цифр, поскольку дешифратор двоично−десятичного кода в семисегментный (или иной) код строится достаточно просто.

Основу десятичного счетчика составляет декадный блок ДБ, показанный на рис. 3.10. Он включает в себя четырехразрядный двоичный счетчик, индикатор конечного числа (ИКЧ), и загрузчик начального числа (ЗНЧ).

54

Четыре разряда счетчика в декадном блоке необходимы для

представления десятичных чисел от 0 до 9. Четырехразрядный двоичный счетчик может быть любым, за исключением последовательного.

Блок ИКЧ идентифицирует некоторое заданное число, возникающее в счетчике при его работе. В суммирующем счетчике это число 910 (1001), в вычитающем конечным числом является 010 (0000). В зависимости от схемы ИКЧ на его выходе возникает потенциал СИК=1, либо СИК=0, когда в счетчике появляется ожидаемое число.

На рис. 3.11 показаны две схемы ИКЧ, настроенные на идентификацию числа 9 и представляющие собой чередующуюся последовательность элементов 2И−НЕ, 2ИЛИ−НЕ.

Схема рис. 3.11а выдает "0", а схема рис. 3.11б выдает "1" на выходе

СИК при достижении показания равного 9. Для получения СИК=1 на выходе ИКЧ должен быть включен элемент 2ИЛИ−НЕ, а если необходимо получить

55

СИК=0, то элемент 2И−НЕ. Тип элемента в цепочке ИКЧ чередуется, начиная с выходного. В дальнейших построениях примем схему рис. 3.11б с единицей на выходе.

Сигналы для управления ИКЧ во избежание сбоя, вызванного состязаниями, следует снимать с выходов Р счетных ячеек. Отметим, что в предельном худшем случае максимальная задержка выходного сигнала СИК, отсчитываемая от момента появления сигналов на выходах Р, равна

( )1−NtЗ , где N – число разрядов (N=4). Такая задержка наблюдается при индикации числа 8. В случае индикации "0" и "девятки" она минимальна и равна tЗ.

Блок ЗНЧ задает сигнал загрузки СЗ на RS входы ячеек счетчика (рис.3.10), устанавливая тем самым каждый разряд счетчика в необходимое состояние. В суммирующем счетчике загружается число 010, а в вычитающем число 910.

К работе ЗНЧ предъявляется ряд требований. Сигнал загрузки СЗ должен быть синфазным со счетным импульсом С и должен возникать при наличии сигнала СИК=1, разрешающего загрузку. Заметим, что сигнал СИК исчезает в процессе загрузки счетчика, поскольку конечное число в счетчике разрушается, заменясь начальным числом. В связи с этим начальное значение СИК=1, действующее в момент прихода счетного импульса С, должно запоминаться в ЗНЧ, обеспечивая тем самым формирование полного импульса СЗ, равного по длительности сигналу С. Схема ЗНЧ, отвечающая предъявленным требованиям, дана на рис.3.12а.

Действие схемы состоит в том, что сигнал СИК=1, возникающий в паузе счетного импульса С, к моменту прихода фронта следующего импульса С уже присутствует на входе Т-триггера (рис.2.3) и, следовательно, на его выходе. С появлением высокого потенциала на входе С Т-триггера единица на его выходе фиксируется и сохраняется в течение синхроимпульса С, несмотря на то, что СИК в процессе загрузки принимает значение 0. Нетрудно видеть, что в схеме рис.3.12а сигнал СЗ=1 будет возникать синфазно с синхросигналом С.

Сигнал СЗ одновременно с записью начального числа в декадный блок выполняет функцию переноса "1" в старший десятичный разряд. В вычитающих счетчиках СЗ служит сигналом заема "1" из старшего разряда.

Отметим, что ЗНЧ требует для срабатывания время равное 2tЗ. Изменение состояния ячейки счетчика при воздействии на RS входы происходит также за время 2tЗ. В сумме запись в счетчик требует времени 4tЗ.

56

В счетчиках необходимо предусматривать установку начальных значений во всех десятичных разрядах. Эту операцию можно осуществить, дополнив схему ЗНЧ (рис.3.12б). Сигнал Y=0, как нетрудно видеть, вызывает СЗ=1 независимо от состояния входов С и СИК. Сигнал СЗ=1 подается при этом на RS входы всех счетных ячеек, устанавливая в них начальное число.

Для организации счетчика в целом декадные блоки соединяются последовательно. Сигнал Y=0 (рис.3.12б) будет автоматически устанавливать каждый декадный блок в начальное состояние.

Оценим быстродействие декадного блока в целом. Напомним, что

счетчик в декадном блоке может быть любым, исключая последовательный. Самые быстрые имеют З21 5 tttt y === . Блок отягощен такими устройствами как ИКЧ и ЗНЧ. Найдем минимальную длительность паузы t2 счетных импульсов С для декадного блока, содержащего быстрый двоичный накапливающий счетчик. От момента спада импульса С до появления сигналов на выходах Р счетных ячеек требуется время 5tЗ. Спустя время равное tЗ, появляется сигнал СИК на выходе ИКЧ. До окончания паузы этот сигнал должен пройти через Т-триггер. Для этого необходимо время 3tЗ. Общая длительность паузы t2, таким образом, должна быть не менее

( )З2 99 tttЗ ≥ .

Минимальная длительность импульса 1t складывается из времени задержки двух элементов 2И−НЕ и И−НЕ в устройстве ЗНЧ (рис.3.12а), что составляет 2tЗ, и времени записи информации в счетную ячейку по RS входам, равном 2tЗ.. Общее время 1t должно быть не менее ( )З1З 44 ttt ≥ .

Максимальная рабочая частота декадного блока при запуске меандром ( ) ( ) 1

З1

2max 182 −− == ttf .

57

Отметим, что предельную частоту декадного блока можно повысить за счет уменьшения надежности схемы. Для этого сигналы со счетных ячеек, подаваемые на схему ИКЧ, следует снимать с выходов Q. Тогда сигнал СИК будет появляться на половину периода раньше и к моменту прихода фронта очередного счетного импульса С сигнал СИК уже будет присутствовать на выходе Т-триггера Этот очередной импульс переводит Т-триггер в режим хранения за время 2tЗ. Этот же импульс разрушает информацию на выходах Q за время 4tЗ (2tЗ − срабатывание элементов 2И−НЕ, И−НЕ и 2tЗ − запись в ячейку по входам RS).

Во избежание сбоев необходимо конструктивными мерами надежно обеспечить неравенство: время перехода триггера−"защелки" в режим хранения должно быть гарантировано меньше времени смены информации на выходах Q счетных ячеек. Если указанные требования выполняются, то максимальная рабочая частота декадного блока определяется свойствами используемого в декадном блоке двоичного счетчика и в пределе равна

( ) 1Зmax 5 −= tf .

Рассмотрим способы построения вычитающего и реверсивного

счетчиков.

58

Вычитающий счетчик отличается от суммирующего лишь схемой декадного блока. Схемы декадных блоков обоих счетчиков приведены на рис.3.13. Декадный блок суммирующего счетчика содержит: суммирующий двоичный счетчик; ИКЧ, настроенный на "9"; схему ЗНЧ, настроенную на запись "0". Декадный блок вычитающего счетчика в своем составе имеет: вычитающий двоичный счетчик; ИКЧ, настроенный на "0"; схему ИКЧ, настроенную на запись "9".

Реверсивный счетчик можно получить, если предусмотреть с помощью сигнала R (реверс) изменение настройки схем ИКЧ, ЗНЧ, а в качестве двоичного счетчика использовать реверсивный, описанный в разделе 3.2.6.

Определим время установления показаний счетчика, имеющего N десятичных разрядов (блоков). В схеме ЗНЧ сигнал переноса (заема) СЗ появляется спустя 2tЗ после прихода фронта счетного импульса С (срабатывают элементы 2И−НЕ, И−НЕ в схеме рис.3.12а). Следовательно время tУ будет складываться из времени распространения сигнала переноса до последнего десятичного блока ( ) З 21 tN ×− и времени записи начального числа в последнем блоке 2tЗ. Общее время установления, отсчитываемое от фронта счетного импульса С, будет равно Зy 2 tNt ×= .

4. Схемы выполнения арифметических операций Выполнение арифметических операций в ЭВМ осуществляется с

помощью арифметико−логических устройств (АЛУ), являющихся универсальным средством для этих целей. АЛУ работают под микропрограммным управлением и в качестве цены за универсальность имеют сложную структуру и не всегда отвечают требованиям, предъявляемым к их быстродействию.

В системах автоматики часто требуется выполнение какой−либо одной арифметической операции, производимой быстро и с минимальными аппаратными затратами. Поэтому специализированные БИС, предназначенные для использования в этих системах, часто содержат встроенные арифметические устройства с жесткой управляющей логикой, имеющие высокое быстродействие и не требующие внешнего управления. Рассмотрению этих устройств посвящена данная глава

4.1. Сумматор и вычитатель

Существуют различные схемы сумматоров и вычитателей чисел, представленных в двоичном коде. О способах их построения можно прочитать в книгах [2,3]. Эти схемы имеют в своем составе несколько типов

59

элементов, отличающихся логическими функциями и числом входов, содержат подчас элементы со сложными логическими функциями (например, И−ИЛИ−НЕ). Они вполне могут быть реализованы в К−МОП базисе, однако их характеристики не будут соответствовать ожидаемым, и, кроме того, площадь, занимаемая ими на кристалле, оказывается значительной.

При конструировании устройств в К−МОП базисе следует стремиться к минимуму логических (а значит и конструктивно−топологических) единиц, составляющих схему в целом, и избегать применения многовходовых элементов и элементов со сложными логическими функциями, поскольку они имеют низкое быстродействие.

Рассмотрим схему сумматора с минимальным количеством типов логических элементов. Для понимания схемы приведем логику ее построения. На рис.4.1а приведена блок−схема сумматора, в которой выделена цепь последовательного (сквозного) переноса, состоящая из элементов 2ИЛИ−НЕ, а устройство разряда не расшифровано и изображено в виде многополюсника. На вход многополюсника подаются значения разрядов чисел A и B и сигнал переноса C. На выход выводятся значения суммы S и еще два сигнала: g − сигнал возникновения (генерации) переноса в данном разряде; z − сигнал запрета сквозного переноса.

В терминах булевой алгебры значение суммы S определяется

выражением: ( ) CBAS ⊕⊕= . (4.1)

Перенос инициируется в данном разряде, если А=В=1. Поэтому

60

BAABg +== . (4.2)

Распространение переноса по цепи сквозного переноса запрещается данным разрядом, если А=В=0. В связи с этим справедливо выражение:

BABAz +== . (4.3)

Выражениям (4.1), (4.2) и (4.3) соответствуют элементы схемы разряда сумматора, показанные на рис.4.1б. Схемы содержат всего два типа элементов: исключающее ИЛИ и 2ИЛИ−НЕ. Сигналы А, В, С являются входными для данного разряда, а сигналы A и B снимаются с внутренних линий исключающего ИЛИ. Межсоединения элементов на схеме не показаны для упрощения рисунка.

Максимальное время задержки сумматора, содержащего N разрядов, определяется временем распространения сигнала переноса до выхода и равно З2tN × .

В ряде случаев необходимо выполнить операцию сложения числа А с единицей (А+1). Схему, выполняющую эту операцию, можно получить, упростив схему сумматора (рис.4.1а ,4.1б), полагая сигнал В=0 и С=1. Такая схема дана на рис.4.2. Как видно из рисунка, разряд не инициирует перенос ( )0=g , в то время как запрет распространения переноса возникает при А=0.

Рассмотрим формирование разности (А−В) двух положительных двоичных чисел А и В для случая А>В. Покажем, что процесс вычитания осуществляется устройством, блок−схема которого не отличается от блок−схемы сумматора (рис.4.1а). В вычитателе имеется цепь сквозного распространения заема, а в многополюснике формируются три сигнала: g− сигнал генерации заема; z − сигнал запрета распространения заема; S − сигнал разности (сохраним прежние обозначения).

Рассмотрим функции многополюсника. Нетрудно заметить, что в любом разряде, на входы которого подаются значения А, В и сигнал заема из

61

младшего разряда С, значение разности S совпадает со значением суммы, которая формировалась в сумматоре при сложении А, В и С. Поэтому разность S будет определяться выражением (4.1).

Разряд будет генировать заем, если А=0 и В=1. Поэтому

.BABAg +=⋅= (4.4)

Разряд запрещает распространение заема по цепи при А=1 и В=0. В связи с этим

.BABAz +=⋅= (4.5)

Булевым выражениям (4.1), (4.4), и (4.5) соответствует схема устройства многополюсника вычитателя, показанная на рис. 4.1в.

Время формирования разности схемой вычитателя равно )2( ЗtN .

Следует отметить особенность вычитателя, используемую для реализации сложных устройств, в которых он является составной частью. Вычитатель формирует знак разности Зн, в качестве которого выступает потенциал на линии заема старшего разряда. Наличие "1" на линии заема (Зн=1) говорит об отрицательной разности чисел (А−В). При этом полученное на выходе схемы число не является разностью (A−B). Для получения истинной разности необходимо провести дополнительные преобразования. Рассмотренные простые устройства используются в схемах вычитателей положительных операндов, сумматоров чисел с произвольными знаками , схемах умножения и деления.

4.2. Компаратор "БМР" на основе вычитателя

Схема вычитателя может использоваться для построения компаратора. В этом случае она должна быть упрощена исключением блока формирования разности S (двух схем исключающее ИЛИ). Сравнение чисел А и В проводится путем вычитания.

Сигнал заема определяет результат сравнения. Используя два таких вычитателя для разностей (А−В) и (В−А), можно построить компаратор "Больше − Меньше - Равно" (БМР), схема которого дана на рис.4.3.

При объединении двух вычитателей оказывается, что появляются логические элементы, одинаковые в обеих схемах, которые можно объединить. Поэтому схема компаратора БМР получается компактной.

62

Выходные сигналы "1" при А>В и при А<B являются сигналами заема при вычитании (А-В) и (В-А), соответственно. Если сигналы по обеим шинам равны 0, то это обозначает ситуацию: А=В, что фиксируется логическим элементом 2ИЛИ-НЕ.

На рис.4.3 пунктиром выделен базовый элемент, соответствующий

одному разряду R компаратора. Для многоразрядного компаратора этот элемент мультиплицируется.

4.3. Сумматор−вычитатель Сопоставляя элементы схем разряда сумматора и вычитателя (рис.4.1б

и рис.4.1в), можно заметить, что их отличие состоит лишь в значении сигнала А на входе формирователей сигналов g и z.

Учитывая это обстоятельство, несложно построить единую схему,

которая по сигналу управления Y может выполнять функцию сумматора (например, при Y=1) и вычитателя (при Y=0). Универсальная схема формирователей сигналов g и z показана на рис.4.4. Как следует из рисунка, при Y=1 открыт верхний проходной ключ, обеспечивающий BAg += и

63

BAz += , что соответствует операции суммирования. При Y=0 открытым является нижний ключ, и BAzBAg +=+= , определяют операцию вычитания.

Напомним, что рассмотренные схемы вычитания дают правильный результат при выполнении операции лишь в случае (А−В)>0. Однако сумматор − вычитатель используется в других схемах, например в схеме сложения чисел с произвольными знаками.

4.4. Вычитатель для положительных операндов

Рассмотрим операцию вычитания для положительных чисел А и В, когда В может быть как меньше, так и больше А. Будем считать, что оба числа представлены на фиксированной разрядной сетке разрядностью n. Для представления разности S в схеме вычитателя выделим дополнительный (старший) разряд, в котором будет отображаться знак разности Зн. При ( ) 0≥− BA значение Зн=0, а при ( ) 0<− BA Зн=1.

Операцию получения разности чисел S=(А−В) организуем с использованием средств, рассмотренных в предыдущих разделах, в соответствии со следующим алгоритмом:

1. Получим с помощью вычитателя значение разности ( )BAS −=1 и ее знак Зн (Зн − сигнал заема вычитателя, сформированный на выходе старшего разряда);

2. Если Зн=0, то разность S1 является конечным результатом, ее выведем и перейдем на 4;

3. Если Зн=1, то 3.1. Разность ( )BAS −=1 проинвертируем, т.е. заменим 0 на 1, а 1

на 0 во всех разрядах, исключая знаковый разряд, и полученное число обозначим 1S ;

3.2. Найдем сумму 112 += SS , являющуюся конечным результатом и ее выведем.

4. Конец. Проиллюстрируем приведенный алгоритм числовым примером для

случая А<В. Пусть сетка фиксированной длины, на которой представляются числа, достаточна для 8 разрядных чисел. В соответствии с п.1 найдем разность А−В для А=9, В=25:

64

Зн о п е р а н д ы

0 0 0 0 0 1 0 0 1 А=9

0 0 0 0 1 1 0 0 1 B=25

1 1 1 1 1 0 0 0 0 S1

Единицы в числе S1 в разрядах 6, 7, 8 и Зн появились вследствие заема при вычитании.

Поскольку значение Зн=1, то необходимо S1 проинвертировать и сложить с 1:

SS

S S

1

1

2 1

11

1 1

==

= + =

000010001111000000001111

Как видим, значение конечного результата 16112 −=+= SS , что соответствует истине.

Схема вычитания положительных операндов приведена на рис. 4.5.

Операнды А и В записываются в регистры, предварительно

установленные в состояние "все нули". При этом неиспользуемые старшие разряды регистров оказываются заполненными нулями. Вычитатель ( )SM − , имеющий ту же разрядность, что и регистры, формирует разность 1S и ее знак Зн (на выходе цепи сквозного распространения заема). Разность 1S по одному из каналов поступает на вход мультиплексора MХ, а по второму на вход инверторов. После инвертирования разность 1S суммируется с 1 и сумма 112 += SS поступает на второй вход мультиплексора MХ. Сигнал Зн, полученный от вычитателя SM(−) является управляющим сигналом для

65

мультиплексора. При Зн=0 мультиплексор передает на выход значение 1S , а при Зн=1 значение 2S . Знаком разности является сигнал Зн.

4.5. Сумматор чисел с произвольными знаками

Часто бывает необходимым иметь схему, суммирующую числа с произвольными знаками. Такую схему можно построить с использованием сумматора−вычитателя.

Суть функционирования схемы состоит в том, что при одинаковых знаках операндов А и В их модули суммируются (|A|+|B|), а при разных вычитаются ( |A|−|B| ). Знак результата в первом случае определяется знаком операндов. Во втором случае он соответствует знаку А, если разность |A|−|B| положительная и знаку |B|, если разность модулей отрицательная.

Будем обозначать ЗнА, ЗнВ, ЗнS знаки операндов А, B и знак их суммы (разности) S. Кроме того, символом Зн будем обозначать знак результата операции над модулями. Знак суммы модулей всегда положительный, а знак их разности может быть любой. Численное значение знаковых переменных ЗнА, ЗнВ и Зн равно 0, если числа положительные и равно 1, если они отрицательны.

Будем считать, что операнды имеют разрядность не выше n. В случае суммирования модулей операндов разрядность суммы может быть на 1 больше n, т.е. равной (n+1).

Соотношение знаков операндов будем определять с помощью операции исключающее ИЛИ. Параметр ЗнВЗнА ⊕=P равен нулю при одинаковых знаках и P=1 при разных.

Алгоритм определения суммы двух чисел с произвольными знаками сводится к следующему:

1. Принять операнд А со знаком ЗнА и операнд В со знаком ЗнВ в соответствующие регистры (RGA, RGB);

2. Оценить соотношение знаков операндов по параметру Р ( ЗнВЗнА ⊕=P );

3. Если Р=0, то вычислить сумму модулей BAS +=1 ; 4. Если Р=1, то вычислить разность BAS −=1 , знак разности Зн и

сумму 112 += SS ; 5. Если Зн=0, то вывести S1 со знаком ЗнА и перейти на 7; 6. Если Зн=1 , то вывести S2 со знаком ЗнВ; 7. Конец. Схема суммирования чисел с произвольными знаками дана на рис.4.6.

Основным ее элементом является комбинированная схема

66

сумматора−вычитателя (раздел 4.3) и схема вычитания модулей чисел, описанная в предыдущем разделе.

Операнды А и B поступают в приемные регистры с разрядностью n и занимают в регистрах разряды, начиная с младшего. Если разрядность операндов меньше n, то не занятые старшие разряды должны содержать нули. Следовательно, регистры перед загрузкой должны быть установлены в состояние 0.

Значения знаковых разрядов ЗнA и ЗнB поступают на схему исключающее ИЛИ для определения типа операции над абсолютными значениями операндов. Если знаки одинаковы (Р=0), то модули операндов складываются. Сигнал Р при этом настраивает сумматор−вычитатель SM( ± ) на сложение. В противном случае (Р=1) – на вычитание.

Рассмотрим результат действия сумматора−вычитателя. Сумматор-вычитатель в отличие от регистров должен иметь

разрядность на единицу выше, т.е. (n+1). Поэтому при суммировании модулей чисел на выходе цепи распространения переноса сигнал Зн всегда равен 0 даже при разрядности операндов, равной n. Таким образом, результат суммирования 1S готов к выводу в регистр суммы S, имеющий разрядность (n+1). При этом знак суммы соответствует знаку операндов ЗнА=ЗнВ=ЗнS.

При вычитании (Р=1) сигнал Зн на выходе цепи распространения переноса (заема) будем расценивать в качестве знака результата операции над модулями. Если Зн=0, то BA ≥ и BAS −=1 есть результат вычитания, готовый к выводу. Знак суммы при этом равен ЗнА. Если Зн=1, то это означает, что при вычитании модулей чисел есть заем, а значит BA < . Поэтому необходимы дальнейшие преобразования: инвертирование ( )1S и суммирование с единицей: 11 +S . После преобразований формируется

67

результат 112 += SS готовый к выводу со знаком ЗнВ. Числовой пример вычитания чисел рассмотрен в предыдущем разделе.

Вывод результатов осуществляет мультиплексор под управлением сигнала Зн от сумматора-вычитателя.

4.6. Комбинационный умножитель

Для выполнения операций умножения и деления, когда требования к быстродействию высоки, может оказаться полезным использовать комбинационные схемы, осуществляющие эти операции предельно быстро.

Рассмотрим реализацию операции умножения чисел А и В. Процедура умножения "в столбик" чисел А=14 и В=13 иллюстрируется примером:

Как видно из примера, произведение М может формироваться в

накапливающем сумматоре σ, в который операнд А многократно поступает со сдвигом влево на 1 разряд. Строго говоря, в сумматор поступает не А, а произведение iBA× (i=1,2,..., Bn , где Bn − разрядность операнда В). Число суммирований равно разрядности Bn . При 1=iB в сумматор поступает А, а при 0=iB поступает 0.

Схема умножения двух 4–разрядных чисел А и В дана на рис.4.7а. Она состоит из элементов 2ИЛИ-НЕ и сумматоров. Каждый элемент, обозначенный SM, представляет собой разряд сумматора. Логическая схема элемента SM приведена на рис.4.1, а на рис.4.7б показано расположение входов и выходов разряда сумматора, принятое в схеме умножителя. Обозначения выводов на рис.4.7б соответствуют обозначениям рис.4.1.

Младший разряд числа А всегда располагается в крайней правой позиции независимо от разрядности А, а младший разряд В всегда занимает крайнее верхнее положение в схеме. В этом случае действия в схеме строго соответствуют процедуре умножения, осуществляемой в примере, приведенном выше.

Числа А и В поступают в схему инвертированными для сокращения ее

объема. Это позволяет с минимальными затратами умножать очередную

68

строку множимого А на значение очередного разряда iB множителя В. Умножение (здесь суммирование со сдвигом) осуществляется с участием элементов 2ИЛИ−НЕ. Действительно, если 1=iB ( )0=iB , то значения всех разрядов А проходят в сумматор. При 0=iB ( )1=iB в сумматор поступают нули.

Рис. 4.7. Комбинационный умножитель (а) и схема расположения

входов и выходов разряда сумматора (б)

Схема умножения содержит 3 четырехразрядных сумматора.

Накопленная промежуточная сумма, как видно из рисунка, сдвигается на 1 разряд вправо (в численном примере операнд А сдвигался на разряд влево, что эквивалентно) и подается на следующий сумматор, где она снова суммируется с А (или с 0).

Оценим объем схемы. Число разрядов сумматоров равно An ( Bn -1). Если использовать схему разряда сумматора рис.4.1, то число комплементарных пар транзисторов в одном разряде будет равно 18.

Следовательно, число комплементарных пар в сумматорах составит. 18 An ( Bn -1). Количество элементов 2ИЛИ−НЕ определяется произведением nAnB. В сумме элементы содержат )(2 BA nn ×× комплементарных пар.

69

Следовательно, схема в целом содержит ( )118 −× BA nn + )(2 BA nn ×× пар транзисторов.

Четырехразрядная схема ( )4,4 == BA nn требует 248 пары, а 32− разрядная будет содержать 21056 пар транзисторов. Для столь регулярной структуры схемы, какую имеет умножитель, это вполне реализуемо.

4.7. Тактируемая схема умножения

Реализация комбинационного умножителя чисел А и В, описанная в разд. 4.6, требует больших аппаратных затрат, связанных с наличием в схеме группы сумматоров. Более компактную схему можно построить на основе одного накапливающего сумматора. Фактически как комбинационный, так и тактируемый умножители реализуют обычную процедуру умножения "в столбик". Рассмотрим числовой пример умножения, приведенный в разд. 4.6. В данном примере символами 4321 ,,, σσσσ отмечены промежуточные суммы, вычисляемые в процессе умножения. Значением 1σ является число А, поскольку перед началом умножения промежуточная сумма равнялась нулю. Каждая последующая сумма 432 ,, σσσ получается путем сложения предыдущей с числом А, сдвинутым на 1 разряд влево. Это утверждение можно представить в иной форме: каждая последующая сумма получается путем сложения числа А с промежуточной суммой σ, сдвинутой на один разряд вправо. Примем последнюю формулировку и поясним на ее основе работу схемы умножителя.

Схема умножителя дана на рис.4.8. Схема содержит: сумматор с разрядами S1-S4; регистр множимого А; сдвиговый регистр множителя B; группу логических элементов 2ИЛИ-НЕ; инвертор на выходе регистра В; регистр произведения R. Регистр произведения R состоит из сдвиговой (R1-R4) и приемной (R5-R8) секции.

Работа схемы организована в соответствии с числовым примером, приведенном в разделе 4.6.

По фронту каждого синхроимпульса С происходит сдвиг вправо в регистре В. Если значение очередного младшего разряда на правом конце регистра В=1, операнд А проходит на вход сумматора, а при В=0 на вход сумматора поступает 0. Также по фронту С регистр R принимает от сумматора очередное значение суммы, образованной предшествующей суммой, сдвинутой на разряд вправо, и значением А (или нулем, если

70

В=0).Сдвиг суммы вправо при суммировании равносилен сдвигу операнда А влево, как это было в числовом примере. Младший бит очередной суммы в операции формирования последующей суммы не участвует (см. пример). В схеме это отражается тем, что этот бит поступает не на сумматор, а в сдвиговую секцию регистра R.

Количество тактов, необходимое для формирования произведения, на

единицу меньше разрядности множителя В. Длительность периода синхроимпульсов С равна практически времени операции суммирования.

Оценка объема схемы показывает, что для 4 разрядного умножителя потребуется 300 комплементарных пар транзисторов, а для 32 разрядной схемы их количество составит 2400. Сопоставляя приведенные значения с объемом комбинационного умножителя, видим, что при низкой разрядности объемы схем сопоставимы, в то время как при разрядности 32 объем тактируемой схемы на порядок меньше.

4.8. Комбинационная схема деления

Операцию деления с использованием комбинационной схемы следует организовывать в виде процедуры " в столбик".

Разработаем алгоритм этой процедуры. На рис.4.9 показана последовательность действий деления "в столбик" в нетрадиционной записи. В приведенном примере производится деление числа 1101001= (105)10 на число 101= (5)10.

71

В каждой отдельной рамке (с первой по пятую) представлен процесс вычитания делителя из старших разрядов делимого. Операция деления сводится к операции вычитания. Поэтому операнды будем называть: "У"-уменьшаемое, "В"-вычитаемое, "Р"-разность. Разность "Р" имеет знак "Зн". Зн=0 соответствует знаку "+", а Зн=1 соответствует " – ". Проанализируем производимые действия.

При первом вычитании разность Р1 положительная (Зн1=0). Поэтому для второго вычитания Р1 сдвигается на один разряд влево и принимается в качестве уменьшаемого У2 во втором вычитании.

При втором вычитании значение Зн2=1. Разность Р2 отрицательна и поэтому она не используется.

В качестве третьего уменьшаемого У3 выбирается значение У2, сдвинутое на один разряд влево.

Дальнейшие действия проводятся по тем же правилам. В качестве частного выступают инверсные значения переменной Зн.

Действительно, расставленные по порядку знаки Зн1 Зн2 Зн3 Зн4 Зн5 =10101 дают десятичное число 21, что соответствует частному от деления исходных чисел 105 на 5.

Заметим, что когда разрядность уменьшаемого "У" становится равной разрядности вычитаемого "В", процесс формирования целой части частного закончен. Если же процесс продолжать по тем же правилам, дополняя уменьшаемое нулем в младшем разряде, то будет формироваться дробная часть частного.

Анализ операций вычитания дает два правила. Правило формирования частного (R): Если результат вычитания отрицательный (Зн=1), то в частное

записываем "0", а в противном случае (Зн=0) записываем "1". Иными словами, в частное поступает значение Зн .

Правило выбора уменьшаемого ("У"):

72

1. . Если Зн=0, то в (i+1)−й операции уменьшаемому 1У +i присвоить значение Рi ( ii PУ 1 =+ )

2. Если Зн=1, то в следующей (i+1)−й операции уменьшаемому 1У +i присвоить значение ( )iii УУ У 1 =+ .

3. Сдвинуть 1У +i влево на 1 разряд

Рис. 4.10. Комбинационная схема деления

Эти два правила определяют способ построения схемы, показанной на рис.4.10 и предназначенной для деления восьмиразрядного числа А на четырехразрядное число B. Индексы "1" принадлежат старшим разрядам чисел, а 8 и 4, соответственно, младшим. Отметим, что положение, занимаемое старшими разрядами, в схеме является фиксированным.

Схема содержит пять пятиразрядных вычитателей, описанных в разд. 4.2. Каждый разряд вычитателя обозначен SМ. Сигнал заема вычитателя (на выходе цепи распространения заема) определяет знак разности Зн. Линейка мультиплексоров MX "из 2−х в 1", управляемая сигналом Зн, осуществляет

73

выбор очередного уменьшаемого "У". Сдвиг уменьшаемого достигается подключением выхода мультиплексора к старшему (на единицу) разряду следующего вычитателя. Частное получаем после инвертирования сигналов Зн. (Инверторы на схеме не показаны).

В заключение заметим, что приведенная схема предназначена для операндов фиксированной разрядности. В случае произвольной разрядности ее следует рассматривать как устройство деления мантисс в операциях над нормализованными числами.

4.9. Тактируемая схема деления

Аппаратные затраты на создание схемы деления в двоичном коде можно существенно уменьшить, если вместо комбинационной использовать тактируемую схему (рис.4.11). Для понимания устройства схемы необходимо детально изучить материал разд. 4.8., в особенности числовой пример, и усвоить правила формирования уменьшаемого и частного.

Схема рис.4.11а содержит: регистр RegA, в котором изначально размещается делимое А; регистр RegВ, содержащий делитель В; сдвиговый регистр RegR для накопления результата (частного); вычитатель SM(-); мультиплексор МХ, пропускающий на свой выход результат вычитания либо старшие разряды уменьшаемого (т.е. делимого А).

Сдвиговый регистр RegA строится на D-триггерах и состоит из двух

секций: сдвигающей (на рисунке названа "сдвиг") и приемной ("прием"). Сдвигающая секция представляет собой обычный регистр сдвига. Приемная секция сдвигает на 1 разряд влево информацию, принимаемую от мультиплексора. Если мультиплексор пропускает информацию с входа n , то

74

во всем RegA наблюдается обыкновенный сдвиг содержимого. Если же проходит информация с входа m , то разряды приемной секции RegA заменяются значением разности (А-В), также сдвинутой на 1 разряд влево. Под разностью (А-В) здесь и далее будем подразумевать результат вычитания В из старших разрядов А. Отметим, что исходно старший разряд делимого А располагается во второй ячейке RegA (первая отделена пунктиром), что позволяет осуществлять сдвиг операнда А, если вычитание дает отрицательный знак разности (Зн=1). Рассмотрим работу схемы.

После загрузки операндов А и В в соответствующие регистры на выходе вычитателя присутствует разность (А-В) и ее знак Зн, а на входе RegR -инвертированный сигнал Зн. С приходом синхроимпнльса С почти одновременно произойдут следующие события: в регистр RegR запишется сигнал Зн (старший бит частного); содержимое сдвиговой секции регистра RegA продвинется на один разряд влево; в разряды приемной секции регистра RegA также со сдвигом влево будет передан результат вычитания от SM, если сигнал Зн=0, или старшие разряды А, если Зн=1. (Используя терминологию предыдущего раздела, заметим, что новое уменьшаемое, появившееся в RegA по фронту С и обозначаемое как 1У +i , равно разности

iP ,при Зн=0 или предшествующему уменьшаемому iУ , если Зн=1)

С окончанием импульса С происходит перенос информации с выходов Q на выходы P внутри ячеек D-триггеров в регистрах RegA и RegВ.

Таким образом, за некоторое число тактов, равное разности разрядности операндов А и В, в регистре RegR сформируется частное. Временные затраты на всю процедуру деления определяется произведением числа тактов на время выполнения одной операции вычитания, длительность которой зависит от разрядности делителя В

4.10. Деление методом вычитания В этом методе из делимого производят многократное вычитание

делителя и счетчиком подсчитывают количество вычитаний. В зависимости от типа счетчика используемого счетчика результат (частное) может быть получен как в двоичной, так и в двоично-десятичной форме. Наибольшую ценность этому методу придает возможность получения двоично-десятичного частного удобного для организации вывода на дисплей. Ниже рассматривается схема с двоично-десятичными счетчиками.

Схема деления вычитанием приведена на рис.4.12. Делимое А размещается в приемном регистре RegA, делитель В в регистре RegB, а частное накапливается в декадных счетчиках DCNT. Схема состоит из двух частей: схемы вычитания (рис.4.12а) и блока счетчиков со схемой управления (рис.4.12б). Обе схемы работают под управлением

75

синхросигнала С и связаны всего лишь одним сигналом Зн, который генерируется вычитателем SM и принимается Т- триггером схемы рис.4.12б.

В исходном состоянии, когда операнды загружены, на выходе вычитателя присутствует их разность и знак разности Зн. Если разность положительна (Зн=0), то значение разности присутствует также и на выходе мультиплексора MX (мультиплексор выбирает канал n) По фронту синхроимпульса С эта разность принимается регистром RegA и сохраняется там до прихода переднего фронта следующего импульса С. Таким образом, содержимое RegA c каждым тактом С уменьшается. Счетчики при этом считают целочисленную часть частного.

Когда содержимое RegA становится меньше В, в вычитателе SM

возникает сигнал Зн=1, по которому мультиплексор выбирает канал m. По этому каналу на вход m мультиплексора всегда подается содержимое RegA, умноженное на (10)10. По фронту импульса С это значение передается в RegA. С этого момента счетчики считают десятые доли частного. При следующем появлении сигнала Зн=1 начинается счет сотых долей и т.д.

Отметим, что операнд А может быть меньше В изначально. Тогда по фронту каждого сигнала С будет происходить умножение содержимого RegA на (10)10, до тех пор, пока неравенство не исчезнет

76

Рассмотрим работу схемы управления счетчиками. В исходном состоянии 2-х разрядный счетчик "обнулен" и дешифратор DC держит высокий потенциал на первой (верхней) линии. Начинающие поступать синхроимпульсы С, дважды инвертируясь на элементах 2ИЛИ-НЕ, накапливаются в счетчике DCNT, считающем целую часть частного. Эти "рабочие" импульсы обозначены СР.

При появлении сигнала Зн=1 очередной синхроимпульс С не попадет на линию C Р, а проходит на линию "замены счетчика", обозначенную C ЗС. Следовательно, этот импульс счетчиками DCNT не учитывается. Это согласуется с действиями вычитателя, который по этому же импульсу С производит умножение разности на (10)10

После смены счетчика (и умножения разности) начинается счет десятых долей частного до появления следующего сигнала Зн=1, после которого будет формироваться декада сотых долей и т.д.

Содержащийся в схеме блок умножения на (10)10 представляет собой обычный сумматор, в котором суммируется содержимое RegA c тем же числом, но сдвинутым на два разряда влево. Произведение вычисляется на каждом такте, но используется только при сигнале Зн=1.

4.11. Сумматор двоично-десятичных чисел

Рассмотрим процедуру суммирования десятичных чисел, представленных в двоично-десятичной форме, и одновременно проанализируем работу схемы сумматора, показанной на рис.4.13. Очевидно нас должен интересовать одиночный разряд сумматора, поскольку схема в целом строится исключительно на его основе.

Cуммирование чисел в двоично-десятичном коде производится поразрядно, начиная с младшего. Для получения суммы в каждом разряде необходимо учитывать перенос из младшего разряда и вырабатывать перенос в старший разряд.

Разряд двоично-десятичного сумматора представляет собой четырехразрядный двоичный сумматор, поскольку каждый разряд двоично-десятичного числа от 0 до 9 отображается в четырехразрядной сетке. Обозначим значения суммируемых разрядов как А и В, а перенос из младшего разряда как Пi-1. Сумматор формирует число S1 =А+В+Пi-1 и, кроме того, сигнал переноса П, если S1 больше 15 (рис.4.13).

Величина S1 является истинной, если ее значение лежит в пределах (0…9). Однако, сумма S1 может достигать значения 19 (А=9, В=9, Пi-1 =1). Следовательно, истинной суммой чисел для интервала 1910 1 ≤≤ S должно быть значение S2 =S1 –10, что приводит к необходимости иметь в схеме четырехразрядный вычитатель (рис.4.13) для формирования S2.

77

Вычитатель, помимо разности S2, должен вырабатывать знак разности Зн, по которому хотелось бы судить о величине S1, считая, что Зн=0 для чисел от 10 до 19. На самом деле Зн=0 только для чисел интервала (10…15), представляемых в двоичном коде как (1010…1111), поскольку как сумматор, так и вычитатель являются устройствами 4-х разрядными.

Числа же (16…19) отображаются пятиразрядным двоичным кодом: (1 0000 … 1 1001). Поэтому, вычитая десять (1010) из младших четырех разрядов этих чисел, получим Зн=1.

Таким образом, имея значения S1 , П, S2 , Зн , мы должны определить, во-первых, какое из двух значений S1 или S2 истинно и ,во-вторых, как сформировать перенос Пi в следующий старший разряд.

Ясно, что перенос должен возникнуть (Пi =1) для чисел от 10 до 19. Это произойдет при Зн=0 (для чисел 10…15), или П=1 (для чисел 16…19). В терминах Булевой алгебры это условие можно выразить как

ЗнПЗн ПП ×=+=i . На схеме рис.4.13 именно так и представлен сигнал Пi.

После определения Пi очевидным становится выбор результата между S1 и S2. Действительно, если есть перенос (Пi=1), то сумма А+В≥10 и выбрать следует S2. В противном случае (Пi =0) выбирается S1. Операция выбора осуществляется мультиплексором.

Многоразрядный сумматор можно получить, соединяя разряды цепями переноса последовательно.

4.12.Вычитатель двоично-десятичных чисел

В основе вычитателя многоразрядных десятичных чисел, представленных в двоично двоично-десятичном коде, лежит схема, производящая вычитание внутри одиночного разряда, показанная на

78

рис.4.14. Схема содержит два четырехразрядных двоичных вычитателя и мультиплексор.

Рассмотрим процедуру вычитания чисел внутри одного десятичного разряда.

При вычитании чисел разность операндов в некотором произвольно взятом десятичном разряде можно представить двумя величинами:

11 Зн −−−= iBAS и Зн. Здесь S1 и Зн – значения разности в разряде и заема из старшего разряда, соответственно; А и В – операнды, имеющие величину от 0 до 9; 1Зн −i – заем младшего разряда. Если значение заема Зн вычитателя (выше сигнал Зн мы называли "знаком разности") равно нулю (Зн=0), то разность S1 будет истинной.

Если же при вычислении S1 потребовался заем из старшего разряда

(Зн=1), то значение S1 ложно. Дело в том, что, занимая 1 из старшего разряда, на самом деле мы занимаем 16, а не 10, как это бывает в десятичной системе счисления, т.е. привносим в двоично-десятичный разряд шесть лишних единиц. Поэтому, если заем Зн=1, из разности S1 следует вычесть 6. Иными словами, необходимо сформировать еще одну разность S2=S1 – 6 .

Таким образом, истинной разностью является S=S1 при Зн=0 и S=S2 при Зн=1. Сигналом заема из старшего разряда будет Знi =Зн (рис.4.14).

Прежде чем приступить к рассмотрению многоразрядного вычитателя, приведем числовые примеры определения значения разности, когда эта разность положительна и когда отрицательна. Действия над операндами внутри каждого разряда будем производить по формальным правилам, которые использовались при построении отдельного разряда вычитателя:

79

В примере 1) никаких отклонений от общепринятых правил вычитания

не наблюдается.

В примере 2а) при вычитании из меньшего числа большего абсолютное значение разности получилось таким, как при вычитании не из 771, а из 1771, т.е. из числа на 1000 больше действительного. Вычитатель "занял" 1 (т.е. 1000) в несуществующем старшем разряде. Эту тысячу следует вычесть из полученного результата (т.е. произвести действие: 783 – 1000= –217). Однако не только вычитатель, но и сам читатель этого делать не будет. И тот и другой будут искать разность (1000 – 783), а затем припишут ей знак "минус". Поэтому, если результат вычитания отрицательный, то знак нужно запомнить, а модуль результата следует вычесть из тысячи. (Тысяча это в нашем конкретном примере). Это действие показано в примере 2б). Старшая единица числа 1000 в операции вычитания не используется. Поэтому формально операцию можно представить как 000– 783.

Теперь можно сформулировать алгоритм операции вычитания

многоразрядных операндов, учитывающий свойства рассмотренного одиночного разряда вычитателя:

1. произвести вычитание, получив разность S=А –В и ее знак Зн; 2. произвести вычитание, получив разность SS −=′ 0 ;

80

3. если Зн=0, выбрать в качестве результата S, а в противном случае, при Зн=1 выбрать результат S ′ .Во всех случаях сумме присвоить знак Зн. Этот алгоритм реализован в схеме, приведенной на рис.4.15.

Приведенный алгоритм реализован в схеме, показанной на рис.4.15. Схема состоит из двух трехразрядных двоично-десятичных вычитателей и мультиплексора. Знак разности Зн служит сигналом выбора для мультиплексора и одновременно знаком разности чисел.

5. Преобразование двоичного кода чисел в двоично-десятичный код

Преобразование двоичного кода чисел в двоично-десятичный код

необходимо при подготовке числовой информации к выводу на семисегментные индикаторы.

Эффективным средством для построения таких преобразователей является применение постоянных запоминающих устройств (ПЗУ). Методы построения преобразователей на ПЗУ подробно рассмотрены в [5]. Создание ПЗУ при использовании КМОП технологии не вызывает трудностей. Однако схема при этом теряет свойства, присущие КМОП схемотехнике: отсутствие потребления в статическом состоянии и высокую радиационную стойкость. Кроме того, ее характеристики становятся более чувствительными к разбросу электрофизических параметров структуры компонентов. Тем не менее, ПЗУ как встроенный элемент КМОП схемы при невысоких требованиях к ней использовать допустимо.

В данном разделе приведены методы преобразования двоичного кода чисел в двоично-десятичный код на основе КМОП схемотехники без применения ПЗУ.

5.1. Преобразователи на счетчиках и сумматорах

Простейший метод преобразования двоичного числа в двоично-десятичное состоит в использовании двух счетчиков: двоичного и двоично-десятичного. Двоичный счетчик вычитающий, в то время как двоично-десятичный суммирующий. В исходном состоянии преобразуемое число находится в двоичном счетчике, а двоично-десятичный "обнулен". Подаваемые на вход схемы (рис.5.1а) синхроимпульсы С увеличивают содержимое двоично-десятичного счетчика и уменьшают содержимое двоичного.

81

По достижению нуля 0-индикатор формирует импульс, прерывающий поступление синхросигналов С на входы счетчиков. При этом в двоично-десятичном счетчике будет накоплено двоично-десятичное число, эквивалентное исходному двоичному.

Время преобразования кодов таким методом определяется значением преобразуемого числа и быстродействием счетчиков.

Другая схема данного метода (рис.5.1б) состоит из двух сумматоров.

Первый двоично-десятичный сумматор SM(+) и приемный регистр на D-триггерах DT-Reg1 образуют формирователь веса двоичного числа в двоично-десятичной форме. Если в DT-Reg1 изначально записать1, то с каждым импульсом С в формирователе будут появляться числа 2,4,8,16 и т.д.

Двоичное число помещается в сдвиговый регистр DT-Reg2. Оно своим младшим разрядом, находящимся в левой части регистра, управляет прохождением числа от формирователя во второй накапливающий двоично-десятичный сумматор. Таким образом, второй сумматор накапливает веса тех разрядов исходного двоичного, которые содержат 1.

Время преобразования кодов этой схемой определяется разрядностью двоичного числа и быстродействием сумматоров.

5.2. Преобразователь на основе деления

Преобразователь основан на операции деления двоичных чисел разрядностью не выше n последовательно на числа 10n, 10n-1, 10n-2 ,…,101, представленные также в двоичном коде..

82

Рассмотрим схему преобразования кодов чисел, имеющих величину в десятичной системе счисления порядка 105 (рис.5.2).

Исходное двоичное число А в этой схеме последовательно делится на 10000, 1000, 100, 10. Деление проводится методом вычитания, подробно описанным в разделе 4.10, который необходимо детально изучить. Здесь отметим лишь основное отличие, заключающееся в том, что в схеме на рис.5.2 по сигналу вычитателя Зн=1 дешифратор DC переключает не только счетчики DCNT, но и значения делителя, хранящиеся в ПЗУ. При недопустимости использования ПЗУ можно применить мультиплексоры "из 4-х в 1"

Отметим, что число, имеющее порядок (105)10 , представлено в четырех

декадных счетчиках DCNT, старший из которых содержит "десятки тысяч" а младший – "десятки". Разряд "единиц" можно прочитать в регистре RegA.

Быстродействие здесь оценивается так же, как и в схеме деления.

5.3.Комбинационный преобразователь по методу "плюс 3"

Метод "+3" можно реализовать, как в виде тактируемой схемы, так и в виде комбинационной, как это делалось для умножения и деления. Особой привлекательностью пользуется комбинационнй вариант преобразователя "+3" как наиболее быстрый и не требующий управления процессом преобразования. Однако для понимания легче тактируемая схема. Рассмотрим принцип ее построения.

Представим себе сдвиговый регистр, разбитый на несколько тетрад (секций по 4 бита). Разбиение не влияет на продвижение информации по

83

регистру. Будем вводить в регистр преобразуемое двоичное число побитно справа налево, начиная со старшего разряда. Потребуем, чтобы после окончания ввода в каждой тетраде, начиная с младшей, были представлены единицы, десятки, сотни и т.д. в двоично- десятичной форме.

Рассматривая младшую тетраду, определим действия, которые должны обеспечить высказанные выше требования. Заметим, что сдвиг числа, содержащегося в тетраде, на один разряд влево, соответствует его удвоению. Если в тетраде содержится число 5 или более, то удвоению (сдвигу) должен сопутствовать перенос 1 в следующую тетраду. Но уход 1 из рассматриваемой тетрады есть потеря 16-ти единиц, а не 10-ти, как это должно быть в десятичной системе счисления. Для того, чтобы для чисел больше 4 сдвиг в регистре обеспечивал, во-первых, перенос 1 в старшую тетраду, и, во-вторых, компенсацию потерянной шестерки, делается изящный ход: перед сдвигом к содержимому тетрады прибавляется 3.

Поясним последствия добавления тройки. С одной стороны, при этом добавлении обязательно возникает 1 в старшем разряде тетрады, которая при сдвиге перейдет в следующую тетраду. С другой стороны, добавленная тройка при сдвиге удвоится, скомпенсировав потерю шестерки.

Вернемся к гипотетическому регистру. Табл. 5.1 показывает состояния каждой из трех тетрад при пошаговом вводе в регистр числа (1111 1111)2 = (255)10. Жирным шрифтом выделено содержимое тетрад после добавления 3. По окончанию ввода в тетрадах можно прочитать результат.

Перейдем к схемотехнике. Для добавления к содержимому тетрады 3,

когда в ней присутствует число больше 4, необходимо иметь логическую

84

схему с входами X0, X1, X2, X3 и выходами Z0, Z1, Z2, Z3 , функционирующую в соответствии с табл.5.2. Такую схему читателю предлагается разработать самостоятельно или заимствовать ее в [5]. Назовем ее БЯ (базовая ячейка).

Можно и в самом деле снабдить этой БЯ каждую тетраду сдвигового регистра. Но при этом получим тактируемый преобразователь, что особого интереса не представляет. Целесообразнее использовать БЯ и рассмотренные принципы для построения на их основе комбинационной схемы преобразователя.

Рис. 5.3. Комбинационный преобразователь по "методу +3" Схема комбинационного преобразователя 12-ти разрядного двоичного

числа приведена на рис.5.3. Схема содержит 18 БЯ, расположенных в виде диагональных рядов. Сдвиг информации, описанный для регистра, здесь осуществляется как внутри тетрады, так и при ее передаче в следующий диагональный ряд.

Младший бит исходного числа целесообразно не вводить в преобразователь, поскольку при этом сокращается число БЯ. Но тогда

85

двоично-десятичный результат следует читать не в БЯ, а четверками так, как это показано на рис.5.3

Описанная схема является самой быстродействующей из известных схем преобразователей кодов.

6. Устройства отображения информации Для вывода цифровой информации от микроэлектронных устройств

используют жидкокристаллические и светодиодные семисегментные индикаторы. Информация, подлежащая выводу, должна быть представлена в двоично-десятичной форме. Разработка устройства вывода информации содержит в себе две задачи: во-первых, преобразовать информацию из двоично-десятичного кода в семисегментный и, во-вторых, обеспечить ее восприятие индикатором, учитывая его физические свойства и характеристики. Принципы действия жидкокристаллических индикаторов (ЖКИ) и светодиодных (СДИ) различны, поэтому принципиально отличаются и схемы управления ими.

6.1.Схемы на жидкокристаллических индикаторах

Не вдаваясь в природу явлений, лежащих в основе работы ЖКИ, отметим основные их свойства. Главным из них являются ничтожно малые потребляемые токи, не соизмеримые с токами транзисторов. Вторая их особенность заключается в необходимости подавать модулирующее импульсное напряжение на сегменты с частотой порядка 100 Герц и коэффициентом заполнения периода, строго равным 1/2 (меандр). На контрастирующим (выделенном) сегменте напряжение должно быть импульсным разнополярным, а на не котрастирующим (не выделенном) – импульсным однополярным.

Все семь сегментов имеют один общий вывод и семь индивидуальных. На рис.6.1б блок ЖКИ обведен точечной линией.

Рассмотрим схему преобразования двоично-десятичного кода 3-х разрядного числа в семисегментный код. Разряды исходного числа расположены в трех секциях регистра RG1. Роль регистра может выполнять и декадный счетчик. Разряды того же числа, но уже в семисегментном коде, располагаются в регистре RG2. Этот регистр состоит также из трех секций, каждая из которых содержит по 7 Т-триггеров.

Работой схемы управляет счетчик Cnt с модулем счета m=3 и дешифратор DC. Сигналы с DC подаются поочередно на секции повторителей "1" с тремя состояниями. С той же очередностью на шине Ш1 появляются значения разрядов в двоично- десятичной коде, а на шине Ш2

86

–значения в семисегментном коде. Семисегментный код разрядов запоминается в ячейках Т-триггеров регистра RG2. Таким образом, в регистре RG2 за полный цикл работы DC возникнет исходное число, представленное в семисегментном коде. С каждым циклом работы DC информация в RG2 обновляется.

Информация из регистра RG2 поступает на вход схемы управления ЖКИ (СУ ЖКИ). Секция СУ ЖКИ (рис.6.1б) состоит из блока ЖК- индикаторов и группы элементов ИИЛИ (исключающее ИЛИ).

На общий вход М всех элементов ИИЛИ подается последовательность

импульсов типа меандр с частотой порядка 100 Гц. Если на каком либо из входов ИИЛИ появится 1 , то на соответствующем сегменте (на схеме он зачернен) возникнет знакопеременнное напряжение той же частоты. Сегмент станет контрастным. При нуле на входе ИИЛИ разности потенциалов на сегменте не возникнет, поскольку на обоих выводах сегмента потенциалы будут пульсировать в фазе. Сегмент при этом контрастировать не будет.

Недостатком схем с ЖКИ является потребность в большом числе внешних выводов, а, значит, и контактных площадок на кристалле. (В рассмотренной схеме их 28). Для преодоления этого недостатка часто создается отдельная микросхема вывода, снимающая проблему контактных площадок с основной микросхемы.

Микросхема вывода должна содержать сдвиговый регистр для приема информации в последовательном коде, приемный регистр и СУ ЖКИ.

87

Организация связи основной микросхемы с микросхемой вывода может быть различной. Например, в схеме рис.6.1 регистр RG2 можно выполнить в виде сдвигового регистра с параллельным вводом информации. После полного цикла обновления информации в таком RG2 данные в последовательном коде можно передать в аналогичный сдвиговый регистр микросхемы вывода. (Для этого потребуется лишь две контактных площадки: одна для передачи информации, вторая для синхронизации процесса передачи). Внутри микросхемы вывода информация в параллельном коде должна поступить в приемный регистр на D- или T-триггерах и оттуда на СУ ЖКИ. Таким образом проблема контактных площадок с основной микросхемы переносится на микросхему вывода.

6.2. Схемы на светодиодных индикаторах

Основную проблему при проектировании схем отображения информации с помощью светодиодных индикаторов (СДИ) создают большие токи, необходимые светодиодным сегментам для нормального свечения, достигающие единиц и десятков миллиампер.

Для непосредственного управления светодиодным индикатором (без применения внешних усилителей) в кристалле ИС необходимо предусматривать специальные каскады усиления, расчет которых рассмотрен в разделе 1. Такие каскады занимают большую площадь и являются источником значительного тепловыделения. Несмотря на то, что МОП-транзисторы могут обеспечивать токи значительной величины, схемы с непосредственным управлением применяют при токах порядка единиц миллиампер на сегмент и небольшом количестве выводимых цифр.

Большинство индикаторов, применяемых в приборостроении, должны работать при токах 10…20 мА на сегмент и более. В этих случаях используются внешние (по отношению к ИС) усилители на биполярных транзисторах, и задачей, решаемой интегральной схемой, является обеспечить управление этими усилителями.

Рассмотрим устройство отображения трехразрядного числа с индикатором, управляемым интегральной схемой непосредственно (рис.6.2).

Исходное число в двоично-десятичной форме находится в

трехсекционном регистре RG. Роль такого регистра может выполнять декадный счетчик или другое устройство. Схема управляется счетчиком Cnt с модулем счета m=3 и дешифратором DC. Дешифратор поочередно открывает секции повторителей "1" с тремя состояниями, пропуская

88

поразрядно исходное число по шине Ш1 через дешифратор DC 4-7 на шину Ш2, после чего дешифрированное число попадает на входы группы p-канальных транзисторов. В соответствии со значениями пришедших сигналов часть транзисторов (или все) открывается, подключая аноды диодов во всех трех секциях СДИ к шине питания.

Одновременно, и также поочередно, дешифратор открывает

транзисторы, питающие общие для всей секции СДИ катодные цепи диодов (по линиям О1, О2, О3), подключая тем самым одну очередную из трех секцию СДИ к общей шине схемы. Таким образом, цифра в разряде СДИ высвечивается до тех пор, пока удерживается потенциал на соответствующей линии дешифратора DC.

Описанный процесс поочередного высвечивания цифр является, по - существу, процессом мультиплексирования. Легко увидеть, что рассмотренная схема требует десяти контактных площадок (отмечены прямоугольниками), обеспечивая работу 21 светодиода. В общем случае число контактных площадок на 7 больше числа выводимых цифр.

Частота переключения секций СДИ должна быть такой, чтобы глаз человека не замечал мигание цифр. Нижний предел этой частоты соответствует 25…30 Гц.

Отметим, что чем выше разрядность числа, тем меньшей будет величина среднего тока и тем меньше светимость диодов. Это следует учитывать при проектировании схемы.

89

Рассмотрим схему управления светодиодными индикаторами, использующую внешние (по отношению к ИС) усилители на биполярных транзисторах (рис.6.3).

Схема содержит схему управления (СУ СДИ), одна из трех секций

которой приведена на рис.6.3б. В СУ СДИ каждый светодиодный сегмент получает ток от биполярного pnp-транзистора, включенного по схеме с общим эмиттером, и управляемого дешифратором DC 4-7 непосредственно или через усилители (на схеме не показаны). Последовательность включения секций СУ СДИ определяется другим дешифратором DC, который по очереди отпирает npn-транзисторы, включенные в общей катодной цепи светодиодов.

Основные функции ИС сводятся к преобразованию кода числа и обеспечению необходимых базовых токов для биполярных транзисторов. Решается она так же, как и в схеме на рис. 6.2.

В приведенной схеме базовые выводы биполярных транзисторов подключаются непосредственно к дешифраторам DC 4-7 и DC.При малых базовых токах и низкой разрядности выводимого числа это допустимо. В противном случае после дешифраторов потребуются усилители.

90

7. Усилители аналоговых сигналов Усилители аналоговых сигналов широко применяются в интегральной

схемотехнике. Они используются для усиления сигналов первичных преобразователей (датчиков) физических величин с целью приведения амплитуды этих сигналов к стандартной величине, достаточной для дальнейшей цифровой обработки. На основе усилителей возможно создание генераторов гармонических и импульсных сигналов. Кроме того, усилители выпускаются в качестве универсальных схем широкого применения. В данном разделе описаны основные принципы построения усилителей.

7.1. Усилительный каскад с транзисторной нагрузкой

На рис.7.1а приведена схема усилительного каскада с p-канальным транзистором в качестве нагрузки. Сток и затвор нагрузочного транзистора соединены. На рис.7.1б нагрузочный транзистор изображен отдельно, а на рис.7.1в приведена его ВАХ, описываемая соотношением:

( )2п

2

2VVI −

β= ,

(7.1)

в котором напряжения V и VП отсчитываются от потенциала истока. Использование формулы (7.1) правомерно, поскольку транзистор работает в пологой области ВАХ (Vc=Vз=V).

Определим передаточную ВАХ усилительного каскада. Для этого заметим, что через транзисторы Т1 и Т2 протекает общий ток I. Для Т2 он выражается формулой (7.1), в которой следует принять V=VПИТ −Vвых и Vп=VП2. Транзистор Т1 при малых входных напряжениях работает в пологой области и его передаточная характеристика соответствует выражению:

( ) 2п1вх

1 2

VVI −β

= . (7.2)

Приравнивая токи, выражаемые формулами (7.1) и (7.2) с учетом

отмеченных значений V и Vп, получим:

( ) ( )п1вх2

1п2пит VVVVV −

ββ

−−= . (7.3)

91

Как видно из выражения (7.3), зависимость Vвых=f (Vвх) линейная (рис.7.1г). Наклон передаточной характеристики выражает коэффициент усиления каскада:

2

1

вх

выхββ

−=−=dV

dVKu .

(7.4)

Линейный участок будет наблюдаться вплоть до выхода транзистора T1 из пологой области характеристик. На границе пологой и крутой областей выполняется условие Vc=Vз−Vп, которое в принятых на рис.7.1а обозначениях имеет вид:

1вхвых пVVV −= . (7.5)

Прямая (7.5), показанная на рис.7.1г, является границей линейного участка семейства передаточных характеристик, изображенных для различных коэффициентов усиления Кu.

Максимальное выходное напряжение Vвых меньше напряжения

питания и составляет величину .1ппитвых VVV −=

Выражение нелинейной части передаточной характеристики, наблюдаемой правее границы (7.5г), получить несложно. Однако оно в данном случае не представляет интереса и поэтому здесь не приводится.

Усилительный каскад рис.7.1а, как самостоятельная единица обычно не используется, поскольку для его работы на линейном участке невозможно точно поддерживать напряжение ( )п1вх VV − , особенно при больших коэффициентах усиления Кu (см. рис. 7.1г) и в условиях нестабильности порогового напряжения VП1, которое меняется от образца к образцу

92

микросхемы и зависит от температуры и радиационных воздействий. Однако эти проблемы легко преодолеваются в балансной схеме.

В отличие от схемы рис.7.1а, в параллельно–балансном каскаде (рис.7.2а) независимо решаются две проблемы: задания рабочей точки (по сути, задания падения напряжения на нагрузочном транзисторе) и обеспечения необходимого коэффициента усиления.

Заметим, что положение рабочей точки определяется напряжением на

нагрузочном транзисторе T2, связанным нелинейно с током, протекающим через него (рис.7.1в). Токи транзисторов I1=I2=I3/2 задаются транзистором T3, работающим в пологой области характеристик, и легко поддерживаются на заданном уровне, определяя тем самым положение рабочей точки схемы, т.е. начальное напряжение Vвых.

Необходимое значение Кu достигается путем увеличения ширины канала W1 транзисторов T T1 1, ' . Заметим, что ширина канала W1 также, как и пороговое напряжение VП1 , не влияют на токи I1, I2 задаваемые источником тока транзистором T3, а, следовательно, и на начальное выходное напряжение Vвых. Ограничением на увеличение W1 является снижение крутизны ВАХ нагрузочного транзистора при малых линейных плотностях тока.

В схеме рис.7.2 транзисторы Т1, Т2, Т3 могут быть изготовлены в одном кармане, который должен быть подключен к шине VПИТ2. При этом пороговые напряжения транзисторов Т1 и Т2 будут повышенными в соответствии с выражениями (1.6) и (1.7), что может оказаться неприемлемым или неудобным при низковольтных источниках питания.

93

Поэтому для транзисторов 11 T ,T ′ часто создается отдельный карман, подключаемый к их общему истоку.

Приведем численный пример расчета параллельно-балансного каскада с общим карманом для n-канальных транзисторов (рис.7.2). Зададимся целью найти параметры транзисторов и проанализировать связь коэффициента усиления Ku с размерами транзисторов 11 T ,T ′ .

Будем считать, что расчетным или экспериментальным путем обоснованы электрофизические параметры КМОП-структуры, приведенные в табл. 7.1.

Таблица 7.1

Параметр µ С0 С0µ Vп γ 2Uf

Размерность cм2/(В⋅с) пф/мм2 мкА/В2 В

В1 2/ В

n-канал 285 700 20 1 0.6 0.7

p-канал 170 700 12 1 0.6 0.7

Зададим напряжение источников питания, токи и потенциалы узлов

схемы. Значения потенциалов должны обеспечивать работу транзисторов в пологой области ВАХ. Выберем напряжение источников питания Vпит1 = 5В, Vпит2 = −5В. Зададим токи I1 = I2 = 10 мкА. Ток I3 будет равен тогда 20 мкА. Назначим величину выходного потенциала Vвых =2В. Потенциал на

общем истоке транзисторов ′1 1, TT неизвестен, но его значение можно

предсказать. Он будет ниже потенциала “земли” на величину, несколько большую порогового напряжения транзистора T1, найденного с учетом смещения истока относительно подложки. Следовательно, V1≅ –2В. Примем Vсм = –2.5В. Потенциалы узлов проставлены на рис.5.2б. После задания потенциалов в узлах схемы необходимо осуществить их контроль. Для каждого транзистора должно выполняться условие: Vc≥Vз−Vп. Проверку данного условия целесообразно проводить с помощью таблицы.

94

Таблица 7.2

T1 T2 T3 Vc, В 4 3 3 Vз, В 2 3 2.5 Vпи, В 3 0 0 I, мкА 10 10 20

В табл. 5.2 приведены напряжения Vc, Vз, Vпи транзисторов,

измеренные относительно истока каждого из них, и токи стока. Нетрудно видеть, что для всех транзисторов выполняется условие работы в пологой области характеристик.

Геометрические соотношения ( W/L ) будем определять по формуле:

( ).

22

ПЗ0 VV

CI

LW

−µ

= (7.6)

Как отмечалось, транзисторы T T и T2 2 3, ' , определяют режим схемы по постоянному току, а транзисторы T T1 1, ,' на этот режим практически не влияют. Поэтому применим формулу (7.6) для расчета геометрических параметров транзисторов Т2 и Т3. Используя данные таблиц 7.1 и 7.2, найдем: (W/L)2 = 0.42 и (W/L)3 = 0.9.

Задавая минимальную ширину канала W=10 (например, на основе КТО), получим: W2=10, L2=23, β2=10; W3=10, L3=11, β3=20.25. (Здесь

размеры каналов в мкм, размерность β - мкА/В2).

Для обеспечения Кu=10 значение ( ) 10001010 22

21 =⋅=β⋅=β uK

мкА/В2, а отношение ( ) .500

1

1=

µβ

=

nCLW Выбирая минимальное значение

L1= 3 мкм, получим W1=150 мкм. Для Кu=20 имеем (W/L)1 = 200, L1 =3 мкм, W1 = 600 мкм. Как видим, ширина канала W1 растет квадратично с ростом Ku. Оценка линейной плотности тока j=I/W для транзистора T1 в случае W1 =150 мкА дает величину j =10/150=0.06 мкА/мкм, а для W2 = 600

95

мкм имеем значение j = 0.016 мкА/мкм. Во втором случае величина линейной плотности тока соизмерима с ее предельным значением 0.01...0.03 мкА/мкм, при котором крутизна передаточной характеристики транзистора снижается. Это показывает, что коэффициент усиления Ku =20 возможно не будет достигнут.

После определения размеров W1 и L1 можно оценить потенциал в точке 1 схемы с единственной целью– не вышел ли транзистор T3 из пологой области, т.е. не нарушилось ли для него условие: Vс≥Vз−Vп. Количественная оценка с использованием выражения (1.6) и (1.7), показывает, что этот потенциал изменяется от −1,5 В (при Ku =10) до −1.27 (при Ku =100). Таким образом, для транзистора T3 опасности перейти в крутую область не существует.

В заключение заметим, что недостатком параллельно-балансного каскада с транзисторной нагрузкой является квадратичный рост ширины каналов транзисторов T1 и T2 с увеличением коэффициента усиления схемы. Этот недостаток преодолевается в каскадах с "динамической" нагрузкой, рассматриваемых в разделе 7.2.

7.2. Усилительный каскад с динамической нагрузкой

Это не слишком удачное название каскада определяется тем, что в

качестве нагрузочного сопротивления используется дифференциальное (или, как иногда говорят, "динамическое") сопротивление пологой области транзистора. На рис.7.3а "динамическую нагрузку" обеспечивает транзистор T2. Рис.7.3б показывает, что небольшие сдвиги ВАХ транзистора Т1, обусловленные напряжением Vвх, вызывают значительное перемещение рабочей точки вдоль оси напряжений. Именно это и определяет высокие значения коэффициента усиления схемы. Рассмотрим основные характеристики каскада.

Качественный анализ характеристик, показанных на рисунке 7.3б, позволяет сделать вывод, что значение коэффициента усиления будет тем выше, чем выше выходные сопротивления обоих транзисторов и чем больше крутизна передаточной характеристики транзистора T1.

Выходное сопротивление транзистора в пологой области характеристик ( )cc / dIdV можно получить, дифференцируя выражение (1.13) для тока стока:

96

( ) 1 вых −λ= IR . (7.7)

Коэффициент наклона выходных ВАХ транзистора λ не имеет простого аналитического описания. Однако существует его приблизительная эмпирическая зависимость [4], выражаемая формулой:

>

≤⋅≅λ

−

, 25,01.0

, 25,25.0 1

L

LL

(7.8)

где длина канала L измеряется в микрометрах, а величина λ в 1/В.

Выражение крутизны передаточной характеристики з

сdVdIS = можно

получить дифференцированием зависимости (1.16) по напряжению Vз:

( )пз VVS −β= . (7.9)

Коэффициент усиления каскада (рис.5.3а) определяется зависимостью

97

( ) ( )21

1вых2вых1 1

||λ+λ

=⋅=I

SRRSKu ,

(7.10)

где S1 – крутизна передаточной характеристики транзистора Т1

Если в формуле (7.10) сопротивления вых2вых1 и RR заменить их

выражениями (7.7), в которых ток ( )( )21п1з1 2/ VVI −β= определяется транзистором T1, то после простых преобразований получим:

.12

211п1з λ+λ⋅

−=

VVKu (7.11).

Коэффициент усиления, как видим, зависит от значений λ, (т.е. от длины каналов обоих транзисторов) и от величины смещения входного напряжения 1п1з VV − , и не зависит от электрофизических параметров С0, µ, ширины каналов W1, W2 и токов транзисторов.

Выражение (7.11) совместно с (7.7) является важным руководством при проектировании усилителей.

Определим собственную постоянную времени усилителя:

( ) ( ).

|| 21

с 2вых 1выхс λ+λ

=⋅=τI

СRRC (7.12)

В последнем выражении Сс=Ссn+Ccp есть суммарная емкость

стоковых областей обоих транзисторов (соотношение 1.20). Представляет большой интерес получить связь коэффициента

усиления Кu с постоянной времени усилителя τ. Для этого умножим и разделим правую часть (7.10) на Сс. В результате получим:

( )./ 1сс

1SCC

SKuτ

=τ

= (7.13)

Если из (7.13) выразить ( )1c / SCKu ×=τ , то легко увидеть, что отношение (Сс/S1) имеет размерность времени и представляет собой

98

значение постоянной времени усилителя на единицу коэффициента усиления.

Проведем количественную оценку величины (Сс/S1). Заметим, что через оба транзистора протекает одинаковый по величине ток. Поэтому их геометрические размеры не сильно отличаются. Это обстоятельство позволяет в выражении (1.21) для емкости Сс принять pn CC cc = . Тогда емкость Сс= nCc2 , а постоянная времени будет определяться выражением

( ) un KSC ⋅=τ 1c /2 , а значение постоянной времени усилителя на единицу

коэффициента усиления

( ) .22

1п1з0

c

1

c

VVCCLL

SC

n

nnp

nn

n

−µ=

(7.14)

В формуле (1.14) индексы "1" относятся к транзистору Т1.

Для численной оценки примем произведение (С0µn) =20 мкА/В2, длину стоковой области n-канального транзистора nLc =10 мкм, удельную емкость стокового pn-перехода n

npC =200 пф/мм2, длину канала n-канального

транзистора Ln=2 мкм. Приведенные значения достаточно типичны для распространенных технологий КМОП схем. Расчет по формуле (7.14) дает следующий результат:

( ) .104.0

1п1з

9

1

с

VVSC

−⋅

=−

(7.15)

Размерность отношения (7.15), естественно, "секунда". Для

последовательных значений ( )1п1з VV − =0.1; 0.5; 1В получим, соответственно, значения τ=4Ku, 0.8Ku, 0.4Ku, выраженные в наносекундах.

Таким образом, результаты анализа показывают, что значение постоянной времени усилителя пропорционально величине коэффициента усиления Ku. Коэффициент пропорциональности для 3-х микронной КМОП технологии составляет приблизительно 0.4 … 4 нс на единицу Ku. Сделанный вывод определяет и предельную высшую частоту усилителя ω=1/τ.

99

Соотношения (7.14) и (7.15) получены для частного случая с целью оценить численное значение коэффициента, связывающего Ku и τ. В общем случае следует пользоваться формулой (7.12).

7.3. Токовое зеркало и цепи смещения

В аналоговых схемах часто требуется поддерживать постоянные

соотношения между токами в двух или более ветвях. Для этого используется схема, называемая "токовое зеркало" (рис. 7.4а). Суть работы этой схемы состоит в том, что ток от источника тока I1 создает падение напряжения V на транзисторе T1, который при закороченных выводах стока и затвора находится в пологой области характеристик. Напряжение V передается на затворы транзисторов T2 и T3. Если стоковое напряжение этих транзисторов Vc≥V−Vп (транзисторы находятся в пологой области), то их токи будут выражаться как I=β/2×(V−Vп)2 и соотношение между ними будет соответствовать соотношению коэффициентов β.

В схеме "токовое зеркало" важно обеспечить слабую зависимость "отраженных" токов I2, I3 от напряжения стока (на рис.7.4а это Vc2 и Vc3 ). С этой целью длина канала транзисторов не должна выбираться малой. Кроме того, существуют схемотехнические приемы, стабилизирующие отраженные токи [4].

Для задания постоянных потенциалов в аналоговых схемах используются делители напряжения, в которых роль резисторов выполняют транзисторы. Пример такого делителя показан на рис. 7.4б. ВАХ транзисторов, составляющих делитель, даны на рис.7.1в. Приведем метод его расчета.

Целью расчета является обеспечить напряжение V1 и V2 с учетом ограничений со стороны энергопотребления или занимаемой на кристалле площади.

Зададим ток в цепи делителя I. Составим таблицу данных для расчета транзисторов, аналогичную табл. 7.2. Определим по формуле (1.6) и (1.7) пороговые напряжения транзисторов T1 и T2. Для T1 напряжение подложка-исток следует принять Vпи=V1, а для T2 Vпи=V2. Используя выражение (7.6), найдем отношения (W/L), а затем выберем размеры каналов транзисторов.

100

Отметим, что транзисторы делителя могут быть с одинаковыми или

различными типами канала. В случае однотипных каналов выходные потенциалы делителя меньше подвержены влиянию температуры и технологическим разбросам параметров транзисторов.

7.4. Усилитель с двумя источниками питания

На рис.7.5 показаны основные каскады усилителя. В качестве первого усилительного каскада используется параллельно–балансный каскад с динамической нагрузкой. который приведен на рис.7.5а. В отсутствии входных сигналов токи I1=I2, что обеспечивается использованием токового зеркала, включающего одинаковые транзисторы T2 и ′

2T . Значения потенциалов в узлах должны обеспечивать режим работы транзисторов в пологой области характеристик. Смещение на затвор транзистора T3 подается от делителя напряжения. В случае парафазных сигналов е1 и е2 параметры усилителя на переменном токе соответствуют параметрам одиночного каскада, описанного в разделе 7.2.

В качестве второго усилительного каскада часто используют схему, показанную на рис. 7.5б. Подключение второго каскада к первому осуществляется соединением одноименных точек каскадов аа ′ и . Важными свойствами этого каскада являются: возможность с его помощью при е1=е2=0 получить необходимый выходной потенциал (в том числе VВЫХ=0); высокий коэффициент усиления напряжения парафазного сигнала; низкий коэффициент усиления синфазного сигнала. В каскаде рис. 7.6б также используется токовое зеркало для задания тока I7 через транзистор Т7.

Здесь, как везде в аналоговых схемах, потенциалы и токи задаются разработчиком схемы. В данном случае все транзисторы должны быть

101

поставлены в режим работы в пологой области характеристик. По заданным потенциалам и токам на основании выражения (7.6) можно найти размеры транзисторов.

Высокий коэффициент Ku для парафазного сигнала в схеме рис.7.5б определяется тем, что на затворы транзисторов T6 и T7 в этом случае поступают синфазные изменения напряжения. Так, если, например, T6, открывается, то T7 закрывается (или наоборот). Синфазный же сигнал данным каскадом подавляется. В этом необходимо читателю убедиться самостоятельно.

Как отмечалось, на выходе второго каскада можно получить выходной потенциал, равным 0 при е1=е2=0.

При невысоких требованиях к быстродействию усилителя достаточно

ограничиться лишь двумя каскадами. Однако при больших значениях нагрузочной емкости и определенных требованиях к быстродействию желательно на выходе усилителя установить каскад с низким выходным сопротивлением.

В качестве выходного каскада может служить истоковый повторитель (рис. 7.5в), либо каскад с параллельной отрицательной обратной связью (рис.7.5г). Истоковый повторитель прост и пояснений не требует.

Работу каскада с ООС можно проследить, если подать сигнал на выход схемы. В этом случае транзистор T12 передаст его на затвор T11 без изменения знака. Транзистор T11 передает этот сигнал с обратным знаком в исходную точку, т.е. на выход схемы. Таким образом, усилитель воспрепятствует первоначальному воздействию. Параллельная ООС снижает выходное сопротивление.

102

При использовании схем рис.7.5в или 7.5г необходимо согласовать их входной потенциал VВХ с выходным потенциалом VВЫХ предшествующего каскада. Выходной каскад с ООС может потребовать для этого установки схемы сдвига уровня.

7.5. Усилитель с одним источником питания

При усилении слабых сигналов, когда источник входного сигнала имеет общую точку с "землей", возникает проблема построения входного каскада, связанная с тем, что транзисторы реагируют лишь на входной сигнал, превышающий пороговое напряжение. Эту проблему решает схема на двух p-канальных транзисторах, показанная на рис.7.6а. Ее работу иллюстрирует рис.7.6б.

ВАХ транзистора T1 под действием источника сигнала е, подчиняясь

выражению I=(β/2)(Vз −Vп −е)2, смещается вдоль оси V. Знак в формуле

соответствует полярности e, показанной на рисунке. ВАХ транзистора T2, являющегося нагрузкой, не изменяется. Поэтому рабочая точка смещается практически на ту же величину e, независимо от ее исходного положения. Задачей при проектировании входного каскада является вывести рабочую точку на требуемый уровень потенциала. При расчетах необходимо обеспечить работу транзистора T2 в пологой области ВАХ, и помнить, что транзистор T1 имеет повышенное пороговое напряжение, определяемое выражением (1.6).

На рис. 7.7 дана схема усилителя с одним источником питания Vпит=10 В. В ее состав не включен выходной каскад.

103

Связи между каскадами на рис.7.6 не показаны явно, а отмечены одноименными символами А, В, С, D, E, F, G , чтобы не усложнять чертеж. На схеме проставлены выбранные потенциалы узлов. Стрелками над шиной питания показаны токи и дано их значение в микроамперах. Схема состоит из трех каскадов и делителя напряжения. Все ее элементы рассмотрены ранее.

Таблица 7.3. Параметр

тр-ра Т1 Т2 Т3 Т4 Т5 Т6 Т7 Т8 Т9 Т10 Т11 Т12

Vc, В 5 5 5 2.5 2.5 7.5 2.5 5 5 2.5 5 2.5

Vз, В 2.5 5 2.5 2.5 2.5 2.5 2.5 2.5 2.5 2.5 5 2.5

Vпи, В 0 5 2.5 0 0 0 0 0 0 7.5 2.5 0

I, мкА 10 10 20 20 40 10 10 20 20 10 10 10

W/L 0.74 0.14 1.42 1.23 2.02 0.57 0.51 1.23 0.93 1.61 0.09 0.55

W, мкм 10 10 10 10 10 10 10 10 10 10 10 10

L, мкм 14 74 7 8 5 18 20 8 11 6 111 18

104

Приведем результаты расчета схемы. Будем считать обоснованными

следующие электрофизические параметры КМОП–структуры: С0µn=16 мкА/В

2, С0µp=12 мкА/В

2, Vп= 1В, C0= 700 пф/мм

2, γ= 0.3 В

1/2 (вычислено по

1.9 и 1.10), Nпод= 2⋅1015 см–3 Исходные данные для расчета транзисторов и результаты расчета приведены в табл. 7.3.

Потенциалы Vc, Vз, Vпи вычислены относительно истока каждого транзистора на основании выбора потенциалов узлов схемы. На первом этапе расчета рассчитывались пороговые напряжения транзисторов T2, T3, T10, T11, имеющих смещение потенциала истока относительно подложки. Для этого использовались выражения (1.6), (1.7), (1.8). Следующим шагом рассчитывались отношения (W/L) по формуле (5.6) и выбирались размеры каналов W и L.

В заключение отметим, что расчеты, нацеленные на обеспечение задаваемого проектировщиком режима усилителя по постоянному току, хорошо подтверждаются анализом на PSPICE.

Библиографический список 1.Степаненко И.П. Основы теории транзисторов и транзисторных схем. М.: Энергия, 1973. 2. АлексенкоА.Г., Шагурин И.И. Микросхемотехника. М.: Радио и связь, 1982. 3. Потемкин И.С. Функциональные узлы цифровой автоматики. М.: Энергоатомиздат, 1988. 4. Аллен Ф., Санчес-Синенско Э. Электронные схемы с переключаемыми конденсаторами /Пер. с англ., Под ред. В.И. Капустина. М.: Радио и связь, 1989. 5. Мурога С. Системное проектирование сверхбольших интегральных схем: В 2-х кн. Кн. 2. Пер. с англ. – М.: Мир, 1985. 6. Титце У., Шенк К., Полупрапиоводниковая схемотехника, том 1, 2. Изд-во ДОДЕКО, 2008 г.

105

Оглавление Введение ……………………………………………………………………...3

1. Модели МОП-транзисторов, логические элементы, выходные усилители интегральных схем 1.1. Модели МОП - транзистора ………………………….………………………4

1.2. Собственные емкости …………………………………...…………………..…8

1.3. Анализ быстродействия инвертора ……………….………..……………..…..9

1.4. Расчет размеров транзисторов в логических элементах при

емкостной нагрузке ……………………………………………………….…13

1.5. Выходные усилители мощности при емкостной нагрузке ……………….15

1.6. Усилители мощности для согласования с ТТЛ элементами и

светодиодными индикаторами …………………………………………….…19

2. Основные элементы схемотехники ……..…………………………..…..22 2.1. Ключ ………………………………………………………….………………..22

2.2. Триггер−защелка ………………………………………………………….. .. 25

2.3. D-триггер ……………………………………………………………….… ...26

2.4. Счетная ячейка …………………………………………………………….…..28

2.5. Исключающее ИЛИ …………………………………………………………...29

2.6. Схема с тремя состояниями ……………………………………………….….30

2.7. Приемопередатчики ……………………………………………………….….32

2.8. Дешифраторы, мультиплексоры, демультиплексоры …………………...…33

2.9. DC, DMX, MX по схеме "пирамида"……………………...………………….36

2.10. Генераторы коротких импульсов на линиях задержки……………………39

3.Регистры и счетчики ………………………….……………………. …….41 3.1. Регистры ………………………………………………...….………………….41

3.2. Счетчики. Последовательный счетчик ……………..…...……………….…..44

3.3. Волновой счетчик ……………………………………..…………………… ...46

3.4. Параллельный счетчик ………………………………...……………………..47

3.5. Синхронный счетчик …………………………………….……………..…..…49

3.6. Комбинированный счетчик ………………………………..………………….50

3.7. Вычитающие и реверсивные счетчики …………………..……………..…....52

3.8. Сравнительная оценка параметров счетчиков ………………………....…....53

3.9. Десятичный счетчик ………………………………………………………..…54

106

4. Схемы выполнения арифметических операций ………………………...59 4.1. Сумматор и вычитатель ………………………………………………………59

4.2. Компаратор "БМР" на основе вычитателя ……………….………………….62

4.3. Сумматор−вычитатель ……………………………………...…………..……63

4.4. Вычитатель для положительных операндов ……………….……………….64

4.5. Сумматор чисел с произвольными знаками ……………………….….….....66

4.6. Комбинационный умножитель …………………………………….….……..68

4.7. Тактируемая схема умножения ……………………………………….…. …70

4.8. Комбинационная схема деления ……………………………. . …………….71

4.9. Тактируемая схема деления ………………………………….………………74

4.10.Деление методом вычитания ……………………………….……………….75

4.11.Сумматор двоично- десятичных чисел ……………….………………….…77

4.12.Вычитатель двоично-десятичных чисел ……………………………..……..78

5.Преобразование двоичного кода чисел в двоично-десятичный код …...81 5.1.Преобразователи на счетчиках и сумматорах …………….…………………81

5.2.Преобразователь на основе деления ……………………….………….……..82

5.3.Комбинационный преобразователь по методу "плюс 3" …..………….…...83

6.Устройства отображения информации ……………………………….….86 6.1.Схемы на жидкокристаллических индикаторах ………….………………....86

6.2. Схемы на светодиодных индикаторах …………………….……….……..…88

7. Усилители аналоговых сигналов ……………………………………...…91 7.1. Усилительный каскад с транзисторной нагрузкой ……….………….….….91

7.2. Усилительный каскад с динамической нагрузкой …....…………………….96

7.3. Токовое зеркало и цепи смещения ……………………………………….….100

7.4. Усилитель с двумя источниками питания ……….…………………….……101

7.5. Усилитель с одним источником питания ……………………………….…..103

7.1.Библиографический список …………………………………..105

107