저전력 통신 soc 설계
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저전력 통신 SoC 설계. 조 준 동 VADA Lab. SungKyunKwan University 2006.8. 발표순서. 저전력 SoC 설계 기초 Power metric 기본적인 저전력 설계 기술 재구성구조를 이용한 저전력 설계 Reconfigurable Radio Systems (Software Defined Radio) 병렬처리를 통한 저전력 설계 Network-centric Design Reliable Design - PowerPoint PPT PresentationTRANSCRIPT
성균관대학교 정보통신공학부 © 조준동 2006 년 여름 1
저전력 통신 SoC 설계
조 준 동 조 준 동 VADA Lab.VADA Lab.
SungKyunKwan UniversitySungKyunKwan University2006.82006.8
© 조준동 , 2006 년 여름 2
발표순서• 저전력 SoC 설계 기초
– Power metric– 기본적인 저전력 설계 기술
• 재구성구조를 이용한 저전력 설계– Reconfigurable Radio Systems (Software Defined Radio)
• 병렬처리를 통한 저전력 설계– Network-centric Design– Reliable Design
• Deep submicron Clock and Power 관리 기법
성균관대학교 정보통신공학부 © 조준동 2006 년 여름 3
저전력 설계 기초
© 조준동 , 2006 년 여름 4
이동 단말기 = 소형 + 저전력 + 기능
Medical
watch
Cellular phone
Digital still camera
Hearing
aid
Cochlear implant GPS
Portable
audio Digital radio
Noise cancellationheadphones
© 조준동 , 2006 년 여름 5
미래의 모바일 컴퓨팅
Mudge et al:
• 실시간 처리 이동 슈퍼 컴퓨팅– Speech recognition, Cryptography.– Augmented reality.
• 16 개의 Pentium-4 필요– 2004 Intel P4 @3GHz; 55M TR’s 122mm2 0.09u – 2014 20GHz 0.03u
• 저전력을 만족하면서 고성능 – requires (massive) parallelism– Multi-processor systems– Subsystem integration
© 조준동 , 2006 년 여름 6
Emb. Systems Prog. 2005: # of Processors per chip
© 조준동 , 2006 년 여름 7
Processor Heterogeneity
© 조준동 , 2006 년 여름 8
Parallelism favors lower power solutions
P. G. Paulin et al, “Parallel ProgrammingModels for a Multiprocessor SoC PlatformApplied to Networking and Multimedia”,IEEE Transactions on VLSI Systems,Vol. 14, No. 7, July 2006
© 조준동 , 2006 년 여름 9
Parallelism Inside the Processor
Chris Rowen, President and CEO, Tensilica, Inc.
© 조준동 , 2006 년 여름 10
Multiple concurrent processorsmuch lower energy
Chris Rowen, President and CEO, Tensilica, Inc.
© 조준동 , 2006 년 여름 11
Keys to Efficient MPFlexible range of topologies
Chris Rowen, President and CEO, Tensilica, Inc.
© 조준동 , 2006 년 여름 12
Two Multi-processor Design Flows
Chris Rowen, President and CEO, Tensilica, Inc.
© 조준동 , 2006 년 여름 13
Anatomy of a Cellular Phone
© 조준동 , 2006 년 여름 14
Why is SDR Challenging?
Scott Mahlke
© 조준동 , 2006 년 여름 15
Core Technologies for Future Networks
–OFDM 64 –2048 point FFT–MIMO –use of multiple antennas for
transmission/reception–Low density parity check codes
•Key insight: SDR requires innovation across algorithm, software and hardware
•SDR platforms offer low-cost, longevity, and adaptability
© 조준동 , 2006 년 여름 16
Parallel Architectures
© 조준동 , 2006 년 여름 17
저전력 디바이스의 필요성
• 실용적 (Reducing power requirements of high throughput portable applications)
• 경제적 (Reducing packaging costs and achieving memory savings)
• 기술적 (Excessive heat prevents the realization of high density chips and limits their functionalities)
© 조준동 , 2006 년 여름 18
동적 전력 소모 Dynamic Power
• Average power consumption by a node cycling at each period T:
CLKDDswitching fVCPbattery
20
Average power consumed by a node with partial activity(only a fraction of the periods has a transition)
PMOS
Network
NMOS
Network
VDD
iDD
CL Vo
+-
Vin
VVCdVCVdttPE
dt
dVCti
tiVdt
dEtP
DDL
V
oLDD
t
oLDD
DDDD
d
0010 )(
)(
)()(
© 조준동 , 2006 년 여름 19
정적 전력 소모 Static power
Pstatic = VCC x Ntr X Ileak
0
© 조준동 , 2006 년 여름 20
SCALING TREND
Keeping the pace with Gene’s Law: DPS Chip’s energy efficiency (MIPS/Watt) doubles every 18 Month
Low Cost High flexibility Reduce idle power in idle
state• Gene’s Law Tech&Circ: Voltage islands, Arch: MPSoC• Low Cost Integrate, but only when cost effective• Push towards A & D integration• High flexibility Software radios, reconfigurable architectures
• Reduce static power in idle state Variable Vdd, VT
© 조준동 , 2006 년 여름 21
MPSoC
From single-master CPU to MPSoC From bus-based interconnect to
NoC Emphasize reuse, flexibility
SOCBUS
IO
CPU MEMMEM
MEMMEM
IO IO COPR COPR
A distributed system on a single chip!
NOC
NOC
Vdd1Vdd2Vdd3
© 조준동 , 2006 년 여름 22
저전력 소모 기술 개발 현황
개발자 응용 제품 특징 기타
IBM, AustinDoD DARPA
DPM (PowerPC 405LP) 휴대용 프로세서
전력관리 , 스케줄링 , OS 시스템(90% 전력 감소 )
Philips STMicroelect
ronicsAtmel
PCF50606:Single Chip power management unit (for smart phone and wireless PDA)
Programmed power management(70% 전력 감소 )
Atrenta GlassSpy CAD toolRTL 구조의 HDL 및 SystemC 로 gate 된 클록 구조를 생성
© 조준동 , 2006 년 여름 23
에너지 감축을 위한 2 가지 요소
1. C0 – redundant h/w extraction– Locality of reference– Demand-driven / Data-driven computation– Preservation of data correlations– Power down techniques (Clock gating, dynamic power m
anagement)– All in one Approach (SOC)
2. Vdd – Dynamic voltage scaling based on workload– 2-D pipelining (systolic arrays)– Parallel processing
© 조준동 , 2006 년 여름 24
Parallel-Pipelined Architectures
Ppar=0.2Pref
© 조준동 , 2006 년 여름 25
Loop unrolling
)( 211
211
nnnnnn
nnn
YAXAXYAXY
YAXY
for i to N
A i A i A i A i
= -
( ) = ( ) + ( - ) ( + )
2 1
1 1
for i to N
A i A i A i A i
A i A i A i A i
= - 2 step 2
( ) = ( ) + ( - ) ( + )
( ) = ( ) + ( ) ( + )
2
1 1
1 1 2
22
1
211
nnnn
nnn
YAYAXY
YAXY
© 조준동 , 2006 년 여름 26
루프 풀기에 의한 저전력 기법Loop Unrolling for Low Power
© 조준동 , 2006 년 여름 27
대수 변화 및 상수 전달에 의한 방법
© 조준동 , 2006 년 여름 28
Loop Unrolling for Low Power
© 조준동 , 2006 년 여름 29
수체계 변환에 의한 저전력 FFT • Logarithmic Number System 의 사용• Log 수 체계
– look-up table – 크기 영역에 대해서 2 의 log 를 취한 값을
산출한다 . – 변환된 log 값을 어떤 n 비트로 제한된
표현 범위의 값을 갖는 2 진수로 표현 . • LNS 연산
– 곱셈 : 가산– 가감산 : look-up table
• 연산의 정확도– 소수부가 2 비트 이상의 경우 BER 성능
감소 없음• 전력 소모
– 실험 결과 일반 butterfly FFT 에 비하여 약 60% 정도 까지 전력 소모가 감소함
– 7.8mW -> 3.1mW
ALA
A
A
AA
SA
A
A
if
ifAL
A
A
if
ifS
LSA
221
,log
,log
0
0
,1
,0
2
2
© 조준동 , 2006 년 여름 30
분할을 통한 적절한 전압 공급
FAST
SLO
W
SLOW
SLO
W
SLO
W
5V
3V
3V
3V
3V
© 조준동 , 2006 년 여름 31
Using Vdd programmabilityWayne Burleson
• High Vdd to devices on critical path • Low Vdd to devices on non-critical pa
ths • Vdd Off for inactive paths
A – Baseline FabricB – Fabric with Vdd Configurable Interconnect
This work builds on a similar idea for FPGAs described in:Fei Li, Yan Lin and Lei He. Vdd Programmability to Reduce FPGA Interconnect Power, IEEE/ACM International Conference on Computer-Aided Design, Nov. 2004
© 조준동 , 2006 년 여름 32
DIGLOG 곱셈기
1st Iter 2nd Iter 3rd Iter
Worst-case error -25% -6% -1.6%
Prob. of Error<1% 10% 70% 99.8%
With an 8 by 8 multiplier, the exact result can be obtained at a maximum of seven iteration steps (worst case)
성균관대학교 정보통신공학부 © 조준동 2006 년 여름 33
재구성구조를 이용한 저전력 설계
© 조준동 , 2006 년 여름 34
재구성을 이용한 에너지 효율증대
1. 알고리즘 진화에 따른 유연성– 다양한 표준 수용– Dynamic QoS 제공
2. 전력 감축
3. 설계 비용 감축 : – 개발 및 유지 보수해야
하는 플랫폼 감소– 임베디드 프로세스 사용
Reconfigurable Hardware
A
D
BC
E
A B D C E
A B D D C C E E
Task 1
X
Z
W
Y
Task N
H I J H I J W X
YZ
W X
YZ
Doing More by Doing Less
© 조준동 , 2006 년 여름 35
Radio systems:Different power Constraints
1 mW
10 mW
100 mW
1 W
10 W
0 GHz 2 GHz1GHz 3 GHz 5 GHz4 GHz 6 GHz
802.11a
UWB
UWBZigBee
Bluetooth
ZigBee
802.11bg3G
© 조준동 , 2006 년 여름 36
Technology Evolution
© 조준동 , 2006 년 여름 37
SDR = Reconfigurable Radios
© 조준동 , 2006 년 여름 38
SDR Configuration• Modulation Format
– QPSK– DQPSK– /4 DQPSK– {16,64,256,1024} QAM– OFDM– OFDM CDMA
• Digital Down/Up Conversion (DDC)– Channel Center– Decimation/Interpolation rates– Compensation Filters– Matched Filter = {0.25,0.35,...}
• FEC– Convolutional– Reed-Solomon– Concatenated Coding– Turbo CC/PC– (De-)Interleave
Soft RadioDigital Signal
Processing Engine
• Network Interface Definition
• Channel Access– CDMA– TDMA
• Security• Beam Forming
• DSSS– Rake, track, acquire– Multi User Detect. (MUD)– ICU
© 조준동 , 2006 년 여름 39
재구성 HW/SW 구조
© 조준동 , 2006 년 여름 40
재구성 DSP 를 이용한 사례 : DMB 변복조부
업체명 생산품목과 주요 특징
TI( 미국 )
DRE200 : 범용 DSP 사용하여 COFDM/Audio FEC/Decoder 수행 , 160mW
ATMEL( 독일 )
U2739M : Oak DSP 사용하여 COFDM 복조 , HW Audio / FEC Decoding, 860mW
Panasonic( 일본 )
MN66720UC : SDSP for COFDM, MDSP for Audio,
Frontier Silicon( 영국 )
Chorus FS1010 : Special DSP for COFDM/Audio, 100mW