2006 年度 科学技術共同研究センター 研究プロジェクト実績報告書

課 題 薄膜トランジスタによるデバイスレベルのニューラルネットワークの研究開発

（2 年計画の 1 年目）

研究組織

木村 睦（理工学部・助教授）研究代表者 小淵 洋一（理工学部・教授） 浦岡 行治（奈良先端科学技術大学院大学物質創成科学研究科・助教授） 井上 聡（セイコーエプソン株式会社フロンティアデバイス研究所・所長）

１．研究発表 （１）Kiyoshi Harada, Takuto Yoshino, Tohru Yasuhara, Mutsumi Kimura, Daisuke

Abe, Satoshi Inoue and Tatsuya Shimoda, Extraction Technique of Trap Density at Grain Boundaries in Polycrystalline-Silicon Thin-Film Transistors using Device Simulation, Jpn. J. Appl. Phys. Pt. 1, to be published

（２）澤村 茂樹、木村 睦、TFT-OLED の電流均一化パルス幅階調法 －回路シミュレーションと実験評価による動作検証－、電子情報通信学会 技術研究報告、EID2006-91、pp. 13-18、2007 年 3 月

（３）Takuto Yoshino, Mutsumi Kimura and Toshiyuki Sameshima, Characterization of Trap Density at Grain Boundaries using Doped Poly-Si TFTs, Proc. IDW '06, Vol. 3, pp. 1671-1674, Dec. 2006

（４）Mutsumi Kimura, Masakazu Kato, Yuji Hara, Shigeki Sawamura, Hiroyuki Hara, Tomoyuki Okuyama, Satoshi Inoue and Tatsuya Shimoda, Pulse-Width Modulation with Current Uniformization for TFT-OLEDs, Proc. IDW '06, Vol. 2, pp. 671-674, Dec. 2006

（５）Mutsu Lab, Applications of TFT other than LCD = TFT の LCD 以外への応用 =, IDW '06 Exhibition, Dec. 2006

（６）Mutsumi Kimura, Takehiso Shima and Takehiko Yamashita, Artificial Retina using Thin-Film Photodiode and Thin-Film Transistor, 210th ECS TFT 8, E15-1600, Nov. 2006

（７）島 武弘、山下 毅彦、木村 睦、井上 聡、薄膜フォトダイオードと薄膜トランジスタを用いた人工網膜、薄膜材料デバイス研究会 第 3 回研究集会 アブストラクト集、pp. 192、2006 年 11 月

（８）奥村 友也、木村 睦、青木 敬、有機薄膜トランジスタのトラップ準位密度の決定、薄膜材料デバイス研究会 第 3 回研究集会 アブストラクト集、pp. 176、2006 年 11月

（９）斎藤 龍輔、塚本 周史、木村 睦、レーザー結晶化のプロセスシミュレータによるPoly-Si 薄膜の結晶化過程の解析と基板熱伝導率に対する依存性、薄膜材料デバイス研究会 第 3 回研究集会 アブストラクト集、pp. 30、2006 年 11 月

（１０）吉野 拓人、原田 聖、安原 徹、木村 睦、安部 大介、薄膜トランジスタの結晶粒界のトラップ密度の抽出方法の開発と実際の抽出結果、薄膜材料デバイス研究会 第3 回研究集会 アブストラクト集、pp. 28、2006 年 11 月

（１１）木村 睦、辻野 拓也、Poly-Si TFT のオン電流特性からのトラップ準位密度の決定とオフ電流特性からのトラップ準位捕獲断面積の決定、薄膜材料デバイス研究会 第 3 回研究集会 アブストラクト集、pp. 22、2006 年 11 月

（１２）Mutsumi Kimura, Takehiso Shima and Takehiko Yamashita,Artificial Retina using Thin-Film Photodiode and Thin-Film Transistor, ECS Trans. Vol. 3, No. 8, pp. 325-331, Oct. 2006

（１３）木村 睦、島 武弘、山下 毅彦、浦岡 行治、薄膜フォトダイオードと薄膜トランジスタによる人工網膜、応用物理学会 シリコンテクノロジー分科会 シリコンナノ

テクノロジー研究委員会 第 85 回研究集会 「次世代デバイスへのブレークスルー =三次元化の試み=」、No. 85、pp. 23-28、2006 年 9 月

（１４）木村 睦、Poly-Si TFT 特性の結晶粒界位置にたいする依存性のシミュレーションと実測による解析、2006 年（平成 18 年）秋季 第 67 回応用物理学会学術講演会 講演予稿集 No. 2、pp. 766、2006 年 9 月

（１５）木村 睦、Poly-Si TFT のオフ電流のデバイスシミュレーションと実測による解析、2006 年（平成 18 年）秋季 第 67 回応用物理学会学術講演会 講演予稿集 No. 2、pp. 765、2006 年 9 月

（１６）吉野 拓人、原田 聖、安原 徹、木村 睦、薄膜トランジスタの結晶粒界のトラップ密度の抽出方法の開発と実際の抽出結果、2006 年（平成 18 年）秋季 第 67 回応用物理学会学術講演会 講演予稿集 No. 2、pp. 765、2006 年 9 月

（１７）Mutsumi Kimura and Takehiso Shima, Artificial Retina using Thin-Film Photodiode and Thin-Film Transistor, IMID / IDMC '06, pp. 1787-1790, Aug. 2006

（１８）Mutsumi Kimura and Takehiso Shima, Applications of Thin-Film Transistors other than Flatpanel Displays, AM-FPD '06, pp. 73-76, Jul. 2006

（１９）木村 睦、薄膜トランジスタによる人工網膜、日本人工視覚研究会 第 2 回研究会、2006 年 7 月

（２０）Masakazu Kato, Yuji Hara and Mutsumi Kimura, Time-Ratio Grayscale with Current Uniformization for TFT-OLEDs and its Tolerance against Characteristic Degradation, Dig. AM-FPD '06, pp. 235-238, Jul. 2006

（２１）Kiyoshi Harada, Tohru Yasuhara, Mutsumi Kimura, Daisuke Abe, Satoshi Inoue and Tatsuya Shimoda, Extraction Technique of Trap Density at Grain Boundaries in poly -Si TFTs using Device Simulation, Dig. AM-FPD '06, pp. 195-198, Jul. 2006

（２２）Mutsumi Kimura Masakazu Kato, Yuji Hara, Shigeki Sawamura, Hiroyuki Hara, Tomoyuki Okuyama, Satoshi Inoue and Tatsuya Shimoda, Development of TFT-OLED and Analysis of Current Error in its Driving Method, 2006 Taiwan Display Conference, pp. 37-40, June 2006

（２３）Mutsumi Kimura, Yuji Hara, Masakazu Kato, Hiroyuki Hara, Tomoyuki Okuyama, Satoshi Inoue and Tatsuya Shimoda, Time-Ratio Grayscale and Hopping Scan with Current Uniformization for Thin-Film Transistor Driven Organic Light-Emitting Diode Displays, Jpn. J. Appl. Phys. Pt. 1, Vol. 45, No. 5B, pp. 4407-4412, May 2006

（２４）Mutsumi Kimura, Takehiro Shima, Tomoyuki Okuyama, Sumio Utsunomiya, Wakao Miyazawa, Satoshi Inoue and Tatsuya Shimoda, Artificial Retina using Thin-Film Photodiodes and Thin-Film Transistors, Jpn. J. Appl. Phys. Pt. 1, Vol. 45, No. 5B, pp. 4419-4422, May 2006

（２５）加藤 正和、加藤 正和、原 裕司、木村 睦、原 弘幸、井上 聡、TFT-OLED の駆動方法における突抜誤差の補償方式、電子情報通信学会 技術研究報告、ED2006-13、pp. 65-69、2006 年 4 月

（２６）S. Hashimoto, Y. Uraoka, T. Fuyuki and Y. Morita, Analysis of Thermal Distribution in Low Temperature Polycrystalline Silicon p-channel Thin Film Transistors, Jpn. J. Appl. Phys., Vol. 45, No. 1A, pp. 7-12, 2006

（２７）T. Hikono, T. Matsumura, A. Miura, Y. Uraoka, T. Fuyuki, M. Takeguchi, S. Yoshii and I. Yamashita, Electron confinement in a metal nanodot monolayer embedded in silicon dioxide produced using ferritin protein, Appl. Phys. Lett., Vol. 88, 023108, 2006

（２８）T. Hikono, Y. Uraoka, T. Fuyuki , M. Takeguchi and I. Yamashita, Reduction of Core in Cage Protein for Application to Electron Device, Surface Science, Vol. 600, pp. 2817-2822, 2006

（２９）T. Yamazaki, Y. Uraoka and T. Fuyuki, Large grain poly crystalline Si thin films by nucleation-controlled chemical vapor deposition using intermittent

source gas supply, Thin Solid Film, Vol. 487, pp. 26-30, 2005 （３０）P. Punchaipetch, M. Miyashita, Y. Uraoka, T. Fuyuki, T. Sameshima and S.

Horii, Improving High-k ?Gate Dielectric Properties by High-Pressure Water Vapor Annealing, Jpn. J. Appl. Phys., Vol. 45, No. 4, pp. L120-L123, 2006

（３１）Y. Uraoka, H. Yano, T. Hatayama and T. Fuyuki, Evaluation Technique for Reliability in Low-Temperature Poly-Si Thin Film Transistors, J. Korean Phys. Soc., Vol. 48, pp. S55-S66, 2006

（３２）A. Miura, T. Hikono, T. Matsumura, H. Yano, T. Hatayama, Y. Uraoka, T. Fuyuki, S. Yoshii and I. Yamashita, Floating Nanodot Gate Memory Devices Based on Biomineralized Inorganic Nanodot Array as A Storage Node, Jpn. J. Appl. Phys., Vol. 45, No. 1, pp. L1-3, 2006

（３３）P. Punchaipetch, K. Ichikawa, H. Yano, T. Hatayama, Y. Uraoka, T. Fuyuki, E. Takahashi, T. Hayashi and K. Ogata, Charge Transport though Si Nanocrystal Dots Depending on Tunnel Oxide Thickness in Floating Gate Memories, J. Jpn. J. Appl. Phys., Vol. 45 No. 5A, pp. 3997, 2006

（３４）P. Punchaipetch, K. Ichikawa, H. Yano, T. Hatayama, Y. Uraoka, T. Fuyuki, E. Takahashi and T. Hayashi, Experimental investigation of tunnel oxide thickness on charge transport through Si nanocrystal dot floating gate memories, J. Vac. Sci. Technol., Vol. B24, No. 3, pp. 1271-1277, 2006

（３５）Y. Uraoka, M. Miyashita, Y. Sugawara, H. Yano, T. Hatayama,T. Fuyuki and T. Sameshima, Improvement of Reliability in Low-Temperature Polycrystalline Silicon Thin-Film Transistors by Water Vapor Annealing, Jpn J. Appl. Phys., Vol. 45, No. 7, pp. 5657-5661, 2006

（３６）K. Yamada, S. Yoshii, S. Kumagai, A. Miura, Y. Uraoka, T. Fuyuki and I. Yamashita, Floating Gate MOS Capacitor Employing Array of High-Density Nanodots Produced by Protein Supermolecule, Jpn. J. Appl. Phys., to be published

（３７）Y. Uraoka, M. Miyashita, Y. Sugawara, H. Yano, T. Hatayama and T. Fuyuki, Hot Carrier Effect in Low Temperature Poly-Si TFTs with Sputtered Gate SiO2 Film, J. Korean Phys. Soc., to be published

（３８）T. Yamazaki, Y. Matsumura, Y. Uraoka and T. Fuyuki, Solar Cell Performance Depending on Electronic Properties at Grain Boundaries in Poly-Si Thin Films Deposited by APCVD, Jpn. J. Appl. Phys., Vol. 45, No. 8A, pp. 6342-6345, 2006

（３９）K. Ichikawa, P. Punchaipetch, H. Yano, T. Hatayama, Y. Uraoka, T. Fuyuki, A. Tomyo, E. Takahashi, T. Hayashi and K. Ogata, New Fabrication Technique for the Floating Gate Memory with Si Nanodot using Side-Wall Type Plasma Enhanced Chemical Vapor Deposition, J. Korean Phys. Soc., Vol. 49, No. 2, pp. 569-576, 2006

（４０）P. Punchaipetch, Y. Uraoka, T. Fuyuki, A. Tomyo, E. Takahashi, T. Hayashi, A. Sanob and S. Horii, Enhancing memory efficiency of Sinanocrystal floating gate memories with high-k gate oxides, Appl. Phys. Lett., Vol. 89, pp. 1, 2006

２．2006 年度の研究計画 現在、薄膜トランジスタ（TFT）は、フラットパネルディスプレイ・エリアセンサーなどに広く用いられており、また、最近は、より高性能な低温多結晶シリコン薄膜トランジスタ（poly-Si TFT）の研究開発がさかんで、システムオンパネル（SOP）を実現する新規機能デバイスとして期待されている。さらに、将来は、高性能・高集積性・基板自由度・高生産性・低環境負荷・低コストなどを生かして、これからのエレクトロニクスの一躍を担う革新的電子デバイスのひとつとして嘱望されている 1)。poly-Si TFT の特徴のひとつとして、低温で成膜された薄膜であるため材料構造が緻密ではなく、経時的に特性変動しやすいことが挙げられる。この特徴は、従来は解決すべき課題として、その低減方法が検

討されつづけている。 一方、ニューラルネットワークは、従来のノイマン型情報処理とは全く異なるアーキテクチャで、元来は生体の神経回路を起源とする。ニューロンという入出力素子が、シナプスという接続強度可変素子によって接続され、ネットワークを形成する。並列分散処理・パターン認識能力・ロバスト性・自己学習能力などの特長をもち、工業応用もすすみつつあり、将来は人工知能や高機能制御などに期待されている。従来のニューラルネットワークは、主にソフトウェアによるエミュレータレベルにより実現されたものであるか、ハードウェアであってもASIC やオペアンプなどを含む複雑な回路レベルで実現されたものであった 2)。これは、原理解析には便利であるが、実際にニューラルネットワークを作製するうえでは、巨大な構造が必要とされるという課題がある。 本プロジェクトでは、poly-Si TFT によるデバイスレベルのニューラルネットワークの研究開発を行う。ごく少数の poly-Si TFT によりニューロンやシナプスの機能を実現し、実際に大規模なニューラルネットワークを作製するうえでも、実現可能規模な構造が得られるようにする。ここで、poly-Si TFT の特性変動を用いて、シナプスの接続強度可変機能を実現するのがポイントである。また、poly-Si TFT による 3 次元 LSI も提案されており 3)、超高集積度のニューラルネットワークの可能性を拓くものである。当該研究期間の目標は、poly-Si TFTによるニューラルネットワークの動作原理の構築と、小規模ニューラルネットワークの試作・動作確認である。最終的な到達目標は、poly-Si TFT による超高集積度のニューラルネットワークの開発であるが、夢はさらに超大規模・超高集積度の完全自己学習型の人工知能の実現である。 ごく少数の薄膜トランジスタによりニューロンやシナプスの機能を実現するために、具体的には最も基本的な構造として、図の回路素子を考えている。なお、ニューラルネットワークの大部分を占めるシナプスが、薄膜トランジスタ 1 個という、ごく簡単な構造であることがポイントである。図のとおり、poly-Si TFT は動作条件により経時的に特性変動するが 4)、図のシナプス回路であれば、In-Out の論理関係により動作条件がきまり、poly-Si TFT が特性変動し、シナプスが接続強度可変となるので、ニューラルネットワークの自己

薄膜トランジスタ

+ ニューラル ネットワーク

⇓

! !

人工知能 ?

薄膜トランジスタ 8 個 → ニューロン 薄膜トランジスタ 1 個 → シナプス

Out

In Out In In

Out

薄膜トランジスタの特性変動

学習能力の基本である Hebb 学習則の実現が期待できる。ただし、この回路素子を単に接続しただけでは、ニューラルネットワークとして動作しない。以下のとおり、先進的で斬新な研究・開発と、詳細で膨大な解析・評価が必要である。 本プロジェクトでは、まず、木村が小淵とともに、ニューラルネットワーク動作を実現する回路構成・アルゴリズムの構築を図る。同時に、浦岡が、poly-Si TFT の特性変動を解析し、系統的で必要十分なデータを収集する。次に、木村が、シナプスの poly-Si TFTの特性変動が適当になるような設計最適化、ニューロンとシナプスの設計整合化を検討し、アナログ動作を考慮した回路シミュレーションによる動作確認を行う。そして、木村が、素子レイアウト設計を行い、井上が、流動試作を行い、ふたたび、木村が、実際の動作確認を行う。 poly-Si TFT は、これからのエレクトロニクスの一躍を担う革新的電子デバイスのひとつとして嘱望されているが、本プロジェクトは、その新規応用のひとつとして、たいへん興味深い。また、従来は課題であった特性変動を積極的に利用するアプローチも、非常に面白い試みである。 一方、ニューラルネットワークは、工業応用もすすみつつあるが、人工知能や高機能制御などを実現する超高集積度のニューラルネットワークはいまだ得られていない。これは、従来のエミュレータレベルや回路レベルのニューラルネットワークでは、巨大な構造が必要とされるという課題に起因する部分もある。本プロジェクトは、デバイスレベルのニューラルネットワークを目指すが、これは必要最小限の効率的な構成であり、生体の神経回路の構造とも類似していて、実際に大規模なニューラルネットワークを作製するうえでも、

実際の poly-Si TFT の

特性変動

-1.00E-06

0.00E+00

1.00E-06

2.00E-06

3.00E-06

4.00E-06

5.00E-06

-10 -5 0 5 10 15

Vg(V)

Id(A

)

-5.00E-070.00E+005.00E-071.00E-061.50E-062.00E-062.50E-063.00E-063.50E-064.00E-064.50E-06

-10 -5 0 5 10 15Vg(V)

Id(A

)

-1.00E-06

0.00E+00

1.00E-06

2.00E-06

3.00E-06

4.00E-06

5.00E-06

-10 -5 0 5 10 15

Vg（V）

Id(A

)

-1.00E-06

0.00E+00

1.00E-06

2.00E-06

3.00E-06

4.00E-06

5.00E-06

6.00E-06

-10 -5 0 5 10 15

Vg(V)

Id(A

)

0.00E+00

1.00E-06

2.00E-06

3.00E-06

4.00E-06

5.00E-06

-10 -5 0 5 10 15Vg(V)

Id(A

)

0.00E+00

5.00E-07

1.00E-06

1.50E-06

2.00E-06

2.50E-063.00E-06

3.50E-06

-10 -5 0 5 10 15Vg(V)

Id(A

)

0.00E+005.00E-071.00E-061.50E-062.00E-062.50E-063.00E-063.50E-064.00E-06

-10 -5 0 5 10 15Vg(V)

Id(A

)

-5.00E-070.00E+005.00E-071.00E-061.50E-062.00E-062.50E-063.00E-063.50E-064.00E-06

-10 -5 0 5 10 15Vg(V)

Id(A

)

-1.00E-06

0.00E+00

1.00E-06

2.00E-06

3.00E-06

4.00E-06

5.00E-06

-10 -5 0 5 10 15

Vg(V)

Id(A

)

-1.00E-06

0.00E+00

1.00E-06

2.00E-06

3.00E-06

4.00E-06

5.00E-06

-10 -5 0 5 10 15

Vg(V)

Id(A

)

-1.00E-06

0.00E+00

1.00E-06

2.00E-06

3.00E-06

4.00E-06

5.00E-06

6.00E-06

-10 -5 0 5 10 15

Vg(V)

Id(A

)

10/15 Stress Vgs/Vds =15/15

5/15 0/15

10/10 5/10 0/10 15/10

10/5 5/5 15/5

0s

60s 180s 600s 1800s

-10123456789

1011

-1 0 1 2 3 4 5 6 7 8 9 10 11In (V)

Out

(V)

Vdd=1∼10V

実際の poly-Si TFT からなる ニューロンの入出力特性

Ctrl

L L

In1 In2

Out

In1 In2

H H

In

Out

ニューラルネットワークの回路構成

In Out

ニューロン シナプス

In

Out

論理シミュレーション

0

0.1

0.2

0.3

0.4

0.001 0.005 0.01

初期特性ばらつき

記憶率

0.001

0.005

0.01

0.05

0.1

学習 加速度係数

0.3501010109.99

09.630.5610.3960

00.3570.2379.030

08.649.650.2990

9.061010100.001

0.3501010109.99

09.630.5610.3960

00.3570.2379.030

08.649.650.2990

9.061010100.001

0.22701009.99

100.2190.3850.4040

08.668.790.4820

108.968.790.1310

0.3691010100.001

0.22701009.99

100.2190.3850.4040

08.668.790.4820

108.968.790.1310

0.3691010100.001

0.3501010100.01

09.010.5270.57410

08.668.790.5080

09.548.998.9310

0.199010010

0.3501010100.01

09.010.5270.57410

08.668.790.5080

09.548.998.9310

0.199010010

回路シミュレーション XOR の学習

0.22701000

100.2240.4140.24910

08.990.2329.100

109.539.019.3910

0.35501009.99

0.22701000

100.2240.4140.24910

08.990.2329.100

109.539.019.3910

0.35501009.99

実現可能規模な構造が得られる。 また、これまで、poly-Si TFT の研究は、高性能化・生産性向上・高機能回路開発に重点が置かれ、具体的にどのような新規応用を考えるべきかについては今後の課題となっているところがあった。poly-Si TFT の研究者の知識・意識も、前者に偏重している。一方、ニューラルネットワークの研究は、その原理解析に重点が置かれ、実際にどう作製するかについては今後の課題となっているところがあった。ニューラルネットワークの研究者の知識・意識も、やはり前者に偏重している。本プロジェクトでは、poly-Si TFT の研究者とニューラルネットワークの研究者が協力することにより、双方の課題を克服しつつ、効率的に研究開発を推進する。電子情報学科にはハードウェアとソフトウェアの高度研究がともにあり、本プロジェクトは、電子情報学科および科学技術共同研究センターにふさわしい研究である。 poly-Si TFT とニューラルネットワークの研究開発の発展に寄与し、それらを融合することで、新規科学技術を創造する。本プロジェクトが順調に進捗すれば、共同研究者として参画いただいている企業との、共同研究に発展する可能性も高い。新規応用をすすめるうえでは、多数の新アイデアが期待でき、応用範囲やマーケットを考えると、将来性にも優れる。これらの点からも、本プロジェクトは、科学技術共同研究センターにふさわしい研究である。 1) M. Kimura, AM-LCD '05, 323 (2005) 2) 甘利俊一, 脳型コンピュータの実現に向けて, サイエンス社

素子レイアウト設計

ニューラルネットワーク

ニューロン シナプス

Poly-Si TFT の ニューラルネットワーク

ニューロン シナプス

3) M. Kimura, AWAD 2002, 169 4) M. Miyashita, Y. Uraoka, AM-LCD '05, 277 (2005) ３．研究実績の概要（研究経過と成果） 本プロジェクトの 1 年目は、ほぼ計画どおり進捗した。まず、ニューラルネットワーク動作を実現する回路構成として、ニューロンをマトリクス状に配置し、上下左右のニューロンをシナプスで接続する回路構成を考案した。この回路構成は、poly-Si TFT で作製するのに適しているいっぽう、従来のニューラルネットワークと比べると、シナプスの数がきわめて少ないため、正常な動作に不安があった。そこで、論理シミュレーションにより、この回路構成を論理素子とみなし、あるニューロンを入力・ほかのあるニューロンを出力とし、排他的論理和（XOR）の繰返学習をさせ、Hebb の学習則にしたがいシナプスの接続強度を変化させたところ、XOR として動作するようになることを確認した。 次に、実際の poly-Si TFT からなるニューロンの入出力特性を測定したところ、従来のニューラルネットワークでしばしば仮定されるシグモイド関数と類似の入出力特性が得られ、ニューロンの機能を実現できることを確認した。また、実際の poly-Si TFT の特性変動を解析し、シナプスの特性変動が適切になるような設計条件・駆動条件を見出した。また、これらのニューロンの入出力特性とシナプスの特性変動をモデル化し、アナログ動作を考慮した回路シミュレーションによる動作確認を行った。 さらに、上述の結果を反映させながら、既に poly-Si TFT からなる小規模ニューラルネットワークの素子レイアウト設計を完了し、フォトマスクを購入し、流動試作を行った。この小規模ニューラルネットワークの動作確認に成功すれば、世界初の薄膜トランジスタによるデバイスレベルのニューラルネットワークの開発となる。 ４．本研究課題のキーワード （１）薄膜トランジスタ （２）ニューラルネットワーク （３）poly-Si TFT （４）自己学習 （５）人工知能 （６）特性変動 （７）論理シミュレーション （８）回路シミュレーション