科普講堂 1

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緣　由

西元 1947年由 AT&T＆貝爾實驗室的科學家約翰巴

定及華特布萊登展示出第一顆點接觸電晶體及傑克 •基

爾比於 1958年整合電阻器、電容器、二極體及電晶體製

作第一個積體電路 (IC：Integrated Circuit)後，積體電路

工業被快速的發展。近幾年來消費性電子產品的崛起，

為滿足消費者對於電子產品的輕薄短小及多功能特性的

需求，目前半導體工業技術的發展中者以消費性電子產

品之主要核心架構，製程方式以晶片進行氧化層的成

長、微影技術、蝕刻、清洗、雜質擴散、離子植入及薄

膜沉積等技術而完成電子元件，藉以執行某一特定之邏

輯功能。其中積體電路的發展之最大功臣歸功於 1965年

摩爾先生所觀察到的經驗法則，每一晶片所含電晶體數

目在每 18個月需成長兩倍 (1975年調整 )，當尺寸於相

同的晶片上，隨著製程技術的提升而需容納更多的電晶

體數目時，且成長速度以 18個月會加倍的情形攀升，製

作成本的下降是可預期的。故摩爾先生將其經驗法則繪

製出一條曲線，則稱之為摩爾定律（Moore’s Law）。數

十年來半導體的發展皆依循摩爾定理的走向發展下去，

如圖 1為摩爾曲線。

為了因應攜式電子產品的輕薄短小化的趨勢、光

電通訊的產品的高速化、微系統化的高整合度及環保

的需求下，半導體製程的演進，由數年前的 1.0毫米至

現階段的 0.15 毫米甚至進入奈米的開發，技術的開發

更快迅速，需研發更為先進的微連結技術。三維（Tree-

Dimension, 3D）整合系統構裝展現出 3D IC晶片面積的

縮減，並將其性能達到最佳化之規範，使得製作成本

的下降。然而現今的 3D封裝堆疊構裝皆是以打線接合

(Wire Bonding)為基礎製程，若以相同的晶圓上製作出

更多的電晶體，隨縮小線寬、線距的同時，卻因為金屬

導線的截面積縮小、長度增加使得金屬導線的 RC延遲

時間更為嚴重，至奈米世代後，RC延遲時間將更勝閘極

(Gate)延遲，將成為影響元件運算效能的主因。目前預

測摩爾定律可能於 2020年之前失效，而最大的問題點在

於不是體積無法再縮小，而是晶片製造的成本過高。晶

片的製程微縮到 20奈米以下，可用半導體製程技術將達

到極限，為了不從摩爾定律滑落下來，半導體產業必須

不斷採用先進的製程技術而投入更多的資金及先進的技

術創意。隨著製程技術的改良以逼近積體電路的極限，

如何維持摩爾定律中成長速率的指標則成為新的課題，

以理查‧費曼的一句話作為引言：「底下的空間還大的

很」，這句話被視為以 3D矽穿孔技術 (Through-Silicon

Via, TSV)直通矽晶圓穿孔的封裝技術將取代傳統的打線接

合 (Wire Bonding)的方式來延續摩爾定律的極限，這種

技術以 3D封裝作為主體架構，並依循摩爾定律演進的互

連技術而發展中，圖 2為 3D IC的示意圖 [2]。

TSV 是一種能讓 3D 封裝技術得以延續摩爾定律演

進的互連技術，最初的概念源自於印刷電路板 (PCB：

Printed Circuit Board)多層化的設計理念，可如三明治

一般堆疊數片晶片於 IC 上，是一種以三維堆疊的封裝

(Stack Package)技術，其中運用晶圓的薄化、鑽孔、以導

電材質填孔、晶圓連接等，將邏輯、記憶體及類比元件

進行整合化，其運作方式類似於 SoC (Systen on Chip)，

卻又能克服 SoC所面臨的瓶頸。由於連接線位於晶片之

間，使得內部連接路徑更短，可使得晶片間的傳輸速度

提升、雜訊較小並提升整體的效能，同時可達高密度要

求。

以目前 TSV的製程技術的先後順序，將區分為先鑽

孔 (Via-First)及後鑽孔 (Via-Last)兩大類別，目前主流技

未來領先技術導向－三維矽穿孔技術（3D TSV）薛丁仁1、林志鴻2

1國家奈米元件實驗室/前瞻元件組、2國立成功大學/微電子工程研究所

奈米通訊NANO COMMUNICATION 20卷 No. 3

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未來領衛技術導向－三維矽穿孔技術（3D TSV）

術為後鑽孔，其製程容易而率先被應用於市場上，所使

用的導電材料以低電阻的銅為主，其填充鑽孔的方式則

以電鍍進行，生產成本相較於 CVD 便宜。而先鑽孔製

程，通道需完成於任何製程前，因此在技術上無論是通

道形成的困難度、蝕刻鑽孔、適當的絕緣材料及填孔與

電鍍的金屬物質等考量，顯示出先鑽孔技術具有較高度

的挑戰性。

教您如何製作三維矽穿孔技術?

1. 先鑽孔 (Via-First)製程：當晶圓製作前，尚未製

程 NMOS及 PMOS等元件製程前，先以蝕刻技術進行鑽

孔，代完成後再進入 CMOS製程。

2. （Via-Middle）製程：在 CMOS元件的製程完成

後，進入矽穿孔技術製程。Via-middle製程技術可以製

作比 Via-Last製程較小孔徑的 TSV外，並提供高密度的

垂直連線機制，大大增幅層間與層資料傳輸之頻寬 對於

應用於大量傳載資料系統而言，此 Via-middle製程技術

是最佳的選擇。

3. 後鑽孔 (Via-Last)製程：利用雷射 (Laser)或者

圖 1　摩爾曲線。

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是深反應式離子蝕刻 (Deep Reactive-Ion Etching)在以製

備完成的晶圓進行 TSV的製程，由於後鑽孔在晶圓廠後

段製程進行，因此印證了前述以後鑽孔為主流技術的發

展，其為一的缺點便是 TSV之孔徑較大，使得密度難以

提升，對於不需以大量傳載資料系統而言，是最佳的製

程方式。此製程技術開發於發光二極體（Light-Emitting

Diode，LED）、微機電系統 (Micro Electro Mechanical

Systems，MEMS)、CMOS感測器 (CMOS image sensor)、

射頻系統構裝（RF Sip）、記憶體晶片及邏輯電路設計，

如圖 3所示。

圖 2 3D IC的示意圖 [2]。

圖 3　3D TSV之運用與發展 [3]。

奈米通訊NANO COMMUNICATION 20卷 No. 3

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未來領衛技術導向－三維矽穿孔技術（3D TSV）

它的市場價值

目前包含了三星電子 (Samsung Electronics)、高通

(Qualcomm)、美光 (Micron)、台積電 (TSMC)等知名大廠

以先後投入 3D TSV的研發行業，並各自提出不同的技術

解決方案。隨著矽技術的物理特性將逐漸逼近極限，為

了符合快速、高效率、輕薄短小及節電等需求，3D TSV

技術一直被寄望，TSV擺脫過去二維的設計模式，並指

引了一條新的發展道路，未來將採用「More Moore」及

「More than Moore」並行發展，為了超越摩爾定律，晶圓

在代工及封裝都必須協調設計性、整合性等資源，未來

晶片的設計及製造將朝向 3D TSV封裝技術來達成。以維

持著體積小、節電等特性鑽研。

隨著奈米科技的來臨及科技技術的日新月異，半導

體進步的速度可謂一日千里，產業以進入世界大聯盟時

代，台灣如何在世界科技舞台站穩地位，正是政府、學

術及產界挑戰的問題。身為台灣半導體研究前瞻的國家

實驗研究院國家奈米元件實驗室正朝向 3D IC 及 3D TSV

技術之發展，將提供學術及產業之技術平台，使得全國

半導體先進能參與這項競爭，讓台灣半導體科技持續在

世界發光。

參考資料

[1] Wgsimon, Transistor Count and Moore’s Law-2011.svg,

http://zh.wikipedia.org/wiki/File:Transistor_Count_and_

Moore%27s_Law_-_2011.svg

[2] B. Swinnen and E. Beyne, “Introduction to IMEC’s

Research Programs on 3D-technology.”

[3] ITRI 3DIC之半導體製程技術評估報告.

[4] http://www.moneydj.com/KMDJ/Wiki/WikiViewer.

aspx?keyid=7e9d34dd-3293-499d-b3fd-1f92935ccf51