4.2 触发器的电路结构及动作特点

4.2 触发器的电路结构及动作特点

《数字电子技术》

§4.2§4.2 触发器的电路结构和动作特点

§4.2.1 基本 RS 触发器（ Basic RS Flip-flop ）§4.2.1 基本 RS 触发器（ Basic RS Flip-flop ）

&

&

DS

DR

Q

Q



一、与非门构成的基本 RS 触发器

图 4.2.1 与非门构成的基本 RS-FF 的逻辑图

表 4－ 2－ 1 与非门构成的基本 RS-FF 的真值表（特性

表）功能

1 1 0

1 1 1

0 1 0

0 1 1

1 0 0

1 0 1

0 0 0

0 0 1

DS DRnQ 1nQ

保持0

1

1

10

0

1*

1*

置 1

置 0

不定

注：和的 0状态同时消失后状态将不定。 DS DR



图 4.2.2 与非门构成的基本 RS-FF 的图形符号

DS DR

Q

例 1：已知基本 RS-FF 中和的电压波形如下图所示，试画出Q 和端对应的电压波形（令）。0nQ 解：



DS DRnQ 1nQ

0 00 0

0 01 1

11

00

01

11

00

11

01

00

11

11

01

*0*0

二、或非门构成的基本 RS 触发器

图 4.2.3 或非门构成的基本 RS-FF 的逻辑图和图形符号表 4－ 2－ 2 或非门构成的基本 RS-FF 的真值表（特性表）

保持

置 1

置 0

不定

注：和的 1状态同时消失后状态将不定。

DS DR



基本 RS 触发器的特点：

电路简单，直接置位、复位，操作方便。

基本 RS 触发器经常用于键盘输入、消除开关噪声等场所。

例 2 ：键盘消抖示例——



在数字系统中，为协调各部分的动作，常要求某些触发器于同一时刻动作。为此，必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，或称为时钟信号，简称时钟，用 CP （ Clock Pulse ）表示。

同步触发器又称为“钟控触发器”，即时钟控制的电平触发器。

§4.2.2 同步触发器（ Synchronous Flip-flop ）§4.2.2 同步触发器（ Synchronous Flip-flop ）



一、同步 RS 触发器

（一）电路结构与工作原理分析

图 4.2.4 同步 RS-FF 的逻辑图

表 4－ 2－ 3 同步 RS-FF 的特性表

注： *CP 回到低电平后状态不定。

CP S R

0 x x 0 0

0 x x 1 1

1 0 0 0 0

1 0 0 1 1

1 1 0 0 1

1 1 0 1 1

1 0 1 0 0

1 0 1 1 0

1 1 1 0 1*

1 1 1 1 1*

nQ 1nQ

保持

置 1

置 0

不定



从同步 RS-FF 的特性表可知，只有 CP=1 时， FF输出端的状态才会受输入信号的控制，而且在 CP=1时的特性表与基本 RS-FF 的特性表相同。输入信号同样需要遵守 S•R=0 的约束条件。且由表可得同步 RS-FF 的特性方程和控制输入端的约束条件如下：

0

1

RS

QRSQ nn

在使用同步 RS-FF 时，有时还需要在 CP 信号到来之前将触发器预先置成指定的状态，为此在实用的同步 RS-FF 电路上往往还设有专门的异步置位输入端和异步复位输入端。其逻辑图和图形符号如下所示。



图 4.2.5 实用同步 RS-FF 的逻辑图和逻辑符号

CP=0



（二）动作特点

同步 RS-FF 的动作特点：在 CP=1 的全部时间里 S和 R 的变化都将引起 FF 输出端状态的变化。由此可知，若在 CP=1 的期间内输入信号发生多次变化，则 FF 的状态也会发生多次翻转，这就降低了电路的抗干扰能力。

CP

S

R

Q



解：

例 2：已知同步 RS-FF 的 CP 、 S 、 R 的波形，且 , 试画出 Q 、的波形。

1nQQ



二、同步 D 触发器

为了从根本上避免同步 RS 触发器 R 、 S 同时为 1 的情况出现，可以在 R 和 S 之间接一非门。这种单输入的FF 叫做同步 D 触发器（又称 D 锁存器），其逻辑图和特性表如下所示：

图 4.2.6 同步 D-FF 的逻辑图

表 4－ 2－ 4 同步 D-FF 的特性表

CP D 说明0 x 0 0

保持1 1

1 0 0 0送 0

1 0

1 1 0 1送 1

1 1

nQ 1nQ



图 4.2.7 同步 D-FF 的惯用符号和国标符号

由特性表可得同步 D-FF 的特性方程为： DQn 1



同步 D-FF 的逻辑功能是： CP 到来时（ CP=1 ），将输入数据 D 存入触发器， CP 过后（ CP=0 ），触发器保存该数据不变，直到下一个 CP 到来时，才将新的数据存入触发器而改变原存数据。

正常工作时要求 CP=1 期间 D 端数据保持不变。

三、同步 JK 触发器

同步 JK-FF 解决了同步 RS-FF 输入控制端 S=R=1 时触发器的新状态不确定的问题。 JK-FF 的 J 端相当于置“ 1” （ S ）端， K 端相当于置“ 0” （ R ）端。



图 4.2.8 同步 JK-FF 的逻辑图

表 4－ 2－ 5 同步 JK-FF 的特性表

CP J K 说明0 X X 0 0

保持1 1

1 0 0 0 0

1 1

1 0 1 0 0置 0

1 0

1 1 0 0 1置 1

1 1

1 1 1 0 1翻转

1 0

nQ 1nQ

TCPH<3tpd



图 4.2.9 同步 JK-FF 的惯用符号和国标符号

由同步 JK-FF 的特性表可知：

2 、当 J=K=1 时，，触发器处于翻转状态，其余情况同同步 RS-FF 一样。

nn QQ 1

nnn QKQJQ 1

1 、同步 JK-FF 的特性方程为：


《数字电子技术》图 4.2.10 同步 T-FF 的逻辑图

表 4－ 2－6 同步 T-FF 的特性表

四、同步 T和 T’触发器

将 JK-FF 的 J 端和 K 端连在一起，即得到 T 触发器，其逻辑图和特性表如下所示：

CP T 说明0 X 0 0

保持1 1

1 0 0 0

1 1

1 1 0 1翻转

1 0

nQ 1nQ

J=K=T

若将 T 输入端恒接高电平，则成为 T’ 触发器。

T’-FF 的特性方程为：



图 4.2.11 同步 T-FF 的惯用符号和国标符号

由同步 T-FF 的特性表或将 J=K=T代入 JK-FF 的特性方程可得同步 T-FF 的特性方程为：

nnn QTQTQ 1

nn QQ 1



五、同步触发器的空翻现象（一）同步触发器的触发方式

上述四种功能的同步触发器均属于电平触发方式。电平触发方式有高电平触发和低电平触发两种。

（二）同步触发器的空翻

在同步触发器 CP 为高电平期间，输入信号发生多次变化，触发器也会发生相应的多次翻转，如下图所示：

同步 D-FF 的空翻现象

CP

D

Q



这种在 CP 为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为触发器的空翻。

由于空翻问题，同步触发器只能用于数据的锁存，而不能实现计数、移位、存储等功能。为了克服空翻，又产生了无空翻的主从触发器和边沿触发器等新的触发器结构形式。



§4.2.3 主从触发器（ Master-slave Flip-flop ）§4.2.3 主从触发器（ Master-slave Flip-flop ）

为了提高触发器工作的可靠性，希望在每个 CP周期里输出端的状态只改变一次。为此，在同步触发器的基础上又设计出了主从结构的触发器。

主从触发器的结构特点： ◆ 前后由主、从两级触发器级联组成 ◆ 主、从两级触发器的时钟相位相反



一、主从 RS-FF（一）电路结构与工作原理

主从 RS 触发器由两个同样的同步 RS 触发器组成，但它们的时钟信号相位相反。其结构框图和图形符号如下所示：

图 4.2.12 主从 RS-FF 的结构框图和图形符号

主FF 从FF

1

S

R

CP

Y Q

Y QQ

Q

S

RCP

1S

1RC1



图 4.2.13 主从 RS-FF 的逻辑图

表 4－ 2－ 7 主从 RS-FF 的特性表



（二）动作特点

（ 1 ）主从 RS-FF 的翻转分两步动作：

从同步 RS 触发器到主从 RS 触发器这一演变，克服了CP=1 期间触发器输出状态可多次翻转的问题。但由于主触发器本身仍是一个同步 RS 触发器，所以在 CP=1 期间和状态仍然会随 S 、 R 状态的变化而多次变化，而且仍需遵守约束条件，且其特性方程仍为：

Q Q

0RSnn QRSQ 1

第一步，在 CP=1 期间主触发器接收输入 S 、 R 的信号，被置成相应的状态；

Q 第二步， CP 下降沿到来时，从触发器按主触发器的状态翻转， Q ，端状态的改变发生在 CP 的下降沿。



（ 2 ）在 CP=1 的全部时间里， S 、 R均对主触发器起控制作用，所以必须考虑整个 CP=1 期间里输入信号的变化过程才能确定触发器的状态。

例：在下图所示的主从 RS 触发器电路中，若 CP 、S 、 R 的电压波形如图所示，试求 Q 和端的电压波形，设。

Q0nQ



主从 RS-FF 波形图

主触发器

从触发器

S

R



二、主从 D-FF

图 4.2.14 主从 D-FF 的结构框图、惯用符号和国标符号其特性方程仍为： DQn 1

下降沿有效



三、主从 JK-FF

图 4.2.15 主从 JK-FF 的逻辑图

表 4－ 2－ 8 主从 JK-FF 的特性表

S'

R'



图 4.2.16 主从 JK-FF 的惯用符号和国标符号

由特性表可知，其特性方程仍为 : nnn QKQJQ 1

【例 1 】在下图所示的主从 JK 触发器电路中，若 CP 、 J 、 K

的电压波形如图所示 , 试求 Q 和端的电压波形 , 设。Q 0nQ



注：在 CP=1 期间， J、 K信号均未发生改变。



【例 2】下图示出了 CP、 J、 K信号的波形，波形强调了 CP=1 期间 J、 K是变化的。试分析三个时钟 CP作用期间主、从触发器的输出变化规律。

（二）主从 JF-FF 的一次变化现象

主从 JF-FF 的一次变化现象是指：在 CP=1 期间，即便 J 、 K 输入信号有多次改变，主从 JF-FF 的的主触发器的状态仅仅只会改变一次。



主从 JK-FF 的一次变化现象示例

Y

Y



主从 JK 触发器的一次变化现象说明触发器在 CP 作用期间对 J 、 K 的变化是敏感的。干扰信号是造成 J 、K 变化的重要原因。在 CP 作用期间，干扰信号相当于窄脉冲作用于 J 或 K 端，引起主触发器状态改变，主触发器记忆了干扰信号，使得主从 JK 触发器抗干扰能力变差。

从本小节可知：

1 、主从触发器状态的改变是在 CP 下降沿完成的，因而这种结构无空翻现象；

2 、主从触发器在 CP=1 期间无法抗干扰，为克服这一缺点，又出现了边沿触发器。



§4.2.4 边沿触发器（ Edge-triggered Flip-flop ）§4.2.4 边沿触发器（ Edge-triggered Flip-flop ）

为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于 CP 信号下降沿（或上升沿）到达时刻输入信号的状态。为实现这一设想，人们研制了各种边沿触发器，如：

◆ 维持阻塞正边沿 RS触发器

◆ 维持阻塞正边沿 D触发器

◆ 利用传输延迟时间的负边沿 JK触发器

◆ 利用 CMOS 传输门的上边沿 D触发器

◆ 利用 CMOS 传输门的上边沿 JK触发器



一、维持阻塞结构正边沿 RS 触发器

置 1维持线置 0阻塞线

置 1阻塞线置 0维持线



二、维持阻塞正边沿 D 触发器

S

R D



图 4.2.19 维持阻塞正边沿 D触发器惯用符号和国标符号

DS其中：具有异步“置 1” 功能；

具有异步“置 0” 功能。DR

由分析可知，维持阻塞正边沿 D 触发器的特性方程仍为：。集成维持阻塞 D 触发器有 7474 、 74H74 、74S74 、 74LS74 等，它们均为双 D 触发器。

DQn 1



例：已知维持阻塞正边沿 D 触发器的 CP 、、、D 信号波形如下，试画出 Q 的波形（令）。

DR DS1nQ



三、利用传输延迟时间的负边沿 JK 触发器

图 4.2.20 利用传输延迟时间的负边沿 JK触发器逻辑图

RS 触发器，其翻转时间小于门G7 、 G8的传输延迟时间



由分析可知，利用传输延迟时间的负边 JK沿触发器的特性方程仍为：。属于这种类型的集成触发器常用的型号为双 JK 触发器 74S112 、 74LS112 。

nnn QKQJQ 1

利用传输延迟时间的负边沿 JK触发器逻辑符号



例：已知负边沿 JK 触发器的 CP 、、、 J 、 K信号波形如下，试画出 Q 的波形（令）。

DR DS0nQ



从本小节可知：边沿触发器的共同特点是：触发器的状态仅取决于CP 信号的上升或下降沿到达时的输入的逻辑状态。这一特点有效的提高了触发器的抗干扰能力，因而也提高了电路工作的可靠性。

四、利用 CMOS传输门的上边沿 D 触发器

因为这种结构的触发器结构上与主从触发器相似，有时也称为 CMOS主从 D 触发器。其电路结构图如下图所示：



图 4.2.21 利用 CMOS 传输门的上边沿 D触发器逻辑图

'Q

Q

Q

'Q



对上图稍加改变，用或非门取代反相器，加进置位、复位端，则成为具有异步置位、复位端的 CMOS 上边沿 D触发器，如图所示：

图 4.2.22 具有异步置位、复位端的上边沿 D触发器逻辑图



双 D 触发器 CD4013 （ CC4013 ）就是这样的触发器，其功能表和逻辑符号如下所示：

表 4－ 2－ 9 CD4013 功能表

图 4.2.23 CD4013 图形符号



五、利用 CMOS传输门的上边沿 JK 触发器

CMOS边沿 JK 触发器是在 D 触发器的基础上增加转换电路而成，如图所示：

图 4.2.24 利用 CMOS 传输门的上边沿 JK触发器逻辑图



双 JK 触发器CD4027(CC4027)就是以该电路为主干，其功能表和惯用符号如下：

表 4－ 2－ 10 CD4027 功能表

图 4.2.25 CD4027图形符号

CPJ K

S R

Q Q

CPJ K

4.2 触发器的电路结构及动作特点

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