นิพนธ บาดกลาง หลักการดิจิตอล

บทท่ี 7 ฟลิปฟลอป

7.1 บทนํา วงจรลอจิกแบงตามลักษณะของการทํางานแบงได 2 ประเภท คือ วงจรคอมบิเนชัน หรือวงจรลอจิกเชิงจัดหมู ซ่ึงเปนวงจรที่ใหคาทางเอาทพุต แปรตามคาทางอินพุตอยางคงที่ และอีกประเภทหนึ่ง คือ วงจรซีเควนเชียล (sequential circuits) หรือวงจรลอจิกเชิงลําดับ การทํางานจะแตกตางจากแบบแรก คือ คาทางเอาทพุตจะแปรตามคาทางอินพุต และคาสถานะของวงจรกอนหนานั้นดวย คาสถานะของวงจรกอนหนาจะถูกเก็บไว ดวยวงจรที่ทําหนาที่เปนหนวยความจํา แลวปอนกลับเขาไปใหม ระบบดิจิตอลทั่วไป เครื่องมือ เครื่องใช เชน เครื่องคิดเลข คอมพิวเตอร เครื่องเลนเกมส รวมทั้ง วิทยุ โทรทัศน จะมีวงจรหนวยความจําเปนสวนประกอบทั้งสิ้น สําหรับในบทนี้จะกลาวถึง อุปกรณที่ทําหนาที่เปนหนวยความจํา ซ่ึงเปนสวนประกอบที่สําคัญในวงจรซีเควนเชียล โดยเริ่มตนทําความเขาใจเกี่ยวกับวงจรซีเควนเชียลกอน แลวศึกษาโครงสราง สวนประกอบ รวมถึงการทํางาน และการนําไปใชงาน ของอุปกรณหนวยความจําพื้นฐาน ไดแก แลตซ (latch) และฟลิปฟลอป (flip-flop) ชนิดตาง ๆ 7.2 วงจรซีเควนเชียล วงจรคอมบิเนชันจะประกอบขึ้นดวยลอจิกเกตตาง ๆ ตอเปนโครงขายดังไดกลาวมาแลวในบทที่ผานมา สวนวงจรซีเควนเชียลจะประกอบขึ้นจากวงจรคอมบิเนชัน และวงจรสวนที่ทําหนาที่เปนหนวยความจํา ที่จะเก็บคาสถานะกอนหนานั้น สําหรับปอนกลับเขาวงจรคอมบิเนชัน เพื่อใหคาเอาทพุตเปลี่ยนไปตามที่ตองการ ในภาพที่ 7.1 แสดงบล็อกไดอะแกรมของวงจรซีเควนเชียล ภาพที่ 7.1 บล็อกไดอะแกรมของวงจรซีเควนเชียล

อิน พุต เ อาทพุ ตวง จรคอมบิ เน ชัน

หนวยความจํายอน กลับ

270

นิพนธ บาดกลาง หลักการดิจิตอล

พิจารณาภาพที่ 7.2 เปนตัวอยางการทํางานของวงจรซีเควนเชียล สมมติวาเราตองการจะควบคุมการทํางานของกระดิ่ง โดยกระดิ่งจะดังไดเมื่อ ON – OFF มีคาลอจิกเปน “1” และจะหยุดดังเมื่อ ON – OFF มีคาลอจิกเปน “0” ถาตองการใหกระดิ่งดังจะตองสัมผัสที่ SENSOR วงจรเซนเซอรจะสรางแรงดันบวกสงลอจิก “1” เขาไปเก็บในหนวยความจํา ในขณะเดียวกัน เมื่อหนวยความจํามีคาลอจิกเปน “1” จะทําให ON – OFF มีคาลอจิกเปน “1” ดวย จึงทําใหกระดิ่งมีเสียงดังขึ้น ถึงแมวาเราจะปลอยมือจาก SENSOR ก็ตาม คาลอจิก “1” ยังถูกเก็บไวในหนวยความจํา กระดิ่งยังคงดังติดตอไปเรื่อย ๆ จะหยุดเมื่อกดปุม RESET ซ่ึงจะทําใหคาลอจิกในหนวยความจําถูกเคลียร มีคาเปน “0” ภาพที่ 7.2 แสดงการควบคุมการทํางานของกระดิ่ง ที่มา (Brown, S. D. , 2003, p. 350) 7.3 อุปกรณหนวยความจําพื้นฐาน อุปกรณที่ใชเปนหนวยความจําพื้นฐาน เรียกวา แลตซ หรือฟลิปฟลอป ซ่ึงเปนอุปกรณลอจิกที่ประกอบขึ้นจากเกตพื้นฐาน แลตซ หรือฟลิปฟลอป แตละตัวสามารถเก็บขอมูลได 1 บิต เอาทพุตของแลตซหรือฟลิปฟลอปจะมี 2 เอาทพุต มีคาตรงขามกัน โดยกําหนดใหเปน Q และ Q ถา Q เปนลอจิก “1” Q จะเปนลอจิก “0” และคาลอจิกทางเอาทพุต จะคงสถานะเดิมไว ไมวาอินพุตยังมีสถานะเดิมอยูหรือไม แตถาตองการใหเอาทพุตเปล่ียนสถานะ ก็ตองจายอินพุตที่เหมาะสมเขาไป ในภาพที่ 7.3 แสดงโครงสรางของอุปกรณหนวยความจําพื้นฐาน

อุปกรณห น วยความจํา กระดิ่ง

SEN SOR

R ESET

NO -OFF

271

นิพนธ บาดกลาง หลักการดิจิตอล

ภาพที่ 7.3 แสดงโครงสรางอุปกรณหนวยความจําพื้นฐาน 7.4 แลตซและฟลิปฟลอป แลตซหรือฟลิปฟลอปมีสถานะเสถียรหรือคงสถานะลอจิกนั้นไวได ไมวาอินพุตเดิมยังคงอยูหรือไมก็ตาม จึงทําใหแลตซและฟลิปฟลอปเปนอุปกรณหนวยความจํา คือ สามารถเก็บขอมูลไวได อาจเรียกอุปกรณเก็บขอมูลนี้วา อุปกรณไบสเตเบิล เนื่องจากเปนอุปกรณมีสถานะเสถียร 2 สถานะ (Q และ Q ) (ก) (ข)

ภาพที่ 7.4 วงจรซีเควนเชียลอยางงาย (ก) วงจรซีเควนเชียลอยางงาย (ข) แสดงพัลซที่เอาทพุต ในภาพที่ 7.4 (ก) เปนวงจรซีเควนเชียลอยางงาย ประกอบขึ้นจากอินเวอรเตอรและตอวงจรยอนกลับ จากเอาทพุตมายังอินพุต จะทําใหไดเอาทพุตออกมาเปนลูกคลื่น หรือพัลซ (Pulse) ติดตอกัน โดยสลับเปน 0 และ 1 ไปเรื่อย ๆ ดังแสดงในภาพที่ 7.4 (ข) การเกิดพัลซ เนื่องจากภายในตัวอินเวอรเตอรจะมีชวงเวลาการหนวงระหวางอินพุตและเอาทพุต ทําใหการเปลี่ยนสถานะไมพรอมกันในทันที คือ จะมีเวลาเหลื่อมกันเล็กนอย ถาหากตองการใหเอาทพุตมีสถานะเสถียร จะตองตออินเวอรเตอรเพิ่มอีกหนึ่งตัว ดังแสดงในภาพที่ 7.5 เอาทพุต Q และ Q จะมีสถานะตรงขามกัน แตจะเปนคาอะไร ขึ้นอยูกับการกําหนดคาลอจิกทางอินพุตที่สวิตซ ตัวอยาง เชน ถากําหนดคาลอจิกทางอินพุต เปน “0” เอาทพุตของอินเวอรเตอร A จะเปน 1 (Q = 1) และจะทําใหเอาทพุตของอินเวอรเตอร B เปน 0 ( Q = 0)

0 1

ชวงเวลาหนวงภายในไอซี

เอาท พุตอุปกรณเ ก ็บขอ มูล

i1

i2

Q

Qอินพุ ต

272

นิพนธ บาดกลาง หลักการดิจิตอล

ภาพที่ 7.5 วงจรไบสเตเบิล (bistable circuit) การเก็บขอมูลของฟลิปฟลอป ถึงแมวาคาลอจิกทางอินพุตจะเปลี่ยนไป ฟลิปฟลอปก็ยังคงสถานะอยู การเก็บขอมูลนี้เรียกวา การแลตซ ดังนั้นคําวา ฟลิปฟลอป และแลตซ จึงอาจเรียกแทนกันได แตอยางไรก็ตามการควบคุมการทํางานของอุปกรณหนวยความจําจะมี 2 ลักษณะ คือ การทํางานแบบอะซิงโครนัส (asynchronous) เปนฟลิปฟลอปที่ปอนคาลอจิกเขาทางอินพุตโดยตรง โดยไมตองมีสัญญาณควบคุมใด ๆ อาจเรียกวงจรแบบนี้วา ไดเรคฟลิปฟลอป (direct flip – flop) หรือแลตซ โดยทั่วไปจะมีอินพุต 2 อินพุต ไดแก R - S แลตซ นอรแลตซ แนนดแลตซ เปนตน อีกลักษณะหนึ่ง คือ การทํางานแบบซิงโครนัส (synchronous) เปนฟลิปฟลอปที่จะตองมีสัญญาณควบคุมการทํางาน หรือสัญญาณใหจังหวะการทํางาน สัญญาณควบคุมจะกระตุนใหฟลิปฟลอปเปลี่ยนสถานะปจจุบันใหเปนสถานะใหม สัญญาณควบคุมนี้ เรียกวา สัญญาณคลอก (clock) ฟลิปฟลอปที่ทํางานแบบเขาจังหวะนี้บางทีเรียกวา ทริกเกอริ่งฟลิปฟลอป (trigering flip – flop) ไดแก R - S ฟลิปฟลอป J – K ฟลิปฟลอป D ฟลิปฟลอป T ฟลิปฟลอป เปนตน 7.5 R - S แลตซ R - S แลตซ เปนอุปกรณหนวยความจํา ที่สามารถสรางไดจาก นอรเกต หรือแนนดเกต ในภาพที่ 7.5 เปนอุปกรณหนวยความจําที่ประกอบขึ้นดวย อินเวอรเตอร ถาตองการเพิ่มอินพุตใหวงจร เพื่อใหสามารถนําขอมูลเขาไปจัดเก็บหรือเพื่อใหเอาทพุตของวงจรเปลี่ยนสถานะตามที่เราตองการ ซ่ึงจะใช นอรเกต หรือแนนดเกตแทน ดังนี้

ป อน กลับ

1

0 SW

Q QA B

273

นิพนธ บาดกลาง หลักการดิจิตอล

7.5.1 นอรเกตแลตซ R - S แลตซ ที่ทําจากนอรเกต แสดงในภาพที่ 7.6 โดยใชนอรเกตแทนอินเวอรเตอร(ภาพที่ 7.5) นอรเกต A จะแทนอินเวอรเตอร A และนอรเกต B จะแทนอินเวอรเตอร B ทําใหไดอินพุตเพิ่มขึ้นเปน 2 อินพุต คือ อินพุต R (Reset) และอินพุต S (Set) (ก) (ข) (ค)

ภาพที่ 7.6 R - S นอรเกตแลตซ (ก) ใชนอรเกตแทนอินเวอรเตอร (ข) เขียนวงจรใหมจากรูป (ก) (ค) สัญลักษณ จากวงจรในภาพที่ 7.6 (ข) สามารถจะเขียนสมการบูลลีนของเอาทพุต P และ Q ไดดังนี้

P = Q S+ (7.1) Q = P R + (7.2)

พิจารณาการทํางาน กรณีท่ี 1 เมื่อ S = 0 และ R = 0 ดังนั้น P = Q 0 + = Q Q = P 0 + = P จะเห็นวา P มีคาตรงขามกับ Q หรือ P ก็คือ Q สถานะของแลตซขณะนี้ เราเรียกวา สถานะการเก็บขอมูล (Store หรือ Hold) การเก็บขอมูล สามารถที่จะเก็บคาลอจิก 0 (Q = 0, P = 1) หรือเก็บลอจิก 1 (Q = 1, P = 0) ก็ได

S

ป อนก ลับ

Q QA BR ( P)

S

R QA

B (Q)P S Q

QR

274

นิพนธ บาดกลาง หลักการดิจิตอล

กรณีท่ี 2 เมื่อ S = 1 และ R = 0 แทนคา S ในสมการ (7.1)

P = Q 1+ = 1 = 0

แทนคา R และ P ในสมการ (7.2)

Q = 0 0 + = 0 = 1

เมื่ออินพุต S = 1 และ R = 0 จะทําใหมีการแลตซขอมูลที่เปนลอจิก 1 ลงไปเก็บ ซ่ึงจะทําให Q มีสถานะเปน 1 จะเรียกสถานะของแลตซขณะนี้วา สถานะเซต (Set) การเซต คือ การเก็บคาลอจิก 1 ลงในแลตซ นั่นคือ Q = 1 นั่นเอง กรณีท่ี 3 เมื่อ R = 1 และ S = 0 แทนคา R ในสมการ (7.2) Q = P 1+ = 1 = 0 แทนคา S และ Q ในสมการ (7.1)

P = 0 0 + = 0 = 1

จะเห็นวาเมื่ออินพุต R = 1 และ S = 0 จะเปนการเก็บคาลอจิก 0 ลงในแลตซ คือ Q จะมีคาลอจิกเปน 0 สถานะของแลตซขณะนี้เรียกวา สถานะรีเซต (Reset) นั่นคือ Q = 0 กรณีท่ี 4 เมื่อ S = 1 และ R = 1 แทนคาในสมการ (7.1) และ (7.2) P = Q 1+ = 1 = 0 Q = P 1+ = 1 = 0

กรณีนี้ถือวาแลตซไมทํางานตามฟงกชัน คือ เอาทพุตที่ออกมาไมเปนไปตามคุณสมบัติของแลตซ เพราะวา เอาทพุตจะเปนลอจิก 0 ทั้งคู ซ่ึงในฟงกชันที่ทํางานปกติ Q และ Q จะมีคาลอจิกตรงกันขาม ซ่ึงสถานะนี้จะเปนสถานะที่ไมใชงาน

275

นิพนธ บาดกลาง หลักการดิจิตอล

S R Q Q 0 0 1 1

0 1 0 1

0/1 0 1 ?

1/0 1 0 ?

คงสถานะเดิม (Hold/Store) สถานะรีเซต (Reset) สถานะเซต (Set) ไมใชงาน (Not use/Prohibit)

(ก) (ข)

ภาพที่ 7.7 ตารางความจริงและไดอะแกรมเวลาของ R - S นอรเกตแลตซ (ก) ตารางความจริง (ข) ไดอะแกรมเวลาของอินพุตและเอาทพุต จากการเกิดสถานะ การทํางานของแลตซทั้ง 4 กรณี ดังกลาวมาแลว สามารถที่จะสรุปเปนตารางความจริงไดดังรูป 7.7 (ก) และในภาพที่ 7.7 (ข) แสดงการเขียนไดอะแกรมเวลาของอินพุตและเอาทพุต จะเห็นวาแตละชวงเวลาจะเกิดสถานะที่แตกตางกัน ขึ้นอยูกับคาลอจิกของอินพุต S และ R เชน ในชวงเวลา t0, S = 0, R = 1 ทําให Q = 0 แลตซจะอยูในสถานะ รีเซต ในชวงเวลา t1, S = 0, R = 0 ทําให Q = 0 แลตซจะอยูในสถานะ เดิม หรือคงสถานะ เปนตน 7.5.2 แนนดเกตแลตซ R - S แลตซ นอกจากจะสรางดวย นอรเกตแลว ยังสามารถสรางไดจากแนนดเกต ดังแสดงในภาพที่ 7.8 (ก) และในภาพที่ 7.8 (ข) เปนตารางความจริงของแนนดเกตแลตซ ซ่ึงจะแตกตางจากนอรเกตแลตซ กลาวคือ จะเรียกแลตซนี้วา S -R แลตซ

t0 t1 t2 t3 t4 t5 t6 R

S

Q

Q Reset Hold Reset Set Not use Reset Hold

276

นิพนธ บาดกลาง หลักการดิจิตอล

(ก) (ข) (ค)

ภาพที่ 7.8 S -R แนนดเกตแลตซ (ก) วงจรลอจิก (ข) ตารางความจริง (ค) สัญลักษณ พิจารณาจากวงจรในภาพที่ 7.8 (ก) จากคุณสมบัติของแนนดเกตเมื่ออินพุตใดอินพุตหนึ่ง มีคาลอจิกเปน 0 จะทําใหเอาทพุตเปน 1 ดังนั้นถากําหนดใหอินพุต S = 0 ก็จะทําใหแลตซ อยูในสถานะเซต คือ Q = 1 และ Q = 0 ในทํานองเดียวกัน ถาใหลอจิก 0 แกอินพุต R ก็จะทําให Q = 1 และ Q = 0 ซ่ึงแลตซอยูในสถานะรีเซต ถา R และ S เปน 1 ทั้งคูก็จะอยูในสถานะเก็บขอมูล คือ จะจําหรือเก็บสถานะของเอาทพุตกอนหนานั้น แตในกรณีที่อินพุตทั้งสองเปน 0 ก็จะทําให Q และ Q เปน 1 ซ่ึงจะเปนสถานที่หามใชงาน แนนด เกตแลตซสามารถที่จะใชออร เกตแทนได โดยเพิ่มอินเวอร เตอร หรือบับเบิลอินพุต ดังแสดงในภาพที่ 7.9 ภาพที่ 7.9 S -R แลตซใชออรเกตแทนแนนดเกต

S R Q 1 1 0 0

1 0 1 0

คงสถานะเดิม (Store) 0 Reset 1 Set ไมใชงาน (Not use)

S Q

QR

Q

Q

S

R

QS

QR

Q

QR

S

277

นิพนธ บาดกลาง หลักการดิจิตอล

เพื่อใหสามารถจดจําการทํางานของ R - S แลตซ ไมวาจะสรางจาก นอรเกตหรือแนนดเกตไดงายขึ้นเราจะกลับคา R และ S ของแนนดแลตซจากภาพที่ 7.8 ใหเปน R - S แนนดแลตซ ดังแสดงในภาพที่ 7.10 (ก) จะใชอินเวอรเตอร หรือแนนดเกต ตอที่อินพุตทําหนาที่กลับคา และจะไดตารางความจริง ดังแสดงในภาพที่ 7.10 (ข) ซ่ึงจะเหมือนกับตารางความจริงของ R - S นอรแลตซ ในภาพที่ 7.7 (ก) ดังนั้น ไมวาจะเปน R - S นอรแลตซ หรือ R - S แนนดแลตซ ตางก็ทํางานในฟงกชันที่เหมือนกัน จึงเรียกแลตซทั้งสองนี้วา R - S แลตซ (ก) (ข) (ค) ภาพที่ 7.10 R - S แนนดเกตแลตซ (ก) วงจรลอจิก (ข) ตารางความจริง (ค) สัญลักษณ ตัวอยางที่ 7.1 จากรูปคลื่น R และ S ของ R - S แลตซที่กําหนดให จงเขียนรูปคลื่นของเอาทพุต Q ที่สอดคลองกับอินพุต R, S วิธีทํา ภาพที่ 7.11 แสดงรูปคลื่นอินพุตและเอาทพุตของ R - S แลตซ

S R Q 0 0 1 1

0 1 0 1

0/1 0 1 ?

Hold/Store Reset Set ไมใชงาน

S

R

Q Reset Hold หามใช Reset Hold set Hold set

t0 t1 t2 t3 t4 t5 t6 t7

S Q

QR

S

R

QS

R Q

278

นิพนธ บาดกลาง หลักการดิจิตอล

ตัวอยางที่ 7.2 จงใชไอซีเบอร 7400 ตอเปนวงจร R - S แลตซ วิธทํา ภาพที่ 7.12 ตอไอซีเบอร 7400 ใหเปน R - S แลตซ 7.6 แลตซท่ีมีเกตควบคุม R - S แลตซ ทั้งสองแบบ คือ R - S แลตซที่สรางจากนอรเกต และแนนดเกตที่กลาวมาแลว จะเห็นวาแลตซทั้งสองแบบทํางาน ใหผลลัพธที่เหมือนกัน ดังแสดงในตารางความจริงภาพที่ 7.7 (ก) และภาพที่ 7.10 (ข) รวมทั้งสัญลักษณก็จะเขียนเหมือนกัน ดังนั้นจึงเรียกไดวาทั้งสองตางก็เปน R - S แลตซทั้งคู ถาหากวา R - S แลตซ มีเกตควบคุม ก็จะเรียกวา เกต หรือ คลอก R - S แลตซ ซ่ึงมีรายละเอียดดังนี้ 7.6.1 เกต R - S แลตซ R - S แลตซ ที่กลาวมาแลว จะใหเอาทพุตออกมาทันที เมื่อเปลี่ยนคาลอจิกทางอินพุต ตามเงื่อนไขที่กําหนดในตารางความจริง แตในวงจรดิจิตอลที่ใชงานจริง จะตองมีการควบคุมการทํางาน เพื่อใหเกิดความสัมพันธกับสวนอื่น ๆ ของวงจร และความตองการของระบบ ในภาพที่ 7.13 (ก) แสดงการตอแอนดเกต เพื่อควบคุมการทํางานของ R - S แลตซ โดยจะตองมีสัญญาณควบคุม หรือมีคาลอจิกที่กําหนดปอนเขาที่ขา EN (Enable) จึงจะทําให R - S แลตซทํางานตามเงื่อนไขของอินพุตได

+5 V Q Q

S R

1 2 3 4 5 6 7

14 13 12 11 10 9 8

V cc

GND

279

นิพนธ บาดกลาง หลักการดิจิตอล

(ก) (ข) EN S R Qn+1 1 1 1 1 0

0 0 1 1 X

0 1 0 1 X

Qn 0 1 ?

Qn

(คาเดิม) (Reset) (Set) (ไมใชงาน) (คาเดิม)

(ค)

ภาพที่ 7.13 เกต R - S แลตซ (ก) ลอจิกไดอะแกรม (ข) สัญลักษณ (ค) ตารางความจริง จากตารางความจริงในภาพที่ 7.13 (ค) ในกรณีที่ EN มีคาลอจิกเปน “0” S และ R ที่ปอนใหแอนดเกตจะมีคาเปนอะไรก็ได (X = don’t care) เอาทพุตทั้งสองของแอนดเกตจะมีคาลอจิกเปน “0” จึงทําให R - S แลตซ คงสถานะเดิมของ Q (Qn คือ คาสถานะของ Q กอนที่สัญญาณ EN จะเขามา สวน Qn+1 คือคาของ Q ที่เกิดขึ้นใหม) กรณีที่ EN มีคาลอจิกเปน 1 เอาทพุตของแอนดเกตจะเปลี่ยนไปตามคาลอจิกของ S และ R นั่นคือ เมื่อ EN เปน 1 จะทําให R - S แลตซ ทํางานไดตามฟงกชันปกติ ตัวอยางที่ 7.3 จงปรับปรุงวงจร R - S นอรแลตซและ S -R แนนดแลตซ ใหเปน เกต R – S

แลตซ วิธีทํา (ก) (ข)

ภาพที่ 7.14 แสดงการตอเกตควบคุม (ก) เกต R - S นอรแลตซ (ข) เกต R - S แนนดแลตซ

S Q

QR

EN

R

SS Q

QR

EN

EN

R-S นอรแลตซ

EN

Q

Q

S

R S

RR-S แนนดแลตซ

QS

R

S

RQ

280

นิพนธ บาดกลาง หลักการดิจิตอล

ในภาพที่ 7.14 (ก) แสดงการตอ R - S นอรแลตซกับเกตควบคุม เพื่อใหตําแหนงของ อินพุตและเอาทพุตเปนมาตรฐานเดียวกัน ซ่ึงตองมีการไขวสาย สวนในภาพที่ 7.14 (ข) เปน S -R แนนดแลตซ จะใชแนนดเกตเปนตัวควบคุม และทําหนาที่กลับคาอินพุตดวย เมื่อพิจารณาการทํางานในสถานะตาง ๆ ทั้งสองวงจรจะทํางานไดเหมือนกัน และมีฟงกชันการทํางานเหมือนกับตารางความจริงในภาพที่ 7.13 (ค) ตัวอยางที่ 7.4 จากรูปคลื่นอินพุต EN, R และ S ของเกต R –S แลตซ จงเขียนรูปคลื่นของ เอาทพุต Q ที่เกิดขึ้นจากอินพุตที่กําหนดให วิธีทํา

t0 t1 t2 t3 t4 t5 t6

Disabl

e (H

old)

Reset

Set

Disabl

e

(Hold

)

Set

Hold

Reset

Disabl

e (H

old)

Hold

Reset

Ho

ld

Set

ภาพที่ 7.15 แสดงความสัมพันธของรูปคลื่นของเกต R - S แลตซ การพิจารณาเอาทพุตและสถานะที่เกิดขึ้นใหพิจารณาจากรูปคลื่น EN กอน กลาวคือ ในชวงเวลาที่ EN เปน 0 (t0 – t1, t2 – t3 และ t4 – t5) เปนชวงที่แลตซไมทํางาน แตยังคงคาลอจิกเดิมทางเอาทพุตอยู (Hold) สวนชวงเวลาที่ EN มีคาเปน 1 แลตซจะทํางานตามฟงกชัน และใหเอาทพุตตามคาลอจิกทางอินพุต R และ S ที่เขามา

EN

R

S

Q

281

นิพนธ บาดกลาง หลักการดิจิตอล

7.6.2 เกต D แลตซ ในภาพที่ 7.16 (ก) แสดงการตอวงจร เกต D แลตซ ซ่ึงปรับปรุงจาก R - S แลตซ โดยตออินเวอรเตอรครอมระหวางอินพุต R และ S ซ่ึงจะทําใหคาลอจิกของอินพุตทั้งสองตรงขามกันตลอดเวลา ดังนั้นจึงทําใหแลตซนี้ไมเกิดสภาวะที่ไมพึงประสงค (คือคา Q Q = ) เหมือนกับ R - S แลตซ ที่กลาวมาแลว เกต D แลตซบางครั้งจะเรียกวา ดาตาแลตซ (Data latch) ดังนั้นตัวอักษร D อาจยอมาจากคําวา Data (Tocci, R. J. ,1998, p 202) หรืออาจยอมาจากคําวา Delay เพราะวาเอาทพุตของเกต D แลตซจะเกิดขึ้นหลังจากขา EN ไดคาลอจิกที่เหมาะสม (ธีรวัฒน ประกอบผล, 2545, หนา 179) (ก) (ข) (ค) ภาพที่ 7.16 เกต D แลตซ (ก) ลอจิกไดอะแกรม (ข) สัญลักษณ (ค) ตารางความจริง จากตารางความจริงในภาพที่ 7.16 (ค) เมื่อขา EN เปน 0 อินพุต D จะเปน 0 หรือ 1 ก็ตามจะไมทําใหเอาทพุต (Q) เปลี่ยนแปลง คือ ยังคงเก็บคาเดิม ลองพิจารณาลอจิกไดอะแกรมใน ภาพที่ 7.16 (ก) ถา EN = 0 จะทําใหเอาทพุตของแอนดทั้งสองมีคาลอจิกเปน 0 ดวย S และ R ก็จะเปน 0 ดังนั้น R - S แลตซ จะอยูในสถานะคงเดิม เอาทพุตจึงไมเปลี่ยนแปลง กรณีที่ EN มีคาลอจิกเปน 1 จะทําใหเอาทพุตเกิดขึ้นใหม (Qn+1) มีคาลอจิกเปนคาเดียวกันกับคาลอจิกของอินพุต D หรืออาจจะกลาวไดวา เปนการเอาขอมูลจากอินพุต D มาเก็บลงแลตซ ใหพิจารณาลอจิกไดอะแกรมในภาพที่ 7.16 (ก) ถา D = 0 และ EN = 1 ทําใหเอาทพุตของแอนดเกตตัวที่ 1 เปน 0 (S = 0) และเอาทพุตของแอนดเกตตัวที่ 2 จะมีคาเปน 1 (R = 1) ทําให R - S แลตซอยูในสถานะรีเซต Q จะมีคาลอจิกเปน 0 ทํานองเดียวกัน ถา D = 1 และ EN = 1 ก็จะทําให R - S แลตซอยูในสถานะเซต Q จะมีคาลอจิกเปน 1 เกต D แลตซ จะถูกนําไปใชในระบบคอมพิวเตอร ทําเปนสวนประกอบของ รีจีสเตอรภายในซีพียู (CPU) โดยเกต D แลตซ แตละตัวจะเก็บขอมูลได 1 บิต ปกติจะมีการใชงาน

EN D Qn+1 0 0 1 1

0 1 0 1

Qn Qn 0 1

(คาเดิม) (คาเดิม)

S Q

QR

EN

D1

2

D Q

Q

EN

282

นิพนธ บาดกลาง หลักการดิจิตอล

อยูสองอยาง คือ ใชเปนตัวเก็บขอมูลที่เรียกวา ดาตาแลตซ เนื่องจากขอมูลที่เก็บจะคงคาขอมูลไวแมวาขอมูลทางอินพุต (D) จะเปลี่ยนแปลง และขอมูลจะถูกเก็บไวตลอดไป ตราบใดที่ขา EN ยังไมมีคาลอจิกที่เหมาะสมเขามา การใชงานประการที่สอง คือ การใชหนวงสัญญาณ (Delay) เนื่องจากสัญญาณที่สงเขามาใน D แลตซ จะยังไมถูกสงไปทางเอาทพุต จะตองรอสัญญาณหรือคาลอจิกที่เหมาะสมสงเขาที่ขา EN กอน ตัวอยางที่ 7.5 จงออกแบบวงจร เกต D แลตซ จาก R - S แลตซที่ใชออรเกต พรอมเขียนตาราง

ความจริง และรูปคลื่นอินพุต เอาทพุต โดยใหเอาทพุตเริ่มตนเปนลอจิก 1 วิธีทํา (ก) (ข)

t1 t2 t3 t4 EN

D

Qn+1

(ค)

ภาพที่ 7.17 ตัวอยางที่ 7.5 (ก) ลอจิกไดอะแกรม (ข) ตารางความจริง (ค) รูปคลื่น

EN D Qn Qn+1 t1 t2 t3 t4

0 0 1 1

0 1 0 1

1 1 1 0

1 1 0 1

EN

DQ

Q

S

R

เก ตควบคุม R- S แลตซ

283

นิพนธ บาดกลาง หลักการดิจิตอล

7.7 การใชขอบสัญญาณ กระตุนฟลิปฟลอป แลตซ เปนฟลิปฟลอปชนิดที่ใหเอาทพุตเปลี่ยนไปตามสถานะของอินพุต เรียกวา ไดเรกฟลิปฟลอป หรือฟลิปฟลอปที่ทํางานแบบไมเขาจังหวะ ดังไดกลาวมาแลว แลตซบางชนิดที่มีเกตควบคุม หรือ เกตแลตซ จะมีขาควบคุม (EN) ทําหนาที่เปดการทํางานหรือปดการทํางานตามฟงกชันของแลตซ โดยการปอนลอจิก 1 หรือ 0 เขาที่ ขา EN ก็สามารถควบคุมการทํางานของแลตซได หรืออาจจะกลาวไดวาการควบคุมแลตซในลักษณะนี้ คือ การกระตุนใหแลตซทํางานดวยคาลอจิก 1 หรือ 0 นั่นเอง สําหรับวงจรลอจิกที่มีฟลิปฟลอปเปนสวนประกอบ สวนใหญจะกระตุนใหฟลิปฟลอปทํางานดวยขอบของสัญญาณพัลซ หรือสัญญาณคลอก เพื่อทําใหฟลิปฟลอปเปล่ียนสถานะตามการเปลี่ยนแปลงของสัญญาณคลอก หรือกลาวอีกนัยหนึ่งวา เอาทพุตจะทํางานเขาจังหวะกับการเปลี่ยนแปลงของสัญญาณคลอก ดังจะไดกลาวถึงรายละเอียดของฟลิปฟลอปชนิดที่กระตุนดวยขอบสัญญาณในหัวขอตอไป 7.7.1 ชนิดของขอบสัญญาณ การกระตุนดวยขอบสัญญาณมีอยู 2 แบบ คือ การกระตุนดวยขอบสัญญาณ ขาขึ้น (Leading – edge triggered) หรือการเปลี่ยนระดับทางบวก (Positive – edge triggered) และอีกแบบหนึ่งคือ กระตุนดวยขอบสัญญาณขาลง (Trailing – edge triggered) หรือการเปลี่ยนระดับทางลบ (Negative – edge triggered) ในภาพที่ 7.18 แสดงรูปคลื่นสัญญาณคลอก สัญญาณคลอกที่ใชกับวงจรดิจิตอล (ไอซีตระกูล TTL) จะเปนสัญญาณที่มีระดับแรงดันตั้งแต 0 V ถึง +5 V มีรูปคลื่นเปนรูปคลื่นส่ีเหล่ียม ในภาพที่ 7.18 (ก) แสดงตําแหนงขอบขาขึ้นของสัญญาณคลอก ซ่ึงจะเปนชวงเวลาที่แรงดันเปลี่ยนจาก 0 V ถึง +5 V หรือจากลอจิก 0 ไปลอจิก 1 และ สําหรับในภาพที่ 7.18 (ข) แสดงตําแหนงขอบขาลงของสัญญาณคลอก จะเปนชวงเวลาที่แรงดันเปลี่ยนจาก +5 V ไป 0 V หรือจากลอจิก 1 ไปลอจิก 0

284

นิพนธ บาดกลาง หลักการดิจิตอล

(ก) (ข)

ภาพที่ 7.18 แสดงรูปคลื่นสัญญาณคลอก (ก) แสดงขอบขาขึ้น (ข) แสดงขอบขาลง ในภาพที่ 7.19 แสดงสัญลักษณของฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณจะมีเครื่องหมาย “ ” อยูที่คลอกอินพุต สําหรับฟลิปฟลอปที่กระตุนดวยขอบสัญญาณขาลง จะมีเครื่องหมาย “ ” (บับเบิล) ประกอบอยูดวย (ก) (ข)

ภาพที่ 7.19 สัญลักษณของฟลิปฟลอป (ก) กระตุนดวยขอบสัญญาณขาขึ้น (ข) กระตุนดวยขอบสัญญาณขาลง 7.7.2 วงจรผลิตสัญญาณกระตุน การกระตุนฟลิปฟลอปสามารถที่จะกระตุนดวยระดับแรงดันที่เปนบวก (ระดับลอจิก 1) หรือกระตุนดวยระดับแรงดันที่เปนลบ (ระดับลอจิก 0) สําหรับการกระตุนดวยขอบสัญญาณก็เชนเดียวกัน สามารถที่จะกระตุนดวยขอบสัญญาณขาขึ้นและขาลง ดังไดกลาวมาแลว การกระตุนดวยขอบสัญญาณนั้น จะตองทําใหเกิดระดับแรงดันขึ้น ในชวงขอบสัญญาณนั้น เพื่อนําไปกระตุน ฟลิปฟลอปใหทํางาน จึงตองมีวงจรสรางระดับแรงดัน ที่สามารถจะผลิตแรงดันขึ้นในชวงระยะเวลาสั้น ๆ 2 – 3 นาโนวินาที ในภาพที่ 7.20 (ก) แสดงสวนประกอบภายในของคลอก R - S ฟลิปฟลอป ที่ประกอบขึ้นดวย R - S แลตซ และวงจรสรางระดับแรงดัน

+5 V

0 V

ขอบขาขึ้น (leading – edge or Positive – edge)

ขอบขาลง (Trailing – edge or Negative – edge) +5 V

0 V

S Q

QR

CLK

S Q

QR

CLK

285

นิพนธ บาดกลาง หลักการดิจิตอล

(ก) (ข)

ภาพที่ 7.20 คลอก R - S ฟลิปฟลอป (ก) สวนประกอบภายใน (ข) สัญลักษณ

วงจรที่ใชสรางระดับแรงดันเพื่อไปกระตุนฟลิปฟลอปดวยขอบสัญญาณ สามารถทําไดหลายวิธี ตัวอยางเชน ในภาพที่ 7.21 (ก) เปนวงจรเกต D แลตซ ที่ตอวงจร RC เขาที่ขา EN เพื่อเปนทางผานของสัญญาณคลอก เมื่อสัญญาณคลอกผานวงจร RC จะทําใหเกิดพัลซ ที่ชวงบวกเปนยอดแหลมตามภาพที่ 7.21 (ข) แลวปอนเขาขา EN ทําใหการสงถายขอมูลของ ฟลิปฟลอป จะเกิดขึ้นในชวงขอบขาขึ้นของสัญญาณคลอก (ก) (ข)

ภาพที่ 7.21 การสรางสัญญาณกระตุนฟลิปฟลอปดวยวงจร RC (ก) วงจร D ฟลิปฟลอป (ข) การเกิดพัลซบวกที่เอาทพุตวงจร RC ขณะที่ CLK เปลี่ยนระดับแรงดันจาก 0 ไป 1 ที่มา (Malvino, A. P. , 1993, p 96)

t

ขอบขาขึ้น

พัลซบวก t

CLK

เอาทพุต ของวงจร RC

S

R

Q

Q

EN

S Q

QR

CLK

R

S

C lo ck

วงจรสรางระ ด ับแร งด ัน R -S แลตซ

EN

DQ

Q

S

R

เ กต D แลตซ

C lock

วงจร R C

C

R

286

นิพนธ บาดกลาง หลักการดิจิตอล

ในภาพที่ 7.22 เปนการสรางระดับแรงดัน โดยอาศัยการหนวงเวลาของสัญญาณดิจิตอลภายในตัวไอซีเกต ทําใหเกิดสัญญาณแคบ ๆ ที่ชวงขอบขาขึ้นของสัญญาณคลอก ดังแสดงในภาพที่ 7.22 (ก) และในภาพที่ 7.22 (ข) เกิดขึ้นในชวงขอบขาลง สัญญาณแคบ ๆ ที่เกิดขึ้นนี้เรียกวา สัญญาณ สไปก (spike) ซ่ึงเปนคาลอจิก HIGH ในชวงเวลาสั้น ๆ (ก) (ข) ภาพที่ 7.22 การสรางสัญญาณกระตุนฟลิปฟลอปดวยวิธีการหนวงเวลา (ก) สรางสัญญาณกระตุนที่ขอบขาขึ้น (ข) สรางสัญญาณกระตุนที่ขอบขาลง ที่มา (Tocci, R. J. , 1998, p 199) พิจารณาภาพที่ 7.22 (ก) เมื่อสัญญาณ CLK เปลี่ยนจาก 0 ไป 1 ขณะนั้นเอาทพุตของอินเวอรเตอร (สัญญาณ CLK ) ยังเปน 1 อยู เนื่องจากเกตทํางานชาหรืออาจจะกลาวไดวามีการหนวงเวลาภายในตัวเกต ทําใหเอาทพุตของแอนดเกต (PT) เกิดลอจิก 1 ขึ้นทันที ในชวงเวลาสั้น ๆ ซ่ึงตรงกับขอบขาขึ้นของสัญญาณคลอกพอดี พิจารณาในภาพที่ 7.22 (ข) ก็เชนเดียวกัน เอาทพุตของแอนดเกต จะมีลอจิกเปน 1 ในชวงเวลาสั้น ๆ ตรงกับขอบขาลงของสัญญาณคลอก

ภาพที่ 7.23 สัญลักษณของแนนดเกตและอินเวอรเตอรชนิด สมิตตทริกเกอร

CLK CLK

NT PT

CLK CLK

C LK

C LK

PTC LK

C LK

NT

7413 Dual 4 input NAND Schmitt trigger

7414 Hex inverter Schmitt trigger

รูปคล่ืนทางเ อาทพุ ต

รูปคล่ืนทางเ อาทพุ ต

สัญ ลักษณ

สัญ ลักษณ

287

นิพนธ บาดกลาง หลักการดิจิตอล

7.7.3 ชมิตต ทริกเกอร สัญญาณที่ใชในระบบดิจิตอลตองมีลักษณะเปนสัญญาณรูปสี่เหล่ียม คือตองมีลักษณะเปนลอจิก 0 หรือ 1 คอนขางชัดเจน ถาหากเปนรูปสี่เหล่ียมที่มีรูปรางไมเหมาะสม การทํางานของระบบอาจเชื่อไมไดวาระบบทํางานถูกตอง จึงมีการสรางวงจรพิเศษ เพื่อทําหนาที่ปรับแตงรูปรางของสัญญาณทางเอาทพุต ใหเปนรูปคล่ืนสี่เหล่ียม เพื่อใหอุปกรณดิจิตอลทํางานเที่ยงตรงขึ้น วงจรดังกลาวจะประกอบลงในตัวไอซีลอจิกเกต ซ่ึงเรียกวา ไอซี แบบชมิตตทริกเกอร (Schmitt trigger) ดังตัวอยางที่แสดงในภาพที่ 7.23 7.8 R - S ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณ ในภาพที่ 7.24 (ก) สัญญาณคลอก (CLK) จะสงผานเขาวงจรผลิตระดับแรงดัน เพื่อผลิตสัญญาณพัลซแคบ ๆ ในชวงขอบขาขึ้นของสัญญาณคลอก สงผานเขา R - S แลตซ ทําใหจังหวะการทํางานของฟลิปฟลอปเกิดขึ้นในชวงขอบสัญญาณขาขึ้น ในภาพที่ 7.24 (ข) เปนสัญลักษณของ R - S ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณขาขึ้น (ก) (ข) (ค) (ง) ภาพที่ 7.24 R - S ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณขาขึ้น (ก) ลอจิกไดอะแกรม (ข) สัญลักษณ (ค) ตารางความจริง (ง) ไดอะแกรมเวลา ที่มา (Leach, D. P. , 2001, p 293)

CLK S R Qn+1 Action ↑

↑

↑

↑

0 0 1 1

0 1 0 1

Qn 0 1 ?

No change Reset Set Illegal

t0 t1 t2 t3 t4 CLK

PT S R Q

S Q

QRR

S

C LK PTS Q

QR

CLK

288

นิพนธ บาดกลาง หลักการดิจิตอล

ในภาพที่ 7.24 (ค) แสดงตารางความจริง สัญลักษณลูกศร (↑) แสดงถึงสัญญาณคลอกชนิดขอบขาขึ้น เมื่ออินพุต R และ S มีคาลอจิกตามที่กําหนด ขณะเดียวกันมีชวงขอบสัญญาณคลอกขาขึ้นเขามาก็จะทําใหเอาทพุต (Q) เปลี่ยนสถานะหรือเกิดสถานะใหมขึ้น สวนในภาพที่ 7.24 (ง) แสดงไดอะแกรมเวลา หรือความสัมพันธของการเกิดรูปคลื่นทางอินพุตและเอาทพุต จะเห็นวารูปคลื่นของ PT จะเกิดแรงดัน สไปค (spike) ขึ้น ในตําแหนง t0, t1, t2, t3 และ t4 (ก) (ข) (ค) ภาพที่ 7.25 R - S ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณขาลง (ก) สัญลักษณ (ข) ตารางความจริง (ค) ไดอะแกรมเวลา ในภาพที่ 7.25 แสดงสัญลักษณ ตารางความจริง และไดอะแกรมเวลาหรือรูปคลื่น ของ R - S ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณขาลง สัญญาณ NT จะเปนระดับแรงดันที่เกิดขึ้นในชวงแคบ ๆ ขณะที่สัญญาณคลอกกําลังเปลี่ยนระดับลอจิกจาก HIGH ลงไป LOW พิจารณา ภาพที่ 7.25 (ค) ในชวงเวลาที่ t0, t1, t2, t3 และ t4 เปนชวงขอบขาลงของสัญญาณคลอก ระดับแรงดันของ NT ที่เกิดขึ้น แตละคร้ังจะทําใหเอาทพุต เปลี่ยนสถานะเปนไปตามตารางความจริง ในภาพที่ 7.24 (ข)

CLK S R Qn+1 Action ↓

↓

↓

↓

0 0 1 1

0 1 0 1

Qn 0 1 ?

No change Reset Set Illegal

t0 t1 t2 t3 t4

CLK

NT S R Q

S Q

QR

CLK

289

นิพนธ บาดกลาง หลักการดิจิตอล

7.9 D ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณ การควบคุมการทํางานของ D แลตซจะใชขา EN แตสําหรับ D ฟลิปฟลอปจะใชสัญญาณคลอกแทน ในภาพที่ 7.26 (ก) เปนการนํา R - S แลตซมาตอกับเกตควบคุม (แอนดเกต) และตออินเวอรเตอรระหวางขาอินพุตทั้งสอง จะเห็นวาวงจรดังกลาวเปนวงจร D แลตซ ตําแหนงของ NT ก็คือ ขา EN นั่นเอง ตางออกไปก็คือ มีสวนของวงจรสรางระดับแรงดันชวงขอบของสัญญาณคลอก ซ่ึงอาจจะเปนชวงขอบขาขึ้นหรือขอบขาลงก็ได แตในรูปจะเปนชนิดขอบขาลง (NT) ในภาพที่ 7.26 (ข) แสดงตารางความจริงของ D ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณขาลง ภาพที่ 7.26 (ค) แสดงสัญลักษณ และภาพที่ 7.26 (ง) แสดงไดอะแกรมเวลา D ฟลิปฟลอป ซ่ึงเอาทพุตจะเปลี่ยนสถานะที่ตําแหนง t0, t1, t2 t3 และ t4 ซ่ึงเปนชวงการเปลี่ยนแปลงระดับแรงดันของสัญญาณคลอกจาก HIGH มาเปน LOW (ก) (ข) (ค) (ง)

ภาพที่ 7.26 D ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณ (ก) ลอจิกไดอะแกรม (ข) ตารางความจริง (ค) สัญลักษณ (ง) ไดอะแกรมเวลา

CLK D Qn+1 0 ↓ ↓

X 0 1

Qn 0 1

(คาเดิม)

CLK NT D Q

S Q

QR

C LK

D

NT

ขอบขาข้ึน

D Q

Q

CLK

D Q

Q

CLK

ขอบขาลง

290

นิพนธ บาดกลาง หลักการดิจิตอล

7.9.1 อินพุตพรีเซต (Preset) และเคลียร (Clear) ในทางปฏิบัติเมื่อปอนแรงดันไฟฟาใหกับฟลิปฟลอป ฟลิปฟลอปจะเริ่มทํางานโดยการสุม ซ่ึงอาจจะใหเอาทพุต (Q) มีลอจิกเปน 0 หรือ 1 ก็ได ดังนั้นเพื่อใหการเริ่มตนทํางานตรงกับความตองการของผูใช ผูใชจะตองสามารถกําหนดเอาทพุตไดโดยตรง จึงทําใหตองมี ขาพรีเซต หรือ PRE และขาเคลียร หรือ CLR ขาทั้งสองนี้เรียกวา ไดเร็กอินพุต (direct input) หรือ อะซิงโครนัสอินพุต (asynchronous input) ขาทั้งสองจะสามารถกําหนดคาลอจิกใหเอาทพุตของ ฟลิปฟลอปไดโดยตรง โดยไมเกี่ยวของกับสัญญาณคลอก สวนอินพุต D นั้น เรียกวา ซิงโครนัส อินพุต (synchronous input) เพราะการแลตซขอมูลจะสัมพันธกับสัญญาณคลอกหรือเขาจังหวะกับสัญญาณคลอก ในภาพที่ 7.27 แสดง D ฟลิปฟลอป มีขาเคลียร (CLR) และขาพรีเซต (PRE) เปนชนิดแอกทีฟ HIGH คือ เมื่อใหลอจิก 1 แก ขาพรีเซต จะใหเอาทพุต Q มีสถานะเปน 1 และใหคาลอจิก 1 แกขาเคลียร จะทําใหเอาทพุต Q มีสถานะเปน 0 ทันที โดยไมตองรอสัญญาณคลอก

(ก (ข) ภาพที่ 7.27 D ฟลิปฟลอปที่มีพรีเซต (PRE) และเคลียร (CLR)

(ก) ลอจิกไดอะแกรม (ข) สัญลักษณ

S Q

QR

C LK

D

PT

C LR

PR E

D Q

Q

CLK

CLR

PR E

PR E และ C LR PR E และ C LRแอกทีฟ H IGH แอกทีฟ LOW

D Q

Q

CLK

C LR

PR E

291

นิพนธ บาดกลาง หลักการดิจิตอล

7.9.2 ตัวอยางไอซี D ฟลิปฟลอป 74X74 เปนไอซีทีทีแอล ภายในไอซีประกอบดวย D ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณขาขึ้น จํานวน 2 ตัว มีขาฟรีเซต และขาเคลียร เปนแบบแอกทีฟ LOW ทั้งสองตัวทํางานแยกกันโดยอิสระ ในภาพที่ 7.28 (ก) แสดงตําแหนงขาของ 74X74 74X175 เปนไอซีทีทีแอล ภายในประกอบดวย D ฟลิปฟลอปแบบกระตุนขอบสัญญาณขาขึ้น จํานวน 4 ตัว เปนไอซี 16 ขา โดยใชขาสัญญาณคลอก และขาเคลียรรวมกันทั้ง 4 ตัว ขาเคลียรเปนแบบแอกทีฟ LOW คือ เมื่อใหลอจิก 0 ที่ขาเคลียรจะทําใหเอาทพุต Q ทั้งหมดเปน ลอจิก 0 ทันที แสดงตําแหนงขาในภาพที่ 7.28 (ข)

(ก) (ข)

ภาพที่ 7.28 ไอซี D ฟลิปฟลอป (ก) ไอซีเบอร 74X74 (ข) ไอซีเบอร 74X175 ที่มา (Unicorn electronics, 2005) 7.10 J – K ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณ J – K ฟลิปฟลอป ไดถูกพัฒนาขึ้นเพื่อแกไขขอบกพรองของ R - S ฟลิปฟลอป กลาวคือ ในขณะที่อินพุต S = 1 และ R = 1 ฟลิปฟลอปจะอยูในสถานะที่ไมสามารถบอกไดวาเอาทพุต Q จะมีคาลอจิกเปนอะไร หรือ Q และ Q มีคาลอจิกเหมือนกัน ซ่ึงไมใชคุณลักษณะของ ฟลิปฟลอป แต J – K ฟลิปฟลอปจะทําใหฟลิปฟลอปอยูในสถานะที่เรียกวา ทอกเกิ้ล (Toggle) คือ เอาทพุต Q และ Q จะมีคาลอจิกเปน 0 และ 1 สลับกันตลอดเวลา ที่มีสัญญาณกระตุนจากคลอก ในภาพที่ 7.29 (ก) แสดงลอจิกไดอะแกรมของ J – K ฟลิปฟลอปที่ปรับปรุงจาก R - S ฟลิปฟลอป โดยการนําเอาทพุต Q ตอยอนกลับมาเขาเกตควบคุม (แอนดเกต) รวมกับอินพุต K และเอาทพุต Q ตอยอนกลับมาเขาแอนดเกตรวมกับอินพุต J ดังนั้นจะทําใหมีอินพุตที่จะตองพิจารณา 3 อินพุต คือ J, K และ Qn (Qn คือ สถานะปจจุบันของ Q) และมีเอาทพุต Qn+1

12

1

2

3

4

5

6

7

14

13

11

10

9

8

74X7412

1

2

3

4

5

6

7

14

13

11

10

9 8

15

16

74X175

GND1Q1Q1PRE

2PRE

2Q2Q

1CLK2CLK

1D2D

1CLR2CLR+Vcc CLR

Q1

D1D2Q2Q2

Q1

GNDCLKQ3Q3

Q4Q4

D3D4

+Vcc

292

นิพนธ บาดกลาง หลักการดิจิตอล

(Qn+1 คือ เอาทพุตที่จะเกิดขึ้นจากผลของอินพุตทั้ง 3) และสามารถที่จะเขียนเปนตารางการทํางานไดดังภาพที่ 7.29 (ข) (ก) (ข) ภาพที่ 7.29 J – K ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณ (ก) ลอจิกไดอะแกรม (ข) ตารางความจริง อธิบายตามตารางการทํางาน

1) เมื่อ J = 0, K = 0 ในตารางลําดับที่ 1 และ 2 จะทําใหเอาทพุตของแอนดเกตทั้งสองตัวมีคาลอจิกเปน “0” ไมวา Qn = 0 หรือ 1 ก็ตาม ดังนั้น R - S แลตซจะอยูในสถานะเก็บขอมูลเดิม (Qn)

2) เมื่อ J = 0, K = 1 และ Qn = 0 (ในตารางลําดับที่ 3) ทําใหเอาทพุตของแอนดเกตทั้งสองตัวมีคาลอจิกเปน “0” ดังนั้น R - S แลตซ จะอยูในสถานะเก็บขอมูลเดิม (Qn) ทําให Qn+1 = 0 แตเมื่อ Qn = 1 (ในลําดับที่ 4) ทําใหเอาทพุตของแอนดเกตตัวลางมีคาลอจิกเปน “1” และตัวบนมีคาลอจิกเปน “0” R - S แลตซจะอยูในสถานะรีเซต ทําให Qn+1 = “0”

3) เมื่อ J = 1, K = 0 และ Qn = 0 (ลําดับที่ 5) ทําใหเอาทพุตของแอนดเกตตัวบนมีคาลอจิกเปน “1” ตัวลางเปน “0” R - S แลตซจะอยูในสถานะเซ็ต ทําให Qn+1 = “1” แตเมื่อ Qn = 1 (ในลําดับที่ 6) ทําใหเอาทพุตแอนดเกตทั้งสองตัว มีคาเปน “0” R - S แลตซจะอยูในสถานะเก็บขอมูลเดิม (Qn)

4) เมื่อ J = 1, K = 1 และ Qn = 0 (ลําดับที่ 7) ทําใหเอาทพุตของแอนดเกตตัวบนมีคาเปน “1” และตัวลางมีคาเปน “0” แลตซอยูในสถานะเซต Qn+1 = “1” หรือมีคาเทากับ nQ ทํานองเดียวกันเมื่อ Qn = 1 (ลําดับที่ 8) ก็จะทําใหแลตซอยูในสถานะ รีเซต Qn+1 = “0” หรือมีคาเทากับ nQ

ลําดับ J K Qn Qn+1 Action 1 2

0 0

0 0

0 1

0 1 No Change (Qn)

3 4

0 0

1 1

0 1

0 0

No change Reset

5 6

1 1

0 0

0 1

1 1

Set No change

7 8

1 1

1 1

0 1

1 0

Set ( nQ ) Reset ( nQ )

CL KJ S Q

QRK

293

นิพนธ บาดกลาง หลักการดิจิตอล

จากตารางการทํางานของ J – K ฟลิปฟลอป ในภาพที่ 7.29 (ข) จะสามารถเขียนเปนผังคานอจห และสมการลอจิกไดดังภาพที่ 7.30 (ก) Qn+1 = nn QK QJ + (ก) (ข)

ภาพที่ 7.30 สมการลอจิกและตารางความจริงของ J – K ฟลิปฟลอป (ก) K – map และสมการลอจิก (ข) ตารางความจริง ในภาพที่ 7.30 (ข) สรุปเปนตารางความจริง J – K ฟลิปฟลอป โดยพิสูจนจากสมการในภาพที่ 7.30 (ก) ดังนี้

Qn+1 = nn QK QJ +

1) เมื่อ J = 0, K = 0 : Qn+1 = 0 + 1·Qn = Qn (No change) 2) เมื่อ J = 0, K = 1 : Qn+1 = 0 + 0 = 0 (Reset) 3) เมื่อ J = 1, K = 0 : Qn+1 = 1· nQ + 1·Qn

= 1·( nQ + Qn) = 1·1 = 1 (Set)

4) เมื่อ J = 1, K = 1 : Qn+1 = 1· nQ + 0 = nQ (Toggle) ตัวอยางที่ 7.6 จงเขียนลอจิกไดอะแกรมของ J – K ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณ ขาลง มีขาพรีเซต และขาเคลียร ที่ทํางานแบบแอกทีฟ HIGH

Qn Qn JK 0 1 JK 0 0 JK 1 0 JK 1 1

J K Qn+1 Action 0 0 1 1

0 1 0 1

Qn 0 1

Qn

No change Reset Set Toggle

294

นิพนธ บาดกลาง หลักการดิจิตอล

วิธีทํา (ก) (ข) ภาพที่ 7.31 J – K ฟลิปฟลอปมีขาพรีเซตและเคลียร (ก) ลอจิกไดอะแกรม (ข) สัญลักษณ ในภาพที่ 7.31 (ก) แสดงลอจิกไดอะแกรมของ J – K ฟลิปฟลอปที่มีขาพรีเซตและขาเคลียร โดยใชออรเกต 2 อินพุต ตอเขากับอินพุตของ R - S แลตซ เมื่อใหลอจิก 1 ที่ขา PRESET และลอจิก 0 ที่ขา CLEAR จะทําใหแลตซถูกเซต สงผลใหเอาทพุต Q มีคาลอจิกเปน 1 ทํานองเดียวกัน ถา CLEAR = 1 และ PRESET = 0 แลตซจะถูกรีเซต Q จะมีลอจิกเปน 0 โดยไมสนใจอินพุต J, K และ CLK ตัวอยางที่ 7.7 จงสรางตารางความจริงของ J – K ฟลิปฟลอป จากสัญลักษณในภาพที่ 7.31 (ก) วิธีทํา (ก) สัญลักษณ (ข) ตารางความจริง ภาพที่ 7.32 ตารางความจริงของ J – K ฟลิปฟลอปที่มีขาเคลียร ตัวอยางที่ 7.8 จงเขียนไดอะแกรมเวลาของอินพุตและเอาทพุต ของ J – K ฟลิปฟลอปแบบ กระตุนดวยขอบสัญญาณขาขึ้น

CLK CLR J K Qn+1 Action X ↓ ↓ ↓ ↓

L H H H H

X 0 0 1 1

X 0 1 0 1

0 Qn 0 1 nQ

Clear No change Reset Set Toggle

C LKJ

N T

CL EAR

PR ESET

S Q

QRK

J Q

Q

CLK

CLR

PR E

K

J Q

Q

CLK

CLRK

295

นิพนธ บาดกลาง หลักการดิจิตอล

วิธีทํา ภาพที่ 7.33 ไดอะแกรมเวลาของ J – K ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณขาขึ้น จากไดอะแกรมเวลาในภาพที่ 7.33 ตําแหนง t1, t2, t3, t4, t5 และ t6 เปนตําแหนงที่ ฟลิปฟลอปจะเปลี่ยนสถานะ อธิบายไดดังนี้

1) ชวงเวลาของสัญญาณคลอกจาก t0 ถึง t1 เปนชวงคาเริ่มตน J, K และ Q มีคาลอจิกเปน 0

2) ที่ t1 J = 1, K = 0 ฟลิปฟลอปจะเปลี่ยนสถานะเปน เซต ทําให Q = 1 3) ที่ t2 และ t6 J = 0, K = 0 ฟลิปฟลอปจะอยูในสถานะเก็บขอมูล หรือโฮลด ทําให

Q มีคาลอจิกเหมือนเดิม คือ เหมือนคากอนหนานั้น 4) ที่ t3 และ t5 J = 0, K = 1 ฟลิปฟลอปจะเปลี่ยนสถานะเปน รีเซต ทําให Q = 0 5) ที่ t4 J = 1, K = 1 ฟลิปฟลอปจะเปลี่ยนสถานะเปน ทอคเกิ้ล ทําใหคา Q เปลี่ยน

จากคา 0 กลับมาเปน 1 7.11 J – K มาสเตอร - สเลปฟลิปฟลอป เครื่องมือเครื่องใชดิจิตอลบางชนิดที่ตองการความเที่ยงตรง เชน วงจรควบคุม เครื่องมือวัด และงานที่ตองการความเร็วสูง ฟลิปฟลอปที่ใชในวงจรดังกลาว ตองทํางานไดแมนยํา เนื่องจากภายในตัวไอซีจะประกอบไปดวยทรานซีสเตอร และไดโอด สัญญาณอินพุตที่ปอนเขาไป จะตองเสียเวลาเล็กนอย (nanosecond) กอนที่จะมีผลออกทางเอาทพุต ซ่ึงเวลาที่เสียไปสวนนี้เรียกวา เวลาหนวงภายในตัวไอซี (tp) เนื่องจาก J – K ฟลิปฟลอปจะตองปอนกลับจากเอาทพุต Q ไปอินพุต K และ Q ไป J จึงทําใหคาทางอินพุตเกิดการเปลี่ยนแปลงขณะที่อยูในชวงเวลาขอบขาขึ้นหรือขอบขาลงของคลอก เหตุการณดังกลาวจะทําใหเอาทพุต Q แกวงไปมาระหวาง 0 กับ 1 ซ่ึงปรากฏการณนี้เกิดจากการวิ่งไลกันของสัญญาณ

t0 t1 t2 t3 t4 t5 t6 CLK

J K Q

Set Hold Reset Toggle Reset Hold

296

นิพนธ บาดกลาง หลักการดิจิตอล

การแกปญหาดังกลาวจะใช J – K ฟลิปฟลอป 2 ตัว มาตอกันเรียกวา มาสเตอรสเลฟ ฟลิปฟลอป (Master - slave Flip – flop) โดยตัวแรกเรียกวา มาสเตอร และตัวที่ 2 เรียกวา สเลฟ ตอเชื่อมกันโดยเอาทพุต Q ของมาสเตอรตอกับอินพุต J ของสเลฟ และเอาทพุต Q ของมาสเตอรตอกับอินพุต K ของสเลฟ สัญญาณควบคุมหรือสัญญาณคลอกจะทํางานตรงขามกัน โดยมีอินเวอรเตอรตอเพื่อกลับสัญญาณ ดังแสดงในภาพที่ 7.34 (ก) (ก) (ข) ภาพที่ 7.34 J – K มาสเตอรสเลฟฟลิปฟลอป (ก) ลอจิกไดอะแกรมของ J – K มาสเตอรสเลฟฟลิปฟลอป (ข) สัญญาณคลอก พิจารณาจากภาพที่ 7.34 (ก) สามารถอธิบายการทํางาน ดังนี้

1) มาสเตอร-ฟลิปฟลอป เปนแบบกระตุนดวยขอบสัญญาณขาขึ้น และตัวสเลฟ- ฟลิปฟลอป ทํางานชวงขอบขาลงของสัญญาณคลอก เพราะสัญญาณคลอกถูกกลับคาดวยอินเวอรเตอร ถาให J = 1 และ K = 0 ตัวมาสเตอร-ฟลิปฟลอปจะอยูในสถานะ เซต (Q = 1) เมื่อมีคลอกขอบขาขึ้นเขามา Q จะสงคาลอจิก 1 ใหอินพุต J ของสเลฟ-ฟลิปฟลอป และเมื่อคลอกมีขอบขาลง (ตรงกับขอบขาขึ้นของ CLK

พิจารณาภาพที่ 7.34 (ข)) เขามา สเลฟจะอยูในสถานะ เซต (Q = 1) เชนกัน 2) ถา J = 0 และ K = 1 มาสเตอรจะอยูในสถานะ รีเซต Q ของมาสเตอรจะมีลอจิก

เปน 1 และสงคาลอจิกใหอินพุต K ของสเลฟ ดังนั้น เมื่อมีขอบสัญญาณคลอกขาลงเขามา สเลฟจะมีสถานะเปน รีเซต เชนกัน

3) ถา J และ K มีลอจิกเปน 1 ทั้งคู มาสเตอรจะอยูในสถานะ ทอคเกิ้ล ขณะที่คลอกมีขอบขาขึ้นเขามา และสเลฟก็จะอยูในสถานะ ทอคเกิ้ล เมื่อคลอกมีขอบขาลงเขามาเชนเดียวกัน

4) ถา J และ K มีลอจิกเปน 0 ทั้งคู ฟลิปฟลอปก็จะอยูในสถานะเก็บขอมูล

K

J

C LK PTS Q

QR

C LK PTS Q

QR

CLK

C LK

M ASTER SLAVE

C LK

C LK

MASTER clock

SLAVE clock

297

นิพนธ บาดกลาง หลักการดิจิตอล

จะเห็นวามาสเตอรและสเลฟจะทํางานสัมพันธกัน นั่นคือ เมื่อมาสเตอรมีสถานะ เซต สเลฟก็จะมีสถานะเปน เซต และถามาสเตอรมีสถานะเปน รีเซต สเลฟก็จะมีสถานะ รีเซต ดวยเสมอ การเกิดสถานะอื่น ๆ ก็เชนเดียวกัน การทํางานของมาสเตอรสเลฟฟลิปฟลอปจะเปนการทํางานซอนกันสองครั้ง ทําใหไดลอจิกทางเอาทพุตถูกตองและแมนยํามากขึ้น ภาพที่ 7.35 ตําแหนงขาและสัญลักษณของไอซี J – K ฟลิปฟลอป ที่มา (Unicorn electronics, 2005) ไอซี J – K ฟลิปฟลอปสวนใหญเปนชนิดมาสเตอรสเลฟฟลิปฟลอป ซ่ึงมีทั้งแบบกระตุนดวยระดับแรงดัน หรือกระตุนดวยพัลซ และกระตุนดวยขอบสัญญาณ ตัวอยางเชน 7473, 7476, 7478 และ 74107 เปนแบบกระตุนดวยระดับแรงดันบวก สวนรุนที่ปรับปรุงใหมจะเปนแบบกระตุนดวยขอบสัญญาณขาลง ไดแก 74LS73A, 74LS76A, 74LS78A และ 74LS107A ในภาพที่ 7.35 แสดงตําแหนงขาและสัญลักษณของ J – K ฟลิปฟลอป

GND1Q

2Q2Q

1CLK

2CLK

1K

2J

+Vcc

1JGND

2CLK

2J

2Q

1Q

2K +Vcc

GND

1Q

2Q2Q

1CLK

2CLK

1J

2J

+Vcc

12

1

2

3

4

5

6

7

14

13

11

10

9

8

74X73

12

1

2

3

4

5

6

7

14

13

11

10

9 8

15

16

74X76

7476 74LS76A

12

1

2

3

4

5

6

7

14

13

11

10

9

8

74X107

1CLR

1PRE

2CLR

1Q1J

2K

1CLR

1CLK

2PRE2CLR

2Q

1Q

1K

1CLR

2CLR

1Q

1K2K

7473

J Q

Q

CLK

C LRK

74LS73A

J Q

Q

CLK

CLRK

J Q

Q

CLK

K

J Q

Q

CLK

K

PR E PR E

C LR CLR

74107

J Q

Q

CLK

CLRK

74LS107A

J Q

Q

CLK

C LRK

298

นิพนธ บาดกลาง หลักการดิจิตอล

7.12 T ฟลิปฟลอป T ฟลิปฟลอป หรือทอกเกิ้ลฟลิปฟลอป (Toggle Flip – Flop) เปนฟลิปฟลอปที่เปลี่ยนสถานะทุกครั้งที่มีสัญญาณคลอกเขามา ปกติจะมีอินพุตเดียว คือ T การทํางานจะใชสถานะของ ฟลิปฟลอปเพียง 2 สถานะ คือ เซต ทําใหเอาทพุต Q = 1 และสถานะ รีเซต ทําให Q = 0 ซ่ึงสถานะทั้งสองจะสลับกันเกิดตลอดเวลาที่สัญญาณคลอกเขามา T ฟลิปฟลอปอาจมีอินพุตอีนาเบิล (EN) สําหรับควบคุมการทํางาน ปกติ ถา EN = 1 ฟลิปฟลอปจะทํางานตามฟงกชันปกติ แตถา EN = 0 ฟลิปฟลอปจะหยุดทํางานหรือโฮลด ภาพที่ 7.36 T ฟลิปฟลอป (ก) สัญลักษณ T ฟลิปฟลอป (ข) สัญลักษณ T ฟลิปฟลอป ที่มีขาควบคุม EN (ค) และ (ง) ดัดแปลง D ฟลิปฟลอปใหเปน T ฟลิปฟลอป สัญลักษณของ T ฟลิปฟลอป แสดงในภาพที่ 7.36 (ก) และภาพที่ 7.36 (ข) สําหรับในภาพที่ 7.36 (ค) และ (ง) เปน T ฟลิปฟลอปที่ดัดแปลงมาจาก D ฟลิปฟลอป ตัวอยางที่ 7.9 จงดัดแปลง R-S ฟลิปฟลอป และ J-K ฟลิปฟลอปใหเปน T ฟลิปฟลอป วิธีทํา จะตองดัดแปลงวงจรใหฟลิปฟลอปทั้งสองชนิดใหอยูในสถานะ ทอกเกิ้ล หรือสถานะ เซต และ รีเซต สลับกันตลอดเวลาที่มีคลอกเขามา

(ก ) (ข)

Q

Q

CLKT

EN Q

Q

CLKT

(ค) (ง)

Q

Q

CLKT

Q

Q

CLKT

D EN D

299

นิพนธ บาดกลาง หลักการดิจิตอล

ภาพที่ 7.37 ดัดแปลง R-S ฟลิปฟลอปเปน T ฟลิปฟลอป จากภาพที่ 7.37 จะได S = Q และ R = Q ดังนั้น S และ R จะมีคาตางกันอยูตลอดเวลา ตามสถานะของ Q และ Q ในการทํางานจะกําหนดให EN = 1 ตลอดเวลา

1) เมื่อเอาทพุตปจจุบัน (Qn) มีคาลอจิกเปน 1 ทําให S = 0 และ R = 1 เปนผลทําใหเอาทพุตที่จะเกิดขึ้นตอไป (Qn+1) มีสถานะเปน รีเซต (Qn+1 = 0)

2) ถา Qn = 0 ทําให S = 1 และ R = 0 เปนผลทําใหเอาทพุตที่เกิดขึ้นตอไปมีสถานะเปน เซต (Qn+1 = 1)

นั่นคือเมื่อมีคลอกขอบขาขึ้นเขามาแตละครั้งจะทําใหฟลิปฟลอปเปลี่ยนสถานะอยู 2 สถานะ คือ เซต และ รีเซต สลับกันตลอดเวลา ภาพที่ 7.38 ดัดแปลง J-K ฟลิปฟลอปเปน T ฟลิปฟลอป ในภาพที่ 7.38 กําหนดให EN = 1 เมื่อคลอกขอบขาขึ้นเขามา จะทําใหฟลิปฟลอปเปลี่ยนสถานะเปน เซต และ รีเซต สลับกันไปตลอดเวลาตราบที่ EN ยังมีลอจิกเปน 1 เพราะวา J และ K มีลอจิกเปน 1 ทั้งคู จะทําให J-K ฟลิปฟลอปอยูในสถานะทอคเกิ้ล ดูตารางความจริง ของ J-K ฟลิปฟลอป ในภาพที่ 7.30 (ข)

S Q

QR

T CLKE N=" 1"

J Q

QK

T CLK

EN =" 1"

300

นิพนธ บาดกลาง หลักการดิจิตอล

ตัวอยางที่ 7.10 จงเขียนรูปคลื่น อินพุต T และเอาทพุต Q ของ T ฟลิปฟลอปที่ตอกัน 2 ตัว ในภาพที่ 7.39 (ก) โดยกําหนดให EN เปน HIGH วิธีทํา (ก) (ข) ภาพที่ 7.39 แสดงไดอะแกรมเวลาของ T ฟลิปฟลอป (ก) ลอจิกไดอะแกรม (ข) ไดอะแกรมเวลา ในภาพที่ 7.39 แสดงไดอะแกรมเวลา รูปคลื่น T ก็คือ สัญญาณคลอกที่มีความถี่คงที่ปอนเขาขา CLK ของ ฟลิปฟลอปตัวแรกจะทําใหเอาทพุต QA เปลี่ยนสถานะทุกครั้ง ที่มีขอบขาขึ้นของสัญญาณ T ทําใหความกวางของรูปคลื่น QA กวางเปน 2 เทา ของสัญญาณ T สัญญาณจากเอาทพุต QA ถูกปอนเขามา CLK ของฟลิปฟลอปตัวที่ 2 ทําให QB เปลี่ยนสถานะทุกครั้งที่มีขอบสัญญาณขาขึ้นของ QA ทําใหรูปคลื่น QB มีความกวางเปน 4 เทาของความถี่สัญญาณ T ในทํานองเดียวกันถาตอฟลิปฟลอปเพิ่มขึ้นอีกเปน 3 หรือ 4 ตัว ก็จะทําใหรูปคลื่นของเอาทพุตกวางขึ้นเปน 8 หรือ 16 เทา ตามลําดับ วงจรดังกลาวนี้เรียกวา วงจรหารความถี่ มันจะสามารถหารความถี่ดวย 2n ถา n คือ จํานวนฟลิปฟลอปที่ตออยูในวงจร

T

QA

QB

J Q

QK

T CLK

E N=" 1" J Q

QK

CLK

Q A Q B

301

นิพนธ บาดกลาง หลักการดิจิตอล

สรุป ฟลิปฟลอป เปนวงจรอิเล็กทรอนิกส ที่มีสถานะเสถียร 2 สถานะ ฟลิปฟลอป เรียกชื่อไดอีกอยางหนึ่งวา อุปกรณไบสเตเบิล ฟลิปฟลอปพื้นฐาน ไดแก แลตซ หรือ R-S ฟลิปฟลอป สามารถที่จะสรางขึ้นดวยแอนดเกต 2 ตัว หรือนอรเกต 2 ตัว โดยมีการตอเอาทพุตยอนกลับ สัญญาณอินพุต เซต หรือ S จะมีผลทําใหเอาทพุต Q เปน 1 และสัญญาณอินพุตรีเซต หรือ R จะมีผลทําใหเอาทพุต Q เปน 0 R-S ฟลิปฟลอป หรือแลตซอยางงาย เอาทพุตจะเปลี่ยนสถานะทันที เมื่อปอนสัญญาณอินพุตให R และ S R-S ฟลิปฟลอป สามารถที่จะดัดแปลงใหเปนคลอก หรือ เกต R-S ฟลิปฟลอป ซ่ึงจะสามารถเปลี่ยนสถานะได โดยปอนสัญญาณคลอกขณะที่มีคาลอจิกทาง อินพุต (R, S) ที่เหมาะสม J-K ฟลิปฟลอป ที่ทํางานดวยขอบสัญญาณ เมื่อ J = 0 และ K = 0 ฟลิปฟลอปจะเก็บขอมูล (ขอมูลคงเดิม) J = 0 และ K = 1 ฟลิปฟลอปจะรีเซต J = 1 และ K = 0 ฟลิปฟลอปจะเซต J = 1 และ K = 1 ฟลิปฟลอปจะทอกเกิ้ล ทั้ง R-S และ J-K ฟลิปฟลอป สามารถที่จะดัดแปลงเปน D ฟลิปฟลอปได ฟลิปฟลอปสามารถที่จะประยุกตใชงานไดหลายอยาง ไดแก การเก็บขอมูล (Register) วงจรนับ (Counter) วงจรหารความถี่ (frequency Divider) เปนตน แบบฝกหัดบทที่ 7 7.1 เขียนวงจร R-S นอรแลตซ จากภาพที่ 7.6 (ข) 4 วงจร แลวใสคาลอจิกให S = R = 0,

S = R = 1, S = 1 และ R = 0, และ S = 0 และ R = 1 ตามลําดับ ทุกวงจรใหเขียนคาลอจิกทางเอาทพุตที่เกิดขึ้น

7.2 เขียนวงจร S - R แนนดแลตซ จากภาพที่ 7.8 (ก) 4 วงจร แลวใสคาลอจิกให 0 R S == , 1 R S == , S = 1 และ R = 0, และ S = 0 และ R = 1 ตามลําดับ พรอมทั้งเขียนคาลอจิกทาง

เอาทพุตที่เกิดขึ้น 7.3 เขียนวงจร R-S แนนดแลตซ จากวงจรภาพที่ 7.10 (ก) 4 วงจรแลวใสคาลอจิก S = R = 0,

S = R = 1, S = 1 และ R = 0, และ S = 0 และ R = 1 ตามลําดับ พรอมทั้งเขียนคาลอจิกทางเอาทพุตที่เกิดขึ้น

7.4 จากรูปคลื่นในภาพที่ 7.40 (ก) ถานําไปใชกับเกต R-S แลตซ ในภาพที่ 7.13 (ก) จงเขียนรูปคลื่นทางเอาทพุต ถา Q เร่ิมตนที่ลอจิก 0

302

นิพนธ บาดกลาง หลักการดิจิตอล

(ก) (ข) ภาพที่ 7.40 ไดอะแกรมเวลา (ใชตอบแบบฝกหัดบทที่ 7) 7.5 จากรูปคลื่นในภาพที่ 7.40 (ข) ถานําไปใชกับ D แลตซ ในภาพที่ 7.16 จงเขียนรูปคลื่นของ

ขอมูล D ที่ถูกเก็บในฟลิปฟลอป 7.6 R-S ฟลิปฟลอปที่กระตุนดวยขอบสัญญาณ ดีกวา คลอกหรือเกต R-S ฟลิปฟลอป อยางไร 7.7 รูปคลื่นในภาพที่ 7.24 (ง) เปนตัวอยางการทํางานของ R-S ฟลิปฟลอปแบบกระตุนดวยขอบ

สัญญาณขาขึ้น ถาสลับอินพุต ให S เปน R และ R เปน S จงเขียนรูปคลื่นทางเอาทพุต 7.8 ในภาพที่ 7.41 (ก) แสดงสัญญาณคลอก และเอาทพุต Q ของ R-S ฟลิปฟลอป ที่กระตุนดวย

ขอบสัญญาณ ทานคิดวาฟลิปฟลอปนี้เปนแบบกระตุนดวยขอบขาขึ้นหรือขอบขาลง เพราะอะไร และใหเขียนรูปคลื่นของอินพุต R และ S ที่สอดคลองกับการเกิดรูปคลื่นของเอาทพุต Q

(ก) (ข) ภาพที่ 7.41 ไดอะแกรมเวลา (ใชตอบแบบฝกหัดบทที่ 7)

EN S R

(CLK) EN

D

t0 t1 t2 t3 CLK

Q

t0 t1 t2 t3 CLK

t4 t5

Q

303

นิพนธ บาดกลาง หลักการดิจิตอล

7.9 ในภาพที่ 7.41 (ข) แสดงสัญญาณคลอกและเอาทพุต Q ของ R-S ฟลิปฟลอป ที่กระตุนดวยขอบสัญญาณ ทานคิดวาฟลิปฟลอปนี้เปนแบบกระตุนดวยขอบขาขึ้นหรือขอบขาลง เพราะอะไร และใหเขียนรูปคลื่นของ R และ S ที่สอดคลองกับการเกิดรูปคลื่นของเอาทพุต Q

7.10 D ฟลิปฟลอปที่กระตุนดวยขอบสัญญาณขาขึ้น มีรูปคลื่นทางอินพุต ดังแสดงในภาพที่ 7.40(ข) จงเขียนรูปคลื่นทางเอาทพุต Q

7.11 D ฟลิปฟลอปที่กระตุนดวยขอบสัญญาณขาลง มีรูปคลื่นทางอินพุต ดังแสดงในภาพที่ 7.40(ข) จงเขียนรูปคลื่นทางเอาทพุต Q

7.12 เขียนสัญลักษณ J-K ฟลิปฟลอป แบบกระตุนดวยขอบสัญญาณขาขึ้น แลวตอ J = K = 1 กําหนดใหเอาทพุตเริ่มตนที่ Q = 1 จงแสดงไดอะแกรมเวลาของเอาทพุต Q และ Q ขณะที่มีสัญญาณคลอกขอบขาขึ้น เขามา 4 คร้ัง

7.13 จากโจทยในขอ 7.12 ถาปอนสัญญาณคลอกที่มีความถี่ 1 MHz เขาไป และฟลิปฟลอปมีคาเวลาหนวงภายในตัวไอซี (tp) เทากับ 50 ns จงเขียนไดอะแกรมเวลาของคลอก และเอาทพุต Q ที่แสดงใหเห็นชวงเวลา tp ดวย

7.14 ใหทําโจทยในขอ 7.13 โดยใหใช J-K ฟลิปฟลอปแบบกระตุนดวยขอบสัญญาณขาลง 7.15 ใช J-K ฟลิปฟลอป เบอร 74LS107A นํามาตอกันสองตัว ดังแสดงในภาพที่ 7.39 (ก) เพื่อหาร

ความถี่ 1000 kHz ใหมีความถี่ออกทางเอาทพุต Q ของฟลิปฟลอปตัวที่ 2 เพียง 250 kHz จงเขียนลอจิกไดอะแกรม พรอมกําหนดขาของไอซี