บทที่ 5 ฟลิปฟลอป

วงจรเกี่ยวกับระบบดิจิตอลอาจแบ่งได้เป็น 2 กลุ่ม กลุม่แรกจะเกี่ยวกับวงจรเชิงจัดหมู่ (combination logic) ซึ่งใช้อุปกรณ์ประเภท AND, OR และ NOT เกต อีกกลุ่มหนึ่งจะเกี่ยวกับวงจรเชิงลําดับ (sequential logic) วงจรประเภทนี้มักจะมีสัญญาณเวลา (timing) และอุปกรณ์เกี่ยวกับหน่วยความจําต่างๆ มาเกี่ยวข้องด้วย พ้ืนฐานไดอะแกรมของวงจร combination จะใช้ลอจิกเกต แต่พ้ืนที่ของไดอะแกรมของวงจร sequential จะใช้ฟลิปฟลอป (FF) ในบทนี้จะกล่าวถึงอุปกรณ์ทางดิจิตอลที่มีช่ือเรียกว่า ฟลิปฟลอป ซึ่งจะใช้ประกอบกับวงจรอื่นๆ มากมาย เช่น วงจรนับ, ชิพรีจีสเตอร์ และอปุกรณ์หน่วยความจําต่างๆ

1.R – S ฟลิปฟลอป (R – S Flip-Flop)

สัญลักษณ์ทางลอจิกของ R – S ฟลิปฟลอป (R – S Flip-Flop) แสดงดังรูปที่ 1 โดยตัว R – S ฟลิปฟลอปจะมี 2 อินพุต คือ R และ S สําหรับเอาต์พุตจะมี 2 ตัว คือ Q และ Q (อ่านว่า not Q หรือ Q not) ค่าลอจิกของเอาต์พุตทั้งสองจะตรงข้ามกันหรือเป็นคอมพลีเมนต์ต่อกัน ถ้าเอาต์พุต Q เท่ากับ 1 เอาต์พุต Q จะเท่ากับ 0 สําหรับตัว R และ S ของอินพุตของฟลิปฟลอปจะแทนด้วยรีเซ็ต (reser) และเซ็ต (set) อินพุต

รูปที่ 1 สญัลักษณ์ของ R – S ฟลิปฟลอป ตารางที่ 1 ตารางความจริงของ R – S ฟลิปฟลอป

ตารางความจริงตารางที่ 1 จะแสดงการทํางานต่างๆ ของ R – S ฟลิปฟลอป ถ้าให้อินพุต S และ R ได้รับลอจิก 0 เอาต์พุตจะได้ลอจิก 1 ทั้งคู ่ เรียกว่าสภาวะ prohibited state ของฟลิปฟลอป สภาวะนี้จะไม่ใช้งาน ในบรรทัดที่ 2 ของตารางความจริงจะแสดงเมื่ออินพุต S เป็น 0 และอินพุต R เป็น 1 เอาต์พุต Q จะถูกเซ็ตเป็นลอจิก 1 เราเรียกว่า เซ็ต (set) ในบรรทัดที่ 3 อินพุต R จะเป็น 0 และอินพุต S จะเป็น 1 เอาต์พุต Q จะถูกรีเซ็ต (clear) เป็นลอจกิ 0 เราเรียกว่า รีเซ็ต (reset) สําหรับบรรทดัที่ 4 ของตาราฃความจริง อินพุตทั้งสอง ผR และ S) เป็น 1 ทําให้เอาต์พุตทั้งสองไม่มีการเปลี่ยนแปลง โดยจะคงค่า Q และ Q เอาไว้ เราเรียกว่า hold

จากตารางที่ 1 จะสังเกตเห็นว่าฟลิปฟลอปจะแอกตีฟที่ลอจิก 0 ถ้าใหล้อจิก 0 ไปทีข่าเซ็ต เอาต์พุต Q จะเป็น 1 ถา้ให้ลอจิก 0 ไปที่รีเซ็ต เอาต์พุต Q จะเป็น 1 เพราะว่าฟลิปฟลอปตัวนี้ถ้าได้ลอจิก 0 จะเป็นการอีนาเบิล (enable) ฟลิปฟลอป ถ้าดูสัญลักษณ์รูปที่ 1 จะเห็นว่าที่อินพุตของฟลิปฟลอปจะใส่อินเวอร์ตหรือจุดเอาไว้ที่อินพุต R และ S ซี่งเป็นการบอกว่าอินพุตเซ็ตและรเีซ็ตจะแอกตีฟที่ลอจิก 0

R – S ฟลิปฟลอป สามารถสร้างจากไอซีหรือเขียนขึ้นจากลอจิกเกตได้ดังรูปที่ 2 ซึ่งใช้ NAND เกตมาสร้างเป็น R – S ฟลิปฟลอป การทํางานต่างๆ จะเหมือนกบัตารางความจริงในตารางที่ 1

รูปที่ 2 การเขยีน R – S ฟลปิฟลอป จาก NAND เกต

ถ้าหากเขียนเป็นไดอะแกรมเวลา (timing diagrams) หรือรูปคลื่น (wave form) ของสัญญาณต่างๆ จากลอจิกของฟลิปฟลอป โดยเปรียบเทียบสัญญาณอินพุตและเอาต์พุต สามารถสังเกตได้จาก oscilloscope โดยแกนนอนเป็นแกนของเวลา (time) และแกนตั้งเป็นค่าความต่างศักย์ (voltage) รูปที่ 3 จะแสดงไดอะแกรมเวลาอินพุต (R, S) และไดอะแกรมเวล่เอาต์พุต (Q, Q) ของ R – S ฟลิปฟลอป โดยด้านบนของไดอะแกรมจะเป็นภาวะต่างๆ จากตารางที่ 1 รูปแบบของเอาต์พุต Q จะเซ็ตและรีเซ็ตตามเง่ือนไขของ R – S ฟลิปฟลอป สําหรับทางด้านขวาของไดอะแกรมจะเป็นค่าระดับลอจิก (0, 1) กํากับเอาไว้ด้วย

รูปที่ 3 ไดอะแกรมเวลาของ R – S ฟลิปฟลอป

ตัว R – S ฟลิปฟลอปอาจเรียกได้อีกว่า R-S แลตช์ (R-S latch) หรอืเซ็ต-รีเซ็ต ฟลิปฟลอป (set-reset flip-flop) ถึงตรงนี้เราได้รูแล้วว่าสัญลักษณแ์ละตาราความจริงของ R – S ฟลิปฟลอปเป็นอย่างไร นอกจากนี้ยังทราบว่าโหมดการทํางานต่างๆ 4 โหมดของ R – S ฟลิปฟลอปเป็นอย่างไรบ้าง ในทางปฏิบัติแล้ว การนําตัว R – S ฟลิปฟลอปมาใช้งานเราสามารถหามาได้ในรูปขิงไอซี เช่น เบอร์ 74LS279 ที่มี R – S ฟลิปฟลอปอยู่ภายในจํานวน 4 ตัว เป็นต้น

2. R – S ฟลปิฟลอปแบบใช้สัญญาณนาฬิกา

สัญลักษณ์ทางลอจิกของฟลิปฟลอปแบบใช้สัญญาณนาฬิกา (clock R-S flip-flop) แสดงได้ดังรูปที่ 5 จะสังเกตเห็นว่าคล้ายกับ R – S ฟลิปฟลอป แต่จะเพิ่มอินพุต CLK (สาํหรับ clock) เข้าไป ฟลิปฟลอปประเภทนี้เอาต์พุตจะเปลี่ยนแปลงได้ก็ต่อเมื่อมีสัญญาณกระตุ้นเข้าไป ในรูปที่ 6 แสดงไดอะแกรมเวลาของ clocked R-S flip-flop โดยมีสัญญาณอินพุต CLK อยู่ด้านบน พิจารณาสัญญาณ clock pulse (1) จะไม่มีผลต่อเอาต์พุต Q เพราะว่า S และ R มีค่าเป็น 0 ซึ่งฟลิปฟลอบนี้จะอยู่ในภาวะ hold mode หรือ clock pulse ลูกแรกเข้าไป หลังจากนั้นใหอิ้นพุต S เป็น 1 เอาต์พุต Q จะยังไม่เปลี่ยนแปลง เมือ่ขอบขาขึ้นหรือ rising edhe ของ clock pulse ลกูที่ 2 เข้ามา เอาต์พุต Q จะกลายเป็น 1 สาํหรับ Pulse ลูกที่ 3 และ 4 จะไม่มีผลต่อเอาต์พุต Q ของฟลิปฟลอป เนื่องจาก Pulse ลูกที่ 3 ฟลิปฟลอปอยู่ในสภาวะ set mode และ pulse ลูกที่ 4 ฟลิปฟลอปอยู่ในสภาวะ hold mode ต่อมาอินพุต R เป็น 1 เมื่อขอบขาขึ้นหรือ rising edhe ของ clock pulse ลูกที่ 5 เข้ามา เอาต์พุต Q จะ reset (หรือ clear) เป็น 0 ฟลิปฟลอปอยู่ในสภาวะ reset mode ใน clock pulse ลูกที่ 5 และ 6และ ฟลิปฟลอปอยู่ในสภาวะ hold mode ใน clock pulse ลูกที ่7

รูปที่ 5 สญัลักษณ์ของ clock R – S ฟลิปฟลอป

จะเห็นว่าเอาต์พุตของ clock R – S ฟลิปฟลอปนั้นจะเปลี่ยนแปลงไปได้ก็ต่อเมื่อมี clock pulse เข้ามาทางอินพุต เราพูดได้ว่าฟลิปฟลอปทํางานแบบ synchronous การทํางานในแบบนี้มีความสําคัญอย่างมากในระบบคอมพิวเตอร์และเครื่องคํานวณต่างๆ

คุณสมบัติอีกอย่างหนึ่งของ clock R – S ฟลิปฟลอป คือสามารถใช้เป็นหน่วยความจําได้ โดยใช้ในโหมดของ hold mode ซึ่งอินพุตมีการเปลี่ยนแปลงแต่ด้านเอาต์พุตจะไม่มีการเปลี่ยนแปลง โดยจะจําค่าเดิมได้ ในรูปที่ 6 การใช้งานใน hold mode ได้แก่ clock pulse ลูกที ่1, 4 และ 7

รูปที่ 6 waveform diagram ของ clock R – S ฟลิปฟลอป

สําหรับในรูปที ่7 (ก) แสดงตารางความจริงของ clocked R – S ฟลิปฟลอป 3 บรรทดับนของตารางความจริงเป็นสภาวะที่เรานํามาใช้งาน ส่วนบรรทัดล่างจะเป็นสภาวะที่ไม่ได้ใช้งาน จะสังเกตเห็นว่าอินพุต R และ S ของ clocked R – S ฟลิปฟลอปจะแอกตีฟที่ High กับอินพุต S เมื่ออินพุต R เป็น Low เมื่อมีสัญญาณ clock pulse เข้ามา เอาต์พุต Q จะถูกเซ็ตเป็น 1 สําหรับรูปที่ 7 (ข) จะแสดงการเขียนไดอะแกรมของการนําเกตมาสร้างเป็น clock R – S ฟลิปฟลอป ถ้าสังเกตให้ดีจะเห็นว่าเป็นการใช้ NAND เกต 2 ตัวมาเพิ่มทางอินพุตของ R – S ฟลิปฟลอป ผลลพัธ์จะได้เป็น clocked R – S ฟลิปฟลอป

รูปที่ 7 (ก) ตารางความจริงของ clock R – S ฟลิปฟลอป

(ข) การสร้าง clock R – S ฟลิปฟลอปจาก NAND เกต

3.ฟลปิฟลอปแบบ D

สัญลักษณ์ทางลอจิกของ D ฟลิปฟลอป (D Flip-Flop) แสดงได้ดังรูปที่ 9 (ก) โดยทางอินพุตจะมี data input (D) และ clock input (CLK) สําหรับเอาต์พุตจะมี 2 ค่า คือ Q และตัว Q ตัว D ฟลิปฟลอปบางครั้งจะเรียกว่า delay Flip-Flop กล่าวคือ “delay” จะเป็นค่าที่เกี่ยวข้องกับข้อมูล ซึ่งถ้ามีอินพุต D เข้ามา (เป็น 0 หรือ 1) ข้อมูลจะถกูหน่วงเวลาไปอีก 1 ลูกของสัญญาณนาฬิกาจึงจะออกมาทางเอาต์พุต Q ตารางความจรองของ D ฟลิปฟลอปแสดงไว้ในรูปที่ 9 (ข) จะสังเกตเห็นว่าเอาต์พุต Q จะมีค่าตามอินพุตหลังจากมี clock pulse เข้ามาหนึ่งลูก (เขียนเป็น Qn+1) ฟลิปฟลอปแบบนี้เราอาจมองง่ายๆ ว่า ถ้ามีอินพุตเข้ามาทาง D ข้อมูลนี้จะถกูส่งออกไปทางเอาต์พุตได้ก็ต่อเมื่อมีสัญญาณกระตุ้นเข้ามา

ตัว D ฟลิปฟลอปสามารถสรา้งจาก clock R – S ฟลิปฟลอปได้ โดยการเพิ่มอินเวอร์เตอร์เข้าไปทางอินพุตดังแสดงในรูปที่ 10 สําหรับ D ฟลิปฟลอปที่สร้างไว้ในไอซีส่วนมากจะเป็นดังรูปที่ 11 (ก) โดยจะเพิ่มอินพุตเข้าไปอีก 2 ตัวให้กับ D ฟลิปฟลอป คือขาอินพุต PS (preset) และขา CLR (clear) ขา PS นี้จะเป็นตัวเซ็ตเอาต์พุต Q ถ้าขานี้เป็นลอจิก 0 จะทําให้เอาต์พุต Q เป็นลอจิก “1” สําหรับขา CLR อินพุตจะใช้เคลียร์เอาต์พุต Q ถ้าขานี้เป็นลอจิก 0 จะทําให้เอาต์พุต Q เป็นลอจิก “0” ขาอินพุต PS และ CLR เราจะไม่ใช้ก็ได้ ถ้าไม่ใช้จะทํางานเป็น D ฟลปิฟลอปในลักษณะตามรูปที่ 9

รูปที่ 9 D ฟลิปฟลอป รูปที่ 10 การสร้าง D ฟลิปฟลอปจาก R – S ฟลิปฟลอป

รายละเอียดตารางความจริงของไอซี D ฟลิปฟลอปเบอร์ 7474 TTL แสดงในรูปที่ 11 (ข) ขา PS และ CLR จะเป็น Asynchronous อินพุตที่ใช้ควบคุม D ฟลิปฟลอป ดังแสดงใน 3 บรรทัดแรกของตารางความจริง ซึ่งขณะนั้นขา synchronous อินพุต (D และ CLR) จะใช้เครื่องหมาย “X” ในตารางความจริง ซึ่งหมายความว่ามีค่าเป็นอะไรก็ได้ สําหรับบรรทัดที่ 3 ของตารางความจริงจะเป็นเงื่อนไขต้องห้าม คือทั้ง PS และ CLR จะเป็นลอจิก “0” พร้อมกันไมไ่ด้ เพราะจะทําให้เอาต์พุต Q และ Q มีค่าเท่ากัน สําหรบั 2 บรรทัดสดุท้ายของตารางความจริงจะเป็นการใช้งานในโหมด synchronous โดยให้ PS และ CLR เป็นลอจิก “1” พร้อมกัน

รูปที่11 (ก) สัญลักษณข์ของ D ฟลิปฟลอป (ข) ตารางความจริงของไอซี 7474 D ฟลิปฟลอป

เมื่อมี clock pulse อินพุตเข้ามาจะเป็นตัวส่งข้อมูลอินพุต D ออกไปทางเอาต์พุต Q การใช้งานแบบนี้เรียกว่า synchronous operation นอกจากนี้ยังให้สงัเกตว่าตัว D ฟลิปฟลอปจะส่งข้อมูลจากอนิพุต D ไปยังเอาต์พุต Q เมื่อ clock pulse เปลี่ยนจาก Low เป็น High หรือขอบขาขึ้น

ตัว D ฟลิปฟลอปนิยมนําไปสร้างเป็นหน่วยความจําช่ัวคราว นอกจากนี้ยังนิยมนําไปประกอบเป็น shift register และ storage register ซึ่งเป็นอุปกรณ์ที่สาํคัญในงานระบบดจิิตอล ถึงตรงนี้เราทบทวนได้ว่า D ฟลิปฟลอปจะเป็นตัว delay ข้อมูลของเอาต์พุต Q เมื่อมี clock pulse เข้ามา 1 ลูก เรียกว่า delay flip-flop ตัว D ฟลิปฟลอปบางครั้งเรียก data flip-flop หรือ D-type latches ตัว D ฟลิปฟลอปจะมีสร้างเป็นไอซีทั้งชนิด TTL และ CMOS เช่น 74HC74, 74AC74, 74FC374, 74HC273, 74Ac273, 4013 และ 40174 นอกจากนี้ยังมีชนิดอ่ืนๆอีกมากมาย

โจทย์ทดสอบ

1. จงบอกโหมดการทํางานของ 7447 D ฟลิปฟลอป ของอินพุต pulse แต่ละลูก ในรูปที่ 12 ในเทอม “asynchronous set” , “asynchronous reset”, “prohibited”, “set” และ “reset”

2. จงบอกเอาต์พุตของ Q ของ D ฟลิปฟลอป สําหรับ pulse แต่ละลูกในรปูที่ 12

รูปที่ 12 โจทย์เกี่ยวกับ D ฟลปิฟลอป

7.ฟลปิฟลอปแบบ J-K

ตัว J-K ฟลิปฟลอบ (J-K Flip-Flop) เป็นอุปกรณ์ที่สามารถใช้งานได้หลากหลายจนมีช่ือเรียกว่า “universal flip-flop” สามารถใช้งานแทนฟลิปฟลอปตัวอ่ืนๆ ได้ สัญลักษณ์ทางลอจิกของ J-K ฟลิปฟลอบแสดงได้ในรูปที่ 13 (ก) โดยข้อมูลอินพุตจะมีช่ือเป็น J และ K โดยมีขา CLK เป็น clock อินพุต สําหรับเอาต์พุตจะมี 2 ตัว คือ Q และ Q ตารางความจริงของ J-K ฟลิปฟลอบแสดงได้ดังรูปที่ 13 (ข) เมื่อขา J และ

K เป็นลอจิก “0” ตัวฟลิปฟลอปจะทํางานเป็น hold mode โดยข้อมูลทางอินพุตจะไม่มีผลทําให้เอาต์พุตเปลียนแปลง

รูปที่ 13 (ก) สญัลักษณ์ของ J-K ฟลิปฟลอบ (ข) ตารางความจริง

บรรทัดที่ 2 และ 3 ของตารงความจริงแสดงเงื่อนไขรีเซ็ตและเซ็ตของเอาต์พุต Q สําหรับบรรทัดที่ 4 จะเป็นการใช้ J-K ฟลิปฟลอบแบบ toggle หมายความว่าถ้าอินพุตของ J และ K เป็น 1 เมื่อมีอินพตุ CLK เข้ามาจะทําให้เอาต์พุตมีค่ากลับไปกลับมา หรือมีลอจิกตรงข้ามกับค่าเดิมเรื่อยๆ ในลักษณะสวิตช์ เรียกว่าเป็นการทํางานแบบ toggle

ไอซี J-K ฟลิปฟลอบ ได้แก่ไอซีเบอร์ 7476 โดยสัญลักษณ์ของฟลิปฟลอปภายในแสดงได้ดังรูปที่ 14 (ก) โดยจะเพิ่มอินพุต Asynchronous เขา้ไปอีก 2 ตัว (PS และ CLR) จากเดิมที่มีคอื J และ K และ CLK สําหรับเอาต์พุตจะมี 2 ค่า คอื Q และQ ตารางความจริงของ 7476 J-K ฟลิปฟลอบแสดงได้ดังรูปที่ 14 (ข)

การทํางานแบบ Asynchronous แสดงได้ดัง 3 บรรทัดแรกของตารางความจริง โดยให้ขาอินพุต Synchronous เป็นอะไรก็ได้ ในตารางความจริงจะใช้เครื่องหมาย “X” กํากับไว้ในคอลัมน์ J และ K และ CLK

ถ้าให้ขาอินพุต Asynchronous (ขา PS และ CLR) มีค่าเป็น “1” ทั้งคู่ และให้อินพุต Synchronous ทํางาน จะแสดงได้ดัง 4 บรรทัดล่างของตารางความจริงในรูปที่ 14 (ข) ซึ่งจะมีการทํางานในโหมด hold reset และ toggle สําหรับไอซี 7476 J-K ฟลิปฟลอปเบอร์นี้อาจมองง่ายๆ ว่าข้อมูลทางอินพุต J และ K จะถูกส่งไปทางเอาต์พุตก็ต่อเมื่อมี pulse เข้ามา

รูปที่ 14 (ก) สญัลกัษณ์ของฟลิปฟลอป (ข) ตารางความจริงของไอซี 7476 J-K ฟลฟิฟลอบ

ไอซีของ J-K ฟลิฟฟลอบอีกเบอร์หนึ่งที่นิยมใช้กันคือเบอร์ 74LS112 สัญลักษณ์แสดงได้ดังรูปที่ 15 (ก) ซึ่งจะเป็นฟลิปฟลอบที่ขาอินพุต Asynchronous จะแอกตีฟที่ลอจิก “0” เช่นกัน (ขา preset และ clear) แต่ฟลปิฟลอปจะทํางานด้วยสัญญาณกระตุ้น CLK ที่เป็นขอบขาลง (negative-edge triggeruing) โดยจะเห็นมีจุดวงกลมเล็กๆ ข้างหน้า > ถ้าหากสัญลกัษณ์ CLK เปลี่ยนจากลอจิก “1” เป็นลอจิก “0” จะทําให้ฟลิปฟลอปทํางาน ในตารางความจริงในรูปที่ 15 (ค) จะเขียนเป็นรูปลูกศรชี้ลงเอาไว้

ไอซีฟลิปฟลอปเบอร์ 74LS112 นี้ภายในจะประกอบด้วย J-K ฟลิปฟลอปจํานวน 2 ตัว โดยตัวถังของมันจะเป็นแบบ Dip 16 ขา จากตารางความจริงในรูปที่ 15 (ค) จะเห็นว่าทํางานในโหมด asynchronous จะใช้ขา PS และ CLR โดยที่ขาอื่นๆ จะเป็นค่าใดก็ได้ แต่ถ้าทํางานในโหมด asynchronous จะให้ขา PS และ CLR เป็นลอจิก “1” โดยเอาต์พุตจะมีการเปลี่ยนแปลงเมือ่ขา CLR มีสญัญาณขอบขาลงเข้ามา

ตัว J-K ฟลิฟฟลอบจะนิยมใช้มากในวงจรดิจิตอล โดยจะใช้มากเป็นพิเศษในวงจรนับ (counters) ถึงตรงนี้เราสรุปได้ว่า ตัว J-K ฟลิปฟลอบจะเป็น “universal” ฟลิปฟลอป ถ้าหากให้ J-K ฟลิฟฟลอบทํางานเป็น toggle mode เราเรียกว่า T flip-flop ตัว J-K ฟลิปฟลอบจะมีทั้งแบบ TTL และ CMOS แบบ CMOS ได้แก่เบอร์ 74HAC1076, 74AC109, 4027 เป็นต้น

รูปที่ 15 สัญลกัษณ์และตารางความจริงของไอซีฟลิปฟลอป 74LS112

5.ไอซีแลตช์ (IC Latches)

พิจารณาไดอะแกรมของระบบดิจิตอลในรูปที่ 18 (ก) ถ้าหากกดเลข 7 จากคีย์บอร์ด ตัวเลข 7 จะปรากฏบนหลอด LED 7 ส่วน แต่เมื่อปล่อยจากการกดแล้ว เลข 7 ที่แสดงผลบน LED 7 ส่วนจะหายไป การออกแบบระบบลักษณะนี้เราอาจใช้อุปกรณ์หน่วยความจํา (memory device) มาเก็บค่ารหัส BCD ของเลข 7 จากอินพุตเอาไว้ก่อน ก่อนจะส่งให้วงจรถอดรหัส หน่วยความจําส่วนนี้จะทําหน้าที่คงค่าข้อมูลเอาไว้ เรียกว่า แลตช์ (latch) ดังนั้นเราจะเพิ่มตัวแลตช์แบบ 4 บิตเข้าไป จะได้ระบบดังรูปที่ 18 (ข) ดังนั้นถ้าเรากดเลข 7 จากแป้นพิมพ์โดยการกดแล้วปล่อย ตัวเลข 7 ทีแ่สดงบน LED แบบ 7 สว่นยังคงอยู่

รูปที่ 18 ระบบอิเล็กทรอนิกส์ encoder/decoder เมื่อมีการกดคีย์จะแสดงผลทางเอาต์พุต

ตัวแลตช์ (latch) จะเป็นอุปกรณ์ที่เก็บข้อมลูในระบบดิจิตอล ซึ่งในตัวอย่างต่อไปจะใช้ D ฟลิปฟลอบเป็นอุปกรณ์แลตช์ข้อมูล นอกจากนี้ฟลิปฟลอปแบบอื่นๆ ก็สามารถใช้แลตช์ข้อมูลได้เช่นกัน ในปัจจุบันมีการสร้างไอซีแลตช์ข้อมูลได้ออกมาหลายเบอร์ เช่นในรูปที่ 19 (ก) จะเป็นไดอะแกรมของ 7475 TTL four-bit transparent latch ซึ่งบรรจุตัว D ฟลิปฟลอบเอาไว้ 4 ตัวภายในไอซี โดย D0 จะเป็นอินพุตของ D ฟลิปฟลอบตัวแรก และเอาต์พุตจะเป็น Q0 โดยมี Q 0 เป็นค่าคอมพลีเมนต์ของ Q เราสามารถอีนาเบิลให้ทํางาน

ได้ที่ขาอีนาเบิลอินพุต (E0-1) ทําให้ข้อมูลจาก D0 และ D1 ส่งไปที่เอาต์พุต Q0 และ Q1 ตามลําดับ

ตารางความจริงของไอซีแลตช์ 7475 แสดงได้ดังรูปที่ 19 (ข) ถ้าอีนาเบิลอินพุตด้วยลอจิก 1 ข้อมูลจะถูกส่งไปที่เอาต์พุต เราเรียกว่าเป็นการทํางานในโหมด data-enabled ซึ่งข้อมูลเอาต์พุต Q จะเป็นไปตามอินพุต D ส่วนบรรทัดสุดท้ายของตารางความจริงเมื่อขาอีนาเบิลกลับเป็นลอจิก “0” ตัวไอซี 7475 จะทํางานในโหมด data-latched ซึ่งข้อมูลเอาต์พุตของ Q จะไม่เปลี่ยนแปลงแม้ว่าขาอินพุต D จะเปลี่ยนแปลงไป ตัวไอซี 7475 เรยีกว่า transparent latch เพราะว่าถ้าขาอีนาเบิลอินพุตเป็น High เอาต์พุต Q จะเป็นไปตามอินพุต D โดยขาอีนาเบิล E0-1 จะเป็นตัวควบคุม D0 และ D1 ส่วนขา E2-3 จะเป็นตัวควบคุม D2 และ D3 ของฟลิปฟลอป

รูปที ่19 (ก) สญัลักษณ์ของไอซี 7475 4-bit transparent lacth (ข) ตารางความจริงของไอซี 7475

การใช้งานฟลิปฟลอปโดยทั่วไปมักใช้ในการ hold หรือ latch ข้อมูล จงึมักเรียกฟลิปฟลอปว่า แลตช์ นอกจากนี้ ฟลิปฟลอปยังถูกใช้งานอื่นๆ เช่น counter, shift registers, delay units และ frequency dividers ไอซแีลตช์ประเภท CMOS ได้แก่เบอร์ 4042, 4099, 74HC75 และ 74HC373 ตัวแลตช์บางครั้งจะประกอบอยู่ในไอซีอ่ืนๆ ด้วย เช่น 4511 และ 4543 ซึง่เป็น BCD-to-seven segment latch/decoder/driver chips

6.การกระตุน้ Triggering flip-flop

เราได้รู้จักการทํางานของฟลิปฟลอบแบบ Synchronous และ Asynchronous มาแล้ว การใช้งานฟลิปฟลอปแบบ Synchronous จะต้องมีสัญญาณ clock อินพุตมาเกี่ยวข้องด้วย นอกจากนี้เรายังได้ศึกษาการทํางานโดยใช้ clock ของ R-S flip-flop, D flip-flop, J-K flip-flop มาแล้ว การใช้งานไอซีต่างๆ

จะมีการสร้างคู่มือออกมาด้วย การใช้งานฟลิปฟลอปแบบ Synchronous โดยการทรก เรียกว่า edge-triggered หรือ master/slave ในรูปที่ 20 จะแสดงการกระตุ้นฟลิปฟลอปด้วยขอบของสัญญาณนาฬิกา (edge-triggered) สองแบบให้ฟลิปฟลอปทํางานแบบ toggle โดยการทริกแบบขอบขาขึ้น (positive edge) ซึ่งจะทริกเมื่อขอบของสัญญาณนาฬิกาเปลี่ยนจาก 0 เป็น 1 และการทริกแบบขอบขาลง (negative edge) ซึ่งจะทริกเมื่อขอบของนาฬิกาเปลี่ยนจาก 1 เป็น 0 พิจารณา clock ulse ลูกแรก การทํางานแบบขอบขาขึ้นรูปคลื่นรูปที่ 2 จะแสดงการทํางานของฟลิปฟลอปแบบ toggle ซึ่งจะเห็นว่าสัญญาณเอาต์พุตจะเปลี่ยนกลับไปกลับมาเมื่อขอบขาขึ้นของสัญญาณนาฬิกาเขา้มา (ดู pulse ลูกที ่1 ถึง 4) สําหรับขอบขาลงของ pulse ลูกแรก เอาต์พุตจะแสดงเป็นรูปคลื่นได้ดังรูปล่าง ซึ่งจะเห็นว่าเอาต์พุตจะมีสัญญาณกลับไปกลับมาทกุๆ ครั้ง เมื่อสัญญาณขอบขาลง การทํางานของฟลิปแฟลอปโดยการกระตุ้นแบบขอบขาลงเป็นสิ่งสําคัญในการออกแบบวงจรดิจิตอลที่ต้องการความเร็วและความแน่นอนสูง

รูปที่ 20 ฟลิปฟลอปทํางานด้วยการกระตุ้นที่ขอบของสัญญาณ

ประเภทของการทริกฟลิปฟลอปที่มีการกระตุ้นแบบต่างๆ สามารถแสดงโดยเขียนเป็นสัญลักษณ์ได้ โดยสัญลักษณท์างลอจิกของ D ฟลิปฟลอปที่ทริกด้วยขอบขาขึ้นแสดงได้ในรูปที่ 21 (ก) ซึ่งจะเขียนเครื่องหมาย > เอาไว้หน้า clock อิพุต สญัญาณ > นี้บอกว่าสัญญาณจะถูกส่งไปที่เอาต์พุตเมื่อมีขอบของ pulse เข้ามา สําหรับรูปที ่ 21 (ข) จะเป็นสัญญาณทางลอจิกของ D ฟลิบฟลอบที่กระตุ้นด้วยขอบขาลง โดยเพิ่มอินเวอร์เตอร์ไปที่อินพุต D ถ้าขาอีนาเบิล (E) เป็น High และข้อมูลจะถูกแลตช์ถ้าขาอีนาเบิลเป็น Low ไอซีบางตัวจะเขียน G แทน E ซึ่งก็เป็น D latch เหมือนกัน

รูปที่ 21 (ก) สญัลักษณข์อง D ฟลิปฟลอปแบบกระตุ้นด้วยของขาขึ้น (ข) ขอบขาลง (ค) D latch

การทริกฟลิปฟลอปอีกแบบหนึ่ง คือ การทริกประเภท master/slave ฟลิปฟลอปแบบ J-K master/slave จะใช้สญัญาณ pulse ทั้งลูกในการทริก แสดงได้ดังรูปที่ 22 พิจารณาการทริก master/slave ฟลิปฟลอบ โดยดู pulse ลูกแรกที่แสดงตําแหน่งต่างๆ จาก a ถึง d บนรูปคลื่น การกระทําต่างๆ ที่เกิดขึ้นบน master/slave ฟลิปฟลอบที่จุดต่างๆ เป็นดังนี้

รูปที่ 22 การทริก J-K master/slave ฟลิปฟลอบ

- ตําแหน่ง a จะแยกอินพุตออกจากเอาต์พุต - ตําแหน่ง b จะอ่านข้อมูลจากอินพุต J และ K เข้ามา

- ตําแหน่ง c จะ disable อินพุต J และ K - ตําแหน่ง d จะส่งข้อมูลจากอินพุตสู่เอาต์พุต

สําหรับ master/slave ฟลิปฟลอบในรูปที่ 22 เมื่อ pulse ลูกที่ 2 เข้ามา จุด f จะเป็นจุดที่ส่งข้อมูลออก ซึ่งจะทําให้เอาต์พุตเป็นลอจิก 0 สําหรับ e จะไม่มีผลใดๆ กับเอาต์พุต

7.Schmitt Trigger

ในวงจรดิจิตอลถ้าหากมีสญัญาณเป็นรูปคลื่นจะต้องมีลักษณะเป็นคลื่นรูปสี่เหลี่ยมวงจรเกตต่างๆ จึงสามารถรับรู้ได้ แต่ถ้าหากเรามีคลื่นทีม่ีรูปร่างไม่เหมาะสมดังรูปที่ 23 เข้าไปในอินเวอร์เตอร์ เอาต์พุตที่ออกมาจะเป็นสัญญาณที่มีรูปร่างทีดี่ เราเรียกอินเวอร์เตอร์ตัวนี้ว่า ชมิตต์ทริกเกอร์ (Schmitt trigger) จากรปูที่ 23 จะเห็นว่าสัญญาณที่เข้าไปทางซ้ายถ้าหากนําไปใช้กับระบบดิจิตอล เราอาจเชื่อไม่ได้ว่าระบบจะทํางานได้ถูกต้อง ดังนั้นจะต้องแต่งสัญญาณให้เรียบเสียก่อน ในรูปที่ 23 จะเห็นว่าตัวชมิตต์ทริกเกอร์จะทําการแต่งรูปสัญญาณที่เรียกว่า signal conditioning

รูปที่ 23 ชมิตต์ทริกเกอร์ใช้แต่งรูปสัญญาณ

ไอซีอินเวอร์เตอร์เบอร์ 7404 ในรูปที่ 24 (ก) ตัวอินเวอร์เตอร์จะมีค่า switching threshold เท่ากับ + 1.2 V ถ้าหากอินพุตที่เข้ามามีค่าแรงดันมากกว่า + 1.2 V เอาต์พุตจะเปลี่ยนจาก High เป็น Low แต่ถ้าอินพุตตงลงมามีค่าตํ่ากว่า + 1.2 V เอาต์พุตจะเปลี่ยนจาก Low เป็น High โดยสัญญาณอินพุตที่เข้ามานั้นจะต้องมีการเปลี่ยนแปลงลอจิกจาก H เป็น L หรือ L เป็น H อยา่งแน่นอน

สําหรับลักษณะ voltage profile ของไอซี 7414 schmitt trigger inverter แสดงได้ดังรูปที่ 24 (ข) โดยค่า switching threshold ทางบวก (V+) มคี่าเท่ากับ 1.7 V ส่วนทางด้านลบ (V-) มคี่าเท่ากับ 0.9 V ค่าความแตกต่างของ switching threshold (1.7 V และ 0.9 V) เรียกว่า hysteresis ซึ่งเป็นคุณสมบัติของ schmitt trigger ในการแต่งรูปสัญญาณ ถา้สัญญาณเข้ามาไม่เป็นรูปคลื่นสี่เหลี่ยมก็จะทําให้เอาต์พุตเป็น High หรือ Low เท่านั้น

ไอซีที่เป็น schmitt trigger มีหลายเบอร์ ได้แก่ 40106,4093, 74HC14 และ 74AC14 เป็นต้น

รูปที่ 24 (ก) แสดง profile ของไอซี TTL (ข) profile ของ 7414 schmitt trigger

8.สัญลักษณ์ทางลอจิกแบบ IEEE

สัญลักษณ์ทางลอจิกของฟลิปฟลอปที่ได้ศึกษามาแล้วจะเป็นสัญลักษณแ์บบ traditional ซึ่งจะใช้ในงานอิเล็กทรอนิกส์ทั่วๆ ไป สาํหรับในคู่มือของไอซีจะมีสัญลักษณ์ที่เป็นแบบ traditional และแบบ IEEE

รูปที่ 25 เปรียบเทียบสัญลักษณ์แบบ traditional และแบบ IEEE ของฟลิปฟลอป

ในตารางรูปที่ 25 จะเป็นสญัลักษณ์แบบ traditional ของฟลิปฟลอปและแลตช์ โดยคอลัมน์ทางขงาจะเป็นสัญลักษณ์แบบ IEEE สัญลักษณแ์บบ IEEE ทุกตัวจะเป็นสี่เหลี่ยมและมีเบอร์ของอุปกรณ์เขียนเอาไว้ด้านบน โดยอินพุตจะเข้าทางซ้าย และเอาต์พุตจะเข้าทางด้านขวา

สัญลักษณ์แบบ IEEE ของ 7474 D ฟลิปฟลอป อินพุตจะมี 4 ค่าที่มลีาเบลเป็น “S” (set), “>C1” (positive-edge trigger), “1D” (data input), “R” (reset) นอกจากนี้จะเห็นว่าทางอินพุต S และ R จะมีสามเหลี่ยมเลก็ๆ อยู่ หมายความว่าจะแอกตีฟ Low สําหรับเอาต์พุตทางด้านขวาของสี่เหลี่ยมถ้าเขียนเป็น Q หมายความว่าแอกตีฟ Low พิจารณาสัญลักษณ์แบบ IEEE ของไอซี 7476 ที่เป็น master/slave J-K ฟลิปฟลอป 2 ตัวในรูปที่ 25 อินพุตที่เขียนอยู่ในสี่เหลี่ยม ได้แก่ “S” (set), “1J” (J data), “C1” (clock), “1K” (K data) และ “R” (reset) โดยภานในสี่เหลี่ยมจะมีเครื่องหมาย ¬ ใกล้ๆ กับเอาต์พุต Q และ Q จะบอกว่าเป็น pulse-triggering จากสญัลักษณท์างลอจิกแบบ IEEE ของไอซี 7476 จะเห็นว่ามีสญัลักษณแ์อกตีฟ Low

2 ส่วน คือ อินพุต (S และ R) และเอาต์พุตหนึ่งตัว (Q) เครื่องหมายที่บอกว่าแอกตีฟ Low ทางอินพุตและเอาต์พุตจะใช้สามเหลี่ยมเลก็ๆ เป็นตัวบอก

สําหรับสัญลักษณ์ทางลอจิกแบบ IEEE ของไอซี 7475 ซึง่เป็น 4-bit transparent latch แสดงได้ดังรูปที่ 25 จะเหน็ว่าแบ่งเป็นสี่เหลี่ยมเล็กๆ 4 ตัว หมายถึงมี D ฟลิปฟลอป 4 ตัวอยู่ในไอซี 7475 และเอาต์พุต Q ทั้ง 4 ตัวจะมีสามเหลี่ยมเล็กๆ ด้วยเช่นกัน

โจทย์ทดสอบ

3. ตัว “C” ภายในสัญลักษณ์แบบ IEEE หมายถึงว่าอินพุตเป็นอะไร 4. เอาต์พุต Q ของสัญลักษณ์แบบ IEEE จะใช้เครื่องหมายอย่างไร

5. ขา asynchronous clear ของไอซี 7474 และ 7476 จะแอกตีฟ.........................ส่วนขาที่มีตัวอักษร “R” หมายถึงขา....................................

สรุป

1. วงจรลอจิกจะแบ่งออกเป็น 2 กลุ่ม คือ combinational และ sequential วงจาลิจิกแบบ combinational จะใช้ AND, OR, และ NOT เกต ซึ่งไม่สามารถจดจําข้อมูลได้ สําหรับวงจรแบบ sequential จะใช้ฟลิปฟลอปซึ่งเป็นอุปกรณ์ที่จดจําข้อมลูได้

2. ฟลิปฟลอปสามารถนํามาสร้างเป็นวงจรนับ รีจีสเตอร์ และหน่วยความจําได้

3. เอาต์พุตทั้ง 2 ของ ฟลิปฟลอปจะมีระดับลอจิกตรงข้ามกัน

4. ในรูปที่ 26 จะเป็นตารางสรุปคุณสมบัติพ้ืนฐานของฟลิปฟลอบแบบต่างๆ

5. รูปคลื่น (wave form) หรือ timing จะสามารถใช้วิเคราะห์การทํางานของอุปกรณ์ได้

6. ฟลิปฟลอบสามารถทํางานแบบ edge-triggered หรือ master/stave ได้

7. ฟลิบฟลอปที่เรียกว่า latch จะใช้เป็นอุปกรณ์หน่วยความจํา

8. Schmitt trigger เป็นเกตชนิดพิเศษโดยจะใช้เป็น signal conditioning

9. ในรูปที่ 25 จะเปรียบเทียบสัญลักษณ์แบบ IEEE และแบบ traditional ของฟลิปฟลอป

รูปที่ 26 ตารางสรุปคุณสมบัติพ้ืนฐานของฟลิปฟลอปแบบต่างๆ

แบบทดสอบทา้ยบทที่ 5

1. ตัว R – S ฟลิปฟลอปในรูปที่ 1 เป็นแบบแอกตีฟ....................................(High, Low) อินพุต 2. จงบอกโหมดการทํางานของ R – S ฟลิปฟลอปของ input pulse ลูกต่างๆ ในเทอมของ “set” ,

“reset” , “hold” , “prohibited” 3. จงบอกค่าเอาต์พุต Q ของ R – S ฟลิปฟลอป เมื่อ pulse ลูกต่างๆ ในรูป เข้าไป

รูป โจทย์เกี่ยวกับ R – S ฟลปิฟลอป

4. อินพุตเซ็ตและรีเซ็ต (S,R) ของ clocked R – S ฟลิปฟลอป ในรูป จะแอกตีฟ................อินพุต

5. จงบอกโหมดการทํางานของ clocked R – S ฟลิปฟลอป สําหรับ input pulse ลูกต่างๆ ในรูป

6. โดยตอบในเทอม “set” , “reset” , “hold” , “prohibited” 7. จงบอกเอาต์พุตของ Q ของ clock R – S ฟลิปฟลอป สําหรับ pulse ลกูต่างๆ ในรูป

รูปโจทย์ clock R – S ฟลิปฟลอป

8. จงแสดงเอาต์พุตจากการนับเลขฐานสองทกุๆ pulse ที่เข้าไปในรูป จํานวน 6 รูป

รูป โจทย์วงจรนับ