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7 シリーズ FPGA および Zynq-7000 All Programmable SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーター

ユーザーガイド

UG480 (v1.5) 2014 年 10 月 21 日

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XADC ユーザーガイド japan.xilinx.com UG480 (v1.5) 2014 年 10 月 21 日

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UG480 (v1.5) 2014 年 10 月 21 日 japan.xilinx.com XADC ユーザーガイド

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2011 年 3 月 1 日 1.0 初版2011 年 3 月 28 日 1.1 ドキュメントタイトルに「デュアル 12 ビット 1MSPS アナログ - デジタルコンバー

ター」を追加。第 1 章「概要およびクイックスタート」の第 1 段落を変更、第 2 段落を追加。表 1-1 を追加。第 4 章から「熱ダイオード (DXP および DXN)」を削除。

2012 年 10 月 25 日 1.2 Zynq-7000 All Programmable SoC デバイスの情報を含めるためのバージョンアップデート。ドキュメントタイトルに「Zynq-7000 All Programmable SoC」を追加。

図 1-1 で、 Zynq-7000 All Programmable SoC の情報を追加、制御レジスタおよびステータスレジスタについて 32 x 16 ビットから 64 x 16 ビットに変更。セクションタイトル「システムモニターのサポート」を「Virtex-5 および Virtex-6 システムモニターとの違い」に変更。後続の章で定義されていなかったステータスレジスタについて、7 シリーズ FPGA 内の XADC ブロックの機能を定義。図 1-2 のキャパシタの値を変更、 100nF のデカップリングキャパシタの配置について注記を追加。表 1-1 で、VREFP_0 について、 GND を GNDADC に変更、高精度基準電圧ソースを高精度基準電圧 IC に変更、VP_0 および VN_0 のタイプを専用アナログ入力に変更。7 シリーズおよび Zynq デバイスピンパッケージをサポートするにあたって脚注を追加。表 1-1 の後に、アプリケーションガイドラインに関する注記を追加。「外部アナログ入力」に補助アナログチャネルの情報を追加。表 1-2 の ALM[0] ～ ALM[3] ポートの説明で、XADC を削除。Zynq-7000 All Programmable SoC デバイス固有のアラーム (ALM[4]、ALM[5]、 ALM[6]) を追加。「インスタンシエーションの例」の例を更新。「ADC とセンサー」で、 200mV のアナログ入力信号に関する情報を変更、式 1-1 を追加。章の最後にサブセクション「Zynq-7000 All Programmable SoC (AP SoC)」を新たに追加。

「ADC の伝達関数」で MSB は左端のビットと定義。「補助アナログ入力」で「インスタンシエーションで」を「プリミティブの」に変更、そしてアナログ入力が接続され

た場合はコンフィギュレーションは自動という情報を追加。 25 ページの注記で、補助アナログチャネルのデバイスサポートをわかりやすく説明。式 2-2 を追加 (単極モード )、式 2-1、式 2-3、および式 2-4 を変更 (10 から 9 に変更)、式 2-4 の後に段落を追加。追加の外部抵抗に関する情報を「単極入力信号」に追加。「温度センサー」で「オ

ンチップ温度センサーの最大測定誤差は、 –40℃ ～ +125℃ の範囲で ±4℃ です。」という文章を削除。「電源センサー」で、 Zynq-7000 All Programmable SoC についてどの電源が監視され、測定結果がどこに保存されるかを追加。

図 3-1 で、Zynq-7000 All Programmable SoC 向けに min/max レジスタリストを更新。表 3-1 で、VREFN の説明を更新、Zynq-7000 デバイスのチャネル VCCPINT、VCCPAUX、および VCCO_DDR を新たに追加。 Zynq-7000 All Programmable SoC のステータスレジスタを図 3-1 に追加。図 3-2 の DI5 ～ DI8 のフラグレジスタを変更、表 3-2 からDIS を削除。「XADC キャリブレーション係数」を追加。図 3-4 に、コンフィギュレーションレジスタ ALM[4]、 ALM[5]、および ALM[6] を追加。表 3-3 に、ビット DI19～ DI11 の行を新たに追加。表 3-7 に、ADC チャネル 13、 14、および 15 の行を追加。「アラームレジスタ (50h ～ 5Fh)」に、 Zynq-7000 All Programmable SoC のアラームしきい値レジスタを追加。「DRP JTAG インターフェイス」の注記で、 Zynq デバイスについて外部 JTAG アクセスが無効になる条件を説明。章の最後に「Zynq-7000AP SoC プロセッシングシステム (PS) と XADC 間の専用インターフェイス」を追加。

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XADC ユーザーガイド japan.xilinx.com UG480 (v1.5) 2014 年 10 月 21 日

2012 年 10 月 25 日 1.2(続き)

「XADC の動作モード」で、最初の段落の「2 つの ADC を並列動作させて」を「ロック手順で 2 つの ADC を動作」に変更。「シングルチャネルモード」で、最初の文章「シングルチャネルモードは、ユーザーが XADC の動作を変更できる最も基本的な方法を提供します。」を削除。表 4-1 および表 4-2 で、Zynq-7000 All Programmable SoCデバイスについてシーケンス番号および説明を変更。「シーケンサーモード」の表 4-3で、 Zynq-7000 All Programmable SoC デバイスについてデフォルトモードのシーケンスを変更および追加。表 4-4 の前にあった文章を削除。表 4-4 および表 4-6 の脚注で、補助アナログチャネルのサポートの説明を追加。Zynq-7000 All Programmable SoCのチャネルを含めるように表 4-7 を更新。Zynq-7000 All Programmable SoC のアラームしきい値レジスタを表 4-8 に追加。「XADC の強化された線形化モード」および図 4-5 を章の最後に新たに追加。

「ダイナミックリコンフィギュレーションポート (DRP) のタイミング」を追加。表 5-1:XADC のタイミングイベント情報を削除

「基準電圧入力 (VREFP および VREFN)」の最後の段落で「基準電圧のノイズによってADC 変換にもノイズが発生し、結果、コード遷移にノイズがさらに発生したり、 SNRが予期したものよりも低下したりします。」という文章を追加。図 6-1 で、キャパシタの値を変更、 10µF のキャパシタを新たに追加、注記を追加。図 6-5 に注記を追加。「XADC のソフトウェアサポート」を完全に書き換え。同セクションで、 Verilog のインスタンシエーションを置換。図 6-6 :アナログスティミュラスファイルおよび図 6-7:XADC のシミュレーション出力を削除。新しいセクションで、図 6-5 ～図 6-8 を追加。

2014 年 3 月 10 日 1.3 「Disclaimer」と「著作権」を更新。「XADC のピン配置の要件」の図 1-2 を変更。「外部アナログ入力」で、Vivado ツールでの補助アナログ入力の処理をわかりやすく説明。表 1-2 の RESET 信号の説明を改善。「取得時間の調整」で、 ACQ ビットの説明を追加。「アナログ入力の説明」で、式 2-1 に注記を追加。表 3-3 「ステータスレジスタ内のキャリブレーション係数」を追加。表 3-5 に DI4 および DI5 の説明を追加。「DRPJTAG インターフェイス」に重要な注記を追加。「ADC チャネル選択レジスタ (48h および 49h)」のセクションの表 4-1 および表 4-2 の説明を明確化。図 4-3 を変更。表 4-8: 「アラームしきい値レジスタ」に注記を追加。「熱管理」の説明を変更。図 5-1 を変更。「変換段階」および「イベントドリブンサンプリング」を更新。「取得段階」の説明を追加。「外部アナログ入力」を更新。図 6-3 を変更。「デザインのインスタンシエーションの例」および「デザイン例のテストベンチ」を変更。「XADC インスタンシエーションウィザードの使用」を更新。図 6-7 を更新。

2014 年 4 月 9 日 1.3.1 「参考資料」で UG585 へのリンクを更新。2014 年 5 月 31 日 1.4 図 1-2、図 2-10、および図 3-3 を更新。表 1-1 の VREFP_0 パッケージピンの説明を更

新。「ゲイン係数」および「シングルパスモード」を更新。第 4 章「XADC の動作モード」のはじめに第 2 段落を追加。

2014 年 10 月 21 日 1.5 文書全体で 7 シリーズの用語を明確化。「このユーザーガイドについて」の章で、Zynq-7000 All Programmable SoC の説明を追加、デザインファイルへのリンクを追加。図 1-2 および図 6-1 で、フェライトビーズの位置を変更。第 3 章の「XADC DRPへの JTAG 書き込み」に式と説明を追加。 3 つの式と図 4-4 を追加して第 4 章の「熱管理」を変更。「XADC の強化された線形化モード」に Vivado デザインツールの情報を追加。「イベントドリブンサンプリング」に安定周期の情報を追加。図 5-2 を追加、図 5-3 からタイミングの情報を削除。図 6-7 を更新。

日付バージョン内容


XADC ユーザーガイド japan.xilinx.com 5UG480 (v1.5) 2014 年 10 月 21 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3このユーザーガイドについて

内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7参考資料. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

第 1 章 : 概要およびクイックスタートXADC の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9XADC のピン配置の要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11XADC のインスタンシエーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

第 2 章 : アナログ - デジタルコンバーター (ADC)ADC の伝達関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21アナログ入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

第 3 章 : XADC のレジスタインターフェイスステータスレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33制御レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38DRP JTAG インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43Zynq-7000 AP SoC プロセッシングシステム (PS) と XADC 間の専用インターフェイス . . . . . . 48

第 4 章 : XADC の動作モードシングルチャネルモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51自動チャネルシーケンサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51シーケンサーモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54外部マルチプレクサーモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58最大および最小ステータスレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61自動アラーム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

第 5 章 : XADC のタイミング連続サンプリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67イベントドリブンサンプリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68ダイナミックリコンフィギュレーションポート (DRP) のタイミング . . . . . . . . . . . . . . . . . . . . . 70

第 6 章 : アプリケーションガイドライン基準電圧入力 (VREFP および VREFN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73アナログ電源とグランド (VCCADC および GNDADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73外部アナログ入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75PCB デザインのガイドライン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

目次


6 japan.xilinx.com XADC ユーザーガイドUG480 (v1.5) 2014 年 10 月 21 日



このユーザーガイドについてザイリンクス 7 シリーズ FPGA には、 3 つの FPGA ファミリがあります。これらはすべて最も低い消費電力を達成するよう設計されており、最適な電力、性能、コストの実現に向けて、標準デザ

インをファミリ間で拡張させることが可能です。Artix®-7 ファミリは、量産アプリケーション向けに開発され、最も低いコストと消費電力を実現するよう最適化されています。 Virtex®-7 ファミリは、最高のシステム性能と容量を提供するように最適化されています。 Kintex®-7 ファミリは、対コスト性能に最も優れた新しいクラスの FPGA です。 Zynq®-7000 All Programmable SoC デバイスは、豊富な機能を備えたデュアルコア ARM® Cortex™-A9 ベースのプロセッシングシステム(PS) とザイリンクスの 28nm プログラマブルロジック (PL) を 1 つのデバイスに組み合わせたものです。このユーザーガイドは、 7 シリーズ FPGA および Zynq-7000 AP SoC のオンチップセンサーを備えた 12 ビット、1MSPS のデュアル A/D コンバーターである XADC について説明した技術的なリファレンスです。

このユーザーガイドを含む 7 シリーズ FPGA および Zynq-7000 AP SoC デバイスに関するすべての資料は、ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます。

内容

このユーザーガイドは、次の各章で構成されています。

• 第 1 章「概要およびクイックスタート」

• 第 2 章「アナログ - デジタルコンバーター (ADC)」

• 第 3 章「XADC のレジスタインターフェイス」

• 第 4 章「XADC の動作モード」

• 第 5 章「XADC のタイミング」

• 第 6 章「アプリケーションガイドライン」

その他のリソース

その他の資料は、ザイリンクスのウェブサイトから入手できます。

japan.xilinx.com/support/documentation/index

シリコンやソフトウェア、 IP に関するアンサーデータベースを検索したり、テクニカルサポートのウェブケースを開く場合は、次のウェブサイトにアクセスしてください。

japan.xilinx.com/support

http://japan.xilinx.comjapan.xilinx.com/7http://japan.xilinx.com/support/documentation/index.htmhttp://japan.xilinx.com/supporthttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG480&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312362%3B%26%2312424%3B%26%2312403%3B%20Zynq-7000%20All%20Programmable%20SoC%20XADC%20%26%2312487%3B%26%2312517%3B%26%2312450%3B%26%2312523%3B%2012%20%26%2312499%3B%26%2312483%3B%26%2312488%3B%20MSPS%20%26%2312450%3B%26%2312490%3B%26%2312525%3B%26%2312464%3B-%26%2312487%3B%26%2312472%3B%26%2312479%3B%26%2312523%3B%20%26%2312467%3B%26%2312531%3B%26%2312496%3B%26%2312540%3B%26%2312479%3B%26%2312540%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28UG480%29&releaseVersion=1.5&docPage=7


このユーザーガイドについて

ザイリンクスアナログミックスドシグナル (AMS) に関する情報は、次のウェブサイトにアクセスしてください。

japan.xilinx.com/ams

Vivado® ハードウェアマネージャーのサンプルデザインファイルおよび Tcl コンソールの例は、このユーザーガイドと共に提供されている ZIP ファイルに含まれています。

参考資料

このガイドに関連して、次の資料も有用です。

1. 『LogiCORE IP AXI XADC (v1.0) 製品ガイド』 (PG019)2. 『7 シリーズ FPGA パッケージおよびピン配置仕様ユーザーガイド』 (UG475)3. 『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)4. 『Zynq-7000 All Programmable SoC テクニカルリファレンスマニュアル』 (UG585)5. 『Vivado Design Suite 用 LogiCORE IP XADC Wizard 製品ガイド』 (PG091)6. 『XADC レイアウトのガイドライン』 (XAPP554)7. 『ザイリンクスアナログ-デジタルコンバーターの駆動』アプリケーションノート (XAPP795)8. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)9. 『ザイリンクス All Programmable Device でのアナログ信号処理機能の効率的なインプリメン

テーション』 (WP442)10. 『Zynq-7000 All Programmable SoC パッケージおよびピン配置仕様ユーザーガイド』 (UG865)

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_xadc;v=v1.00_a;d=pg019_axi_xadc.pdfhttp://japan.xilinx.com/cgi-bin/docs/ndoc?v=zynq-7000;t=user+guidehttp://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=user+guidehttp://japan.xilinx.com/amshttps://secure.xilinx.com/webreg/clickthrough.do?cid=161855&license=RefDesLicense&filename=ug480_7Series_XADC.zip&languageID=1http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=user+guidehttp://japan.xilinx.com/cgi-bin/docs/ipdoc?c=xadc_wiz;v=latest;d=pg091-xadc-wiz.pdfhttp://japan.xilinx.com/support/documentation/application_notes/j_xapp554-xadc-layout-guidelines.pdfhttp://japan.xilinx.com/support/documentation/application_notes/j_xapp795-driving-xadc.pdfhttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdfhttp://japan.xilinx.com/support/documentation/white_papers/wp442-analog-sig-proc.pdfhttp://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug865-Zynq-7000-Pkg-Pinout.pdfhttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG480&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312362%3B%26%2312424%3B%26%2312403%3B%20Zynq-7000%20All%20Programmable%20SoC%20XADC%20%26%2312487%3B%26%2312517%3B%26%2312450%3B%26%2312523%3B%2012%20%26%2312499%3B%26%2312483%3B%26%2312488%3B%20MSPS%20%26%2312450%3B%26%2312490%3B%26%2312525%3B%26%2312464%3B-%26%2312487%3B%26%2312472%3B%26%2312479%3B%26%2312523%3B%20%26%2312467%3B%26%2312531%3B%26%2312496%3B%26%2312540%3B%26%2312479%3B%26%2312540%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28UG480%29&releaseVersion=1.5&docPage=8


第 1 章

概要およびクイックスタートこの章では、ザイリンクス 7 シリーズ FPGA の XADC の機能について簡潔に説明します。 XADCは Artix®-7、 Kintex®-7、 Virtex®-7、および Zynq®-7000 All Programmable SoC (AP SoC) のデバイスすべてに搭載されています。

XADC は 7 シリーズ FPGA で新たに追加された、アナログミックスドシグナル (AMS) 機能を実現する基本的な構築ブロックです。高品質のアナログブロックをプログラマブルロジックの柔軟性と組み合わせることにより、幅広いアプリケーションに対応するカスタマイズされたアナログインターフェイスを構築できます。詳細は、 japan.xilinx.com/ams を参照してください。

この章では、 XADC ブロックの基本的な理解に必要な情報のみを示します。この情報から、ピン配置の要件を把握し、デザインで基本機能をインスタンシエートする方法を判断できるようになりま

す。 XADC の詳細な機能については後続の章で説明します。

XADC の概要XADC には 12 ビット、毎秒 1 メガサンプル (MSPS) の ADC が 2 つとオンチップセンサーが含まれます。 ADC とセンサーは完全にテストされ、各 7 シリーズ FPGA データシートに仕様が規定されています。 ADC は幅広いアプリケーションに対応する、多用途の高精度アナログインターフェイスを提供します。図 1-1 に XADC のブロック図を示します。デュアル ADC は、外部トリガーによる起動、両 ADC での同時サンプリングを含むさまざまな動作モードをはじめ (第 4 章「XADCの動作モード」参照)、単極および差動などのアナログ入力信号タイプをサポートします (第 2 章「アナログ - デジタルコンバーター (ADC)」参照)。また、最大 17 チャネルの外部アナログ入力を使用できます。

http://japan.xilinx.comjapan.xilinx.com/amshttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG480&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312362%3B%26%2312424%3B%26%2312403%3B%20Zynq-7000%20All%20Programmable%20SoC%20XADC%20%26%2312487%3B%26%2312517%3B%26%2312450%3B%26%2312523%3B%2012%20%26%2312499%3B%26%2312483%3B%26%2312488%3B%20MSPS%20%26%2312450%3B%26%2312490%3B%26%2312525%3B%26%2312464%3B-%26%2312487%3B%26%2312472%3B%26%2312479%3B%26%2312523%3B%20%26%2312467%3B%26%2312531%3B%26%2312496%3B%26%2312540%3B%26%2312479%3B%26%2312540%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28UG480%29&releaseVersion=1.5&docPage=9


第 1 章 : 概要およびクイックスタート

図 1-1 について説明します。

1. Zynq-7000 All Programmable SoC デバイスのみ

XADC には、オンチップの電源電圧およびダイ温度の測定をサポートするオンチップセンサーがいくつか含まれます。 ADC の変換データはステータスレジスタと呼ばれる専用のレジスタに格納されます。これらのレジスタには、ダイナミックリコンフィギュレーションポート (DRP) と呼ばれる 16 ビットの同期読み出し /書き込みポートを用いた FPGA インターコネクトを介してアクセスできます。 ADC の変換データには、コンフィギュレーション前またはコンフィギュレーション後に JTAG TAP 経由でもアクセスできます。 JTAG TAP からアクセスする場合は、既存の FPGAJTAG 基礎構造を使用したアクセスとなるため、XADC をインスタンシエートする必要がありません。後述するとおり、デザインに XADC がインスタンシエートされていない場合、デバイスはオンチップの温度および電源電圧をモニターする既定のデフォルトモードで動作します。

XADC の動作をユーザーで定義するには、 DRP または JTAG インターフェイスのいずれかを介して制御レジスタに書き込みを行います。これらのレジスタの内容は、ブロック属性を使用して

XADC をデザインにインスタンシエートする際に初期化することも可能です。

Virtex-5 および Virtex-6 システムモニターとの違いVirtex®-5 および Virtex®-6 FPGA のシステムモニターユーザーは、 XADC の機能を従来のシステムモニターを含むデザインでも使用することができます。したがって、システムモニターの使用経験を持つ設計者にとって XADC の機能およびインターフェイスの使用は簡単です。システムモニターを含むデザインは、ソフトウェアツールによって XADC サイトに自動的に再割り当てされます。

ただし、7 シリーズ FPGA の XADC ブロックには数多くの新機能や拡張機能が追加されています。これらについては後続の章で説明します。従来は未定義であったステータスレジスタおよびビット位置を初期化することで新しい機能が有効になります。以前のシステムモニターデザインでこれ

X-Ref Target - Figure 1-1

図 1-1 : XADC のブロック図

VP_0

VREP_0

DieTemperature

VCCINTVCCAUXVCCBRAMVCCPINT(1)

VCCPAUX(1)

VCCO_DDR(1)

VREFN_0

Mux

Mux

TemperatureSensor

SupplySensors

VN_0VAUXP[0]VAUXN[0]

12-bit,1 MSPSADC A

°C

VAUXP[12]VAUXN[12]

VAUXP[13]VAUXN[13]VAUXP[14]VAUXN[14]VAUXP[15]VAUXN[15]

ControlRegisters

StatusRegisters

On-Chip Ref1.25V

JTAGFPGA

Interconnect

External Analog Inputs

DRP

12-bit,1 MSPSADC B

UG480_c1_01_04-612

64 x 16 bitsRead/Write

64 x 16 bitsRead Only

http://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG480&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312362%3B%26%2312424%3B%26%2312403%3B%20Zynq-7000%20All%20Programmable%20SoC%20XADC%20%26%2312487%3B%26%2312517%3B%26%2312450%3B%26%2312523%3B%2012%20%26%2312499%3B%26%2312483%3B%26%2312488%3B%20MSPS%20%26%2312450%3B%26%2312490%3B%26%2312525%3B%26%2312464%3B-%26%2312487%3B%26%2312472%3B%26%2312479%3B%26%2312523%3B%20%26%2312467%3B%26%2312531%3B%26%2312496%3B%26%2312540%3B%26%2312479%3B%26%2312540%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28UG480%29&releaseVersion=1.5&docPage=10


XADC のピン配置の要件

らの新しいレジスタやビット位置を初期化しなかった場合は、従来とまったく同じように動作しま

す。


専用パッケージピンXADC 専用ピンはすべてバンク 0 に配置されるため、パッケージファイルでのピン名に接尾辞「_0」が付いています。図 1-2 に、 XADC の基本的なピン配置要件を反映した2 つの推奨コンフィギュレーションを示します。左側は XADC の電源として VCCAUX (1.8V) を、基準電圧ソースとして外部の 1.25V を使用しています。精度と熱ドリフトの面では、外部基準電圧を使用した場合に最高の性能が得られます。アナログ回路のグランド基準とシステムのグランドを分離するためにフェ

ライトビーズが使用されています。同様に、 ADC の性能を改善するために VCCAUX 電源にローパスフィルターを追加しています。詳細は、第 6 章「アプリケーションガイドライン」を参照してください。グランドインピーダンスが共有されることが、アナログ回路にノイズをもたらす最も一般的な原因です。

また、 ADC にオンチップ基準電圧を使用できます。オンチップの基準電圧ソースを有効にするには、図 1-2 の右に示したように VREFP ピンをグランドに接続する必要があります。オンチップの温度および電源の基本的なモニターだけが必要な場合は、オンチップの基準電圧でも十分な性能が得

られます。外部およびオンチップの基準電圧ソースを使用する場合の精度に関する仕様は、各デー

タシートを参照してください。表 1-1 に XADC に関連するピンとその推奨接続方法を示します。

注記 : 100nF のデカップリングキャパシタをパッケージボールに可能な限り近接させて使用し、デカップリングキャパシタとパッケージボール間のインダクタンスを最小限に抑えることが重要です。


図 1-2 : XADC のピン配置の要件




表 1-1 : XADC パッケージピン

パッケージピンタイプ説明

VCCADC_0 電源

XADC に含まれる ADC などのアナログ回路のアナログ電源ピンです。 1.8V のVCCAUX 電源に接続できますが、ミックスドシグナルシステムでは、電源は可能な限り独立した 1.8V のアナログ電源に接続します。詳細は、 73 ページの「アナログ電源とグランド (VCCADC および GNDADC)」を参照してください。このピンは GND に接続できません。XADC を使用しない場合でも VCCAUX に接続してください。

GNDADC_0 電源

XADC に含まれる ADC などのアナログ回路のグランド基準ピンです。図 1-2 に示すように、分離用フェライトビーズを介してシステムグランドに接続できます。ミックスドシグナルシステムでは、可能な限りアナロググランドプレーン接続します。その場合、フェライトビーズは不要です。詳細は、 73 ページの「アナログ電源とグランド (VCCADC および GNDADC)」を参照してください。XADCを使用しない場合でも GND に接続します。

VREFP_0 基準電圧入力

このピンを外部の 1.25V 高精度基準電圧 IC (± 0.2% または 12 ビットの ±9 LSB)に接続すると、 ADC の性能を最大限に引き出すことができます。このピンは、VREFN 信号と共に 1.25V の差動電圧を供給するアナログ信号として扱います。これを GNDADC に接続することで (図 1-2 参照)、オンチップの基準電圧ソース (±1% または 12 ビットの ±41 LSB) がアクティブになります。外部基準電圧を供給しない場合は GNDADC に接続します。詳細は、 73 ページの「基準電圧入力(VREFP および VREFN)」を参照してください。

VREFN_0 基準電圧入力

このピンを外部の 1.25V 高精度基準電圧 IC (± 0.2%) の GND ピンに接続すると、ADC の性能を最大限に引き出すことができます。このピンは、VREFP 信号と共に1.25V の差動電圧を供給するアナログ信号として扱います。外部基準電圧を供給しない場合でも GND に接続します。詳細は、73 ページの「基準電圧入力 (VREFPおよび VREFN)」を参照してください。

VP_0 専用アナログ入力

専用差動アナログ入力チャネル (VP/VN) の正側の入力端子です。これらのチャネルは柔軟性に優れ、多様なタイプのアナログ入力信号に対応しています。詳細は、

24 ページの「アナログ入力」を参照してください。使用しない場合は GND に接続します。

VN_0 専用アナログ入力

専用差動アナログ入力チャネル (VP/VN) の負側の入力端子です。これらのチャネルは柔軟性に優れ、多様なタイプのアナログ入力信号に対応しています。詳細は、

24 ページの「アナログ入力」を参照してください。使用しない場合は GND に接続します。

_AD0P_ ～ _AD15P_(1)(2)

補助アナログ入力/デジタル I/O

アナログ入力または通常のデジタル I/O として使用できる多目的ピンです (図 1-1参照)。差動補助アナログ入力チャネル (VAUXP/VAUXN) の最大 16 の正側入力端子をサポートします。これらのチャネルは柔軟性に優れ、多様なタイプのアナロ

グ入力信号に対応しています。詳細は、 24 ページの「アナログ入力」を参照してください。アナログ入力として使用しない場合は、ほかのデジタル I/O と同様に使用できます。




注記 : PC ボードのレイアウトに着手する際には、第 6 章「アプリケーションガイドライン」を参照してください。ボードレイアウトや外部コンポーネントの選定が、 ADC の性能に大きな影響を及ぼすことがあります。

外部アナログ入力

一対の専用アナログ入力ペア (VP/VN) とは別に、外部アナログ入力は多目的 I/O を使用します。これらの FPGA デジタル I/O は、 XADC をデザインにインスタンシエートする際に個別にアナログ入力に指定されます。このユーザーガイドでは、これらのアナログ入力を補助アナログ入力としています。最大 16 の補助アナログ入力が使用できます。これらを有効にするには、 XADC プリミティブのアナログ入力をデザインの最上位に接続します。アナログ入力として有効にされている場

合、パッケージボールはデジタル I/O として使用できません。また、たとえばコンフィギュレーション前に JTAG TAP を介して PCB をモニターするために補助アナログ入力を有効にできます (詳細は、「JTAG DRP コマンド」参照) 。

アナログ入力チャネルはすべて差動入力であり、 2 つのパッケージボールが必要です。通常、補助アナログ入力はバンク 15 ～ 35 に均等に割り当てられます。ただし、特定のデバイスおよびパッケージの組み合わせについては、『7 シリーズ FPGA パッケージおよびピン配置仕様ユーザーガイド』 (UG475) [参照 2] を参照してピン配置情報を確認する必要があります。アナログ対応 I/O には、パッケージファイルの I/O 名の接尾辞に ADxP または ADxN が付いています。たとえば、補助アナログ入力チャネル 8 に関連するパッケージボール名には、AD8P および AD8N が付いています。詳細は、『7 シリーズ FPGA パッケージおよびピン配置仕様ユーザーガイド』 (UG475) [参照 2] を参照してください。補助アナログ入力に対するパッケージボールの割り当ては固定されており、移動できません。

補助アナログ入力のサポート方法は、 Vivado® ツールと ISE ツールで異なります。 ISE ツールでは、ユーザーが補助アナログ入力の制約やピン位置を指定する必要はありません。また、 ISE 外部補助入力には、 I/O 規格の設定を UCF に追加したり、 PlanAhead™ ツールで追加する必要がありません。 Vivado デザインツールでは、補助アナログ入力を関連するピン位置に割り当てる必要があります。さらに、バンクとの互換性のある IOSTANDARD を選択する必要があります。このIOSTANDARD は入力プログラミングには影響を与えません。

_AD0N_ ～ _AD15N_(1)(2)

補助アナログ入力/デジタル I/O

アナログ入力または通常のデジタル I/O として使用できる多目的ピンです (図 1-1参照)。差動補助アナログ入力チャネル (VAUXP/VAUXN) の最大 16 の負側入力端子をサポートします。これらのチャネルは柔軟性に優れ、多様なタイプのアナログ入

力信号に対応しています。詳細は、 24 ページの「アナログ入力」を参照してください。アナログ入力として使用しない場合は、ほかのデジタル I/O と同様に使用できます。

注記 :

1. アナログ入力対応の FPGA I/O にはパッケージファイル名に _ADxP_ および _ADxN_ が含まれます。たとえば、 IO_L1P_T0_AD0P_35はアナログ補助チャネル VAUXP[0] の入力ピンです。 IO_L1N_T0_AD0N_35 はアナログ補助チャネル VAUXN[0] の入力ピンです。詳細は、『7 シリーズ FPGA パッケージおよびピン配置仕様ユーザーガイド』 (UG475) [参照 2] を参照してください。

2. Kintex-7 デバイスでは、補助チャネルの 6、7、13、14、および 15 はサポートされていません。また、Virtex-7、Artix-7、および Zynq-7000AP SoC デバイスのパッケージオプションによっては一部の補助アナログチャネルがサポートされていない場合があります。デバイスのパッケージファイルを確認してください。

表 1-1 : XADC パッケージピン (続き)

パッケージピンタイプ説明




補助アナログ入力はデザインの最上位に接続する必要があります。

注記 : Kintex-7 デバイスでは、補助チャネルの 6、 7、 13、 14、 15 はサポートされていません。また、 Virtex-7、 Artix-7、および Zynq-7000 AP SoC デバイスのパッケージオプションによっては一部の補助アナログチャネルがサポートされていない場合があります。デバイスのパッケージファイルを確認してください。

XADC のインスタンシエーション前述のとおり、XADC をデザインにインスタンシエートしなくてもオンチップのモニター機能は利用できます。 XADC をインスタンシエートしない場合、モニター情報にアクセスする方法が JTAGテストアクセスポート (TAP) に限られます。 FPGA ロジックからステータスレジスタ (測定結果) にアクセスするには、XADC をデザインにインスタンシエートする必要があります。次に、XADCプリミティブの概要 (ポートと属性) について説明します。

XADC のポート図 1-3 に XADC プリミティブのポート、表 1-2 に各ポートの機能を示します。X-Ref Target - Figure 1-3

図 1-3 : XADC プリミティブのポート

RESET

CONVSTCLKCONVST

DI[15:0]DO[15:0]

DADDR[6:0]

DWEDEN

DCLKDRDY

DynamicReconfiguration Port

(DRP)

CONTROLand CLOCK CHANNEL[4:0]

MUXADDR[4:0]

JTAGBUSYJTAGMODIFIED

JTAGLOCKED

OTALM[7:0]

EOCEOS

BUSY

XADC

STATUS

ALARMS

ExternalAnalogInputs

VPVNVAUXP[15:0]VAUXN[15:0]

UG480_c1_03_061610



XADC のインスタンシエーション

表 1-2 : XADC ポートの機能

ポート I/O 説明

DI[15:0] 入力 DRP の入力データバス(1)

DO[15:0] 出力 DRP の出力データバス(1)

DADDR[6:0] 入力 DRP のアドレスバス(1)

DEN(2) 入力 DRP のイネーブル信号(1)

DWE(2) 入力 DRP のライトイネーブル(1)

DCLK 入力 DRP のクロック入力(1)

DRDY(2) 出力 DRP のデータレディ信号(1)

RESET(2) 入力

XADC 制御ロジックの非同期リセット信号。 RESET はDCLK に同期してディアサートされます。DCLK が停止している場合は内部コンフィギュレーションクロックに同期してディアサートされます。

CONVST(3) 入力

変換開始入力。ADC 入力のサンプリングインスタントを制御し、イベントモードタイミングのみで使用されます (68 ページの「イベントドリブンサンプリング」参照)。この信号は、FPGA ロジックの汎用インターコネクトから入力します。

CONVSTCLK(3) 入力

変換開始クロック入力。クロックネットに接続されます。CONVST と同様に、ADC 入力からのサンプリングインスタントを制御し、イベントモードタイミングのみで使用されます。この信号は、FPGA ロジックのローカルクロック分配ネットワークから入力されるため、サンプリングインスタント (遅延およびジッター ) を最も効果的に制御するには、CONVST のソースとしてグローバルクロック入力を使用します。

VP、 VN 入力

1 対の専用アナログ入力ペア。 XADC には専用アナログ入力ピンペアが 1 対あり、差動アナログ入力を提供します。XADC機能を使用したデザインで、専用外部チャネルの VP およびVN を使用しない場合、これらをどちらもアナロググランドに接続する必要があります。

VA U X P [ 1 5 : 0 ] 、VAUXN[15:0] 入力

16 対の補助アナログ入力ペア。XADC は専用の差動アナログ入力のほかに、デジタル I/O をアナログ入力としてコンフィギュレーションすることで、 16 対の差動アナログ入力を使用できます。これらの入力はコンフィギュレーション前に

JTAG ポートを介して有効にできます (43 ページの「DRPJTAG インターフェイス」参照) 。

ALM[0](2) 出力温度センサーのアラーム出力

ALM[1](2) 出力 VCCINT センサーのアラーム出力

ALM[2](2) 出力 VCCAUX センサーのアラーム出力

ALM[3](2) 出力 VCCBRAM センサーのアラーム出力

ALM[4](4) 出力 VCCPINT センサーのアラーム出力

ALM[5](4) 出力 VCCPAUX センサーのアラーム出力




ALM[6](4) 出力 VCCO_DDR センサーのアラーム出力

ALM[7](2) 出力バス ALM[6:0] の論理和。アラームが発生したことを示すフラグとして使用できます。

OT(2) 出力温度超過のアラーム出力

MUXADDR[4:0] 出力

外部マルチプレクサーモードで使用される出力。チャネルシーケンスで次に変換するチャネルのアドレスを示します。

外部マルチプレクサーのチャネルアドレスを示します(58 ページの「外部マルチプレクサーモード」参照)。

CHANNEL[4:0] 出力チャネル選択出力。現在の ADC 変換の ADC 入力 MUX チャネル選択が、 ADC 変換の最後に出力されます。

EOC(2) 出力変換終了信号。測定値がステータスレジスタに書き込まれ、ADC 変換が終了すると、アクティブ (High) に遷移します (第 5 章「XADC のタイミング」参照)。

EOS(2) 出力

シーケンス終了信号。自動チャネルシーケンスの最後のチャネルからの測定データがステータスレジスタに書き込まれると、アクティブ (High) に遷移します (第 5 章「XADC のタイミング」参照)。

BUSY(2) 出力ADC ビジー信号。 ADC 変換中に High に遷移します。 ADCまたはセンサーのキャリブレーション中も High を保持します。

JTAGLOCKED(2) 出力

JTAG インターフェイスで DRP ポートのロック要求があることを示します (43 ページの「DRP JTAG インターフェイス」参照)。また、 (Low の場合は) DRP がアクセス可能な状態にあることを示す信号としても使用されます。

JTAGMODIFIED(2) 出力 DRP への JTAG 書き込みが実行されたことを示す信号です。

JTAGBUSY(2) 出力DRP に対する JTAG 処理が実行中であることを示す信号です。

注記 :

1. DRP は XADC と FPGA 間のインターフェイスです。 FPGA ロジックは、このインターフェイスを介してXADC レジスタのすべてにアクセスできます。 DRP 信号の詳細なタイミングは、 71 ページの図 5-3 を参照してください。

2. アクティブ High の信号です。3. 立ち上がりエッジでトリガーされる信号です。4. Zynq-7000 All Programmable SoC デバイスでのみ利用できます。

表 1-2 : XADC ポートの機能 (続き)

ポート I/O 説明




XADC の属性XADC の動作は、図 1-1 のブロック図に示した制御レジスタで定義します。制御レジスタは 32 の16 ビットレジスタで構成されます。既に述べたとおり、これらのレジスタは DRP または JTAGポートを介した読み出し /書き込みが可能です。これらのレジスタの内容は、FPGA のコンフィギュレーション時に初期化することもできます。これにより、コンフィギュレーションの完了後に、ユー

ザーが指定したモードで XADC を起動させることができます。XADC プリミティブに関連した 32の属性があり、ユーザーはこれらを定義してレジスタを初期化できます。表 1-3 にこれらの属性の一覧を示します。属性には INIT_xx という名前が付けられ、 xx には DRP のレジスタアドレスを16 進数で表した値が入ります。たとえば、 INIT_40 は DRP アドレス 40h の最初の制御レジスタに対応します。

また、 XADC プリミティブには、アナログスティミュラスファイルを指定するSIM_MONITOR_FILE という属性もあります。この属性はシミュレーションのサポートに必要であり、アナログ情報 (温度や電圧など) を含むテキストファイルのパスとファイル名を指定します。UNISIM および SIMPRIM モデルでは、シミュレーション中にこのテキストファイルが使用されます。これが、 XADC のシミュレーションにアナログ信号を導入する唯一の方法です。詳細は、78 ページの「XADC のソフトウェアサポート」を参照してください。

インスタンシエーションの例

XADC をインスタンシエートする場合、必要な I/O (アナログ入力を含む) をデザインに接続し、状況に応じて制御レジスタを初期化してコンフィギュレーション後の XADC 動作を定義します。別の方法として、デバイスのコンフィギュレーション後に DRP を介して制御レジスタに書き込むことも可能です。図 5-3 に、 DRP 読み出し /書き込みのタイミング図を示します。

注記 : 読み出し /書き込みは、 DRDY 信号がアクティブになるまで有効または完了になりません。

表 1-3 : XADC プリミティブの属性

属性属性名制御レジスタ

アドレス説明

INIT_40 コンフィギュレーションレジスタ 0

40hXADC コンフィギュレーションレジスタです (38 ページの「制御レジスタ」参照)。


41h


42h

INIT_43 ～INIT_47 テストレジスタ 43h ～ 47h

工場でのみ使用される XADC のテスト用レジスタ。デフォルトの初期値は 0000hです。

INIT_48 ～INIT_4F シーケンスレジスタ 48h ～ 4Fh

XADC のチャネルシーケンサー機能をプログラムするために使用します (51 ページの「自動チャネルシーケンサー」参照)。

INIT_50 ～INIT_5F

アラームリミットレジスタ

50h ～ 5FhXADC のアラーム機能用のアラームしきい値レジスタです (61 ページの「自動アラーム」参照)。




次に、 Verilog による XADC のインスタンシエーションの簡単な例を示します。はじめに制御レジスタを初期化し、次に必要な XADC I/O をデザインに接続しています。プリミティブの未接続 I/Oはソフトウェアが適切に接続します。

このデザインでは、 50MHz の外部クロック DCLK の使用を前提としています。 XADC は温度および電源電圧をモニターし、安全限界を超えた場合にアラームを発するようにコンフィギュレー

ションされています。この例については、 78 ページの「XADC のソフトウェアサポート」で詳述します。

XADC #(// Initializing the XADC Control Registers

.INIT_40(16'h9000),// Calibration coefficient averaging disabled// averaging of 16 selected for external channels

.INIT_41(16'h2ef0),// Continuous Sequencer Mode, Disable unused ALMs, // Enable calibration

.INIT_42(16'h0400),// Set DCLK divider to 4, ADC = 500Ksps, DCLK = 50MHz

.INIT_48(16'h4701),// Sequencer channel - enable Temp sensor, VCCINT, VCCAUX,// VCCBRAM, and calibration

.INIT_49(16'h000f),// Sequencer channel - enable aux analog channels 0 - 3

.INIT_4A(16'h4700),// Averaging enabled for Temp sensor, VCCINT, VCCAUX,// VCCBRAM

.INIT_4B(16'h0000),// No averaging on external channels

.INIT_4C(16'h0000),// Sequencer Bipolar selection

.INIT_4D(16'h0000),// Sequencer Bipolar selection

.INIT_4E(16'h0000),// Sequencer Acq time selection

.INIT_4F(16'h0000),// Sequencer Acq time selection

.INIT_50(16'hb5ed),// Temp upper alarm trigger 85?

.INIT_51(16'h5999),// Vccint upper alarm limit 1.05V

.INIT_52(16'hA147),// Vccaux upper alarm limit 1.89V

.INIT_53(16'hdddd),// OT upper alarm limit 125?

.INIT_54(16'ha93a),// Temp lower alarm reset 60?

.INIT_55(16'h5111),// Vccint lower alarm limit 0.95V

.INIT_56(16'h91Eb),// Vccaux lower alarm limit 1.71V

.INIT_57(16'hae4e),// OT lower alarm reset 70?

.INIT_58(16'h5999),// VCCBRAM upper alarm limit 1.05V

.INIT_5C(16'h5111),// VCCBRAM lower alarm limit 0.95V

.SIM_MONITOR_FILE("sensor_input.txt")// Analog Stimulus file.Analog input values for simulation

)

XADC_INST ( // Connect up instance IO.See UG480 for port descriptions.CONVST(GND_BIT), // not used.CONVSTCLK(GND_BIT), // not used.DADDR(DADDR_IN[6:0]),.DCLK(DCLK_IN),.DEN(DEN_IN),.DI(DI_IN[15:0]),.DWE(DWE_IN),.RESET(RESET_IN),.VAUXN(aux_channel_n[15:0]),.VAUXP(aux_channel_p[15:0]),.ALM(alm_int),.BUSY(BUSY_OUT),.CHANNEL(CHANNEL_OUT[4:0]),.DO(DO_OUT[15:0]),.DRDY(DRDY_OUT),.EOC(EOC_OUT),.EOS(EOS_OUT),.JTAGBUSY(),// not used.JTAGLOCKED(),// not used.JTAGMODIFIED(),// not used .OT(OT_OUT),.MUXADDR(),// not used




.VP(VP_IN),

.VN(VN_IN));

ADC とセンサーADC およびオンチップセンサーの動作は、第 2 章「アナログ - デジタルコンバーター (ADC)」で詳細に説明しています。ここでは、ステータスレジスタから読み出されるデータを解釈して XADCの動作を確認できるように、基本的な概要を示します。

アナログ - デジタルコンバーターADC の公称アナログ入力電圧範囲は 0V ～ 1V です。単極モード (デフォルト ) では、 ADC のアナログ入力が 1V のときにフルスケールコードの FFFh (12 ビット ) を生成します。したがって、単極モードの ADC に 200mV のアナログ入力信号を入力すると、式 1-1 に示すコードが出力されます。

式 1-1

双極モードでは 2 の補数コーディングを使用し、 +0.5V の入力に対して 7FFh、 -0.5V の入力に対して 800h のフルスケールコードを生成します。

温度センサー

温度センサーでは、式 1-2 に示す伝達関数が成り立ちます。

式 1-2

たとえば、 ADC コードの 2423 (977h) は 25℃ を表します。

温度センサーの測定結果は、ステータスレジスタ 00h から読み出すことができます。

電源センサー

XADC の電源センサーには、 3V の入力電圧に対してフルスケール ADC 出力コード FFFh を生成する伝達関数があります。これは電源電圧の許容範囲外ですが、 FPGA の電源電圧測定値はこの範囲にマッピングされます。したがって、 VCCINT = 1V の場合、出力コードは 1/3 x 4096 = 1365 =555h になります。 XADC は VCCINT、 VCCAUX、 VCCBRAM をモニターし、これらの測定値はステータスレジスタの 01h、 02h、 06h にそれぞれ格納されます。

Zynq-7000 All Programmable SoC (AP SoC)

XADC は、 Zynq-7000 AP SoC デバイスに追加されている 3 つの電源 (VCCPINT、 VCCPAUX、VCCO_DDR) をモニターします。これらの測定値はステータスレジスタの 0Dh、 0Eh、および 0Fhにそれぞれ格納されます。

0.2 1.0⁄( ) FFFh×( ) 819 or 333h=

Temp °C( ) ADC Code 503.975×4096

------------------------------------------------------ 273.15–=



第 2 章

アナログ - デジタルコンバーター (ADC)XADC ブロックには 2 つの 12 ビット、 1MSPS のアナログ - デジタルコンバーター (ADC) が含まれます。これらの ADC は外部アナログ入力とオンチップセンサー両方で使用可能であり、これらの最も一般的な使用例に対応する定義済み動作モードがいくつか用意されています。各動作モー

ドは第 4 章「XADC の動作モード」で説明します。この章では ADC およびオンチップセンサーの詳細な動作に焦点を当てて解説します。また、外部アナログ入力のさまざまな入力コンフィギュ

レーション方法についても説明します。 ADC、センサー、アナログ入力の動作モードはいずれもXADC の制御レジスタによって設定します。制御レジスタについては、第 3 章「XADC のレジスタインターフェイス」で詳述します。

ADC の伝達関数ADC には図 2-2 および図 2-3 に示す伝達関数があり、それぞれ単極および双極の動作モードに対応します。すべてのオンチップセンサーは ADC を単極モードで使用します。外部アナログ入力チャネルは、ユーザーが必要に応じて単極または双極モードのどちらでも使用できます (24 ページの「アナログ入力」参照) 。

ADC を仕様どおりに動作させるには、電源および基準電圧のオプションを適切に設定する必要があります。必要なパッケージボールの接続は図 1-2 に示したとおりです。 ADC の最適な性能を確保する上で、PCB のレイアウトおよび外部コンポーネントの選定も重要な要因です。これらについては、第 6 章「アプリケーションガイドライン」で説明します。ボードデザインを開始する前に、この章に目を通すことを推奨します。

注記 : ADC は常に 16 ビットの変換結果を生成します。12 ビットのデータは 16 ビットステータスレジスタに MSB 詰めで上位 12 ビットに格納されます。残りの下位ビットは、量子化の影響を最小にしたり、平均化やフィルタリングによって分解能を向上させるために使用できます。図 2-1 を参照してください。


図 2-1 : ステータスレジスタ

Status RegistersDADDR[6:0] = (00h-07h, 10h-2Fh)

DI0DI1DI2DI3DI4DI5DI6DI7DI8DI9DI10DI11DI12DI13DI14DI15

NoteDATA[11:0]

UG480_c2_01a_010814



第 2 章 : アナログ - デジタルコンバーター (ADC)

単極モード

図 2-2 に単極モードの ADC の 12 ビット伝達関数を示します。このモードで動作する ADC の公称アナログ入力電圧範囲は 0V ～ 1V です。ADC は入力が 0V のときはゼロコード (000h) を生成し、入力に 1V が与えられると、すべて 1 のフルスケールコード (FFFh) を生成します。

単極モードの ADC 出力は符合なしの 2 進数コードです。設計されたコード遷移は、1LSB、2LSB、3LSB、 … のように連続する整数の LSB 値で発生します。 1LSB をボルト単位で表すと、 1V/212

つまり 1V/4096 = 244µV です。アナログ入力チャネルは本来差動入力であり、これを駆動するには正側 (VP) と負側 (VN) の両入力が必要です。アナログ入力および入力可能な信号タイプに関する詳細は、「アナログ入力」で説明します。X-Ref Target - Figure 2-2

図 2-2 : 単極モードの伝達関数

Input Voltage (mV)

12-B

it O

utpu

t Cod

e (H

ex)

UG480_c2_01_061710

000

001

003

004

FFF

Output CodeFull ScaleTransition

FFE

FFD

002

+0.2

44

+0.4

88

+0.7

32

+999

.75

Full Scale Input = 1V1 LSB = 1V / 4096 = 244 µV



ADC の伝達関数

双極モード

ADC の外部アナログ入力チャネルを双極モードに設定すると、アナログ信号を完全な差動/双極タイプとして扱うことができます ( 「アナログ入力」参照)。差動タイプの信号を扱う場合は、アナログ入力信号の符号と大きさの両情報が得られる双極モードが有用です。図 2-3 は、双極モード動作の理想伝達関数です。このモードの ADC の出力コーディングは 2 の補数で、入力信号の正負を VNに対する VP の極性によって示します。設計されたコード遷移は、 1LSB、 2LSB、 3LSB、 … のように連続する整数の LSB 値で発生します。 1LSB をボルト単位で表すと、 1V/212 つまり1V/4096 = 244µV です。X-Ref Target - Figure 2-3

図 2-3 : 双極モードの伝達関数

Output Code(Two’s Complement Coding)

Full Scale Input = 1V1 LSB = 1V / 4096 = 244 µV

800h

801h

000h

001h

002h

7FEh

7FFh

FFFh

FFEh

FFDh12-

Bit

Out

put C

ode

(Hex

)

Input Voltage (mV)UG480_c2_02_090910

-500 0

-0.4

88

+0.4

88

+499

.75

-0.2

44

+0.2

44




アナログ入力

ADC のアナログ入力には同相ノイズ信号の影響を低減するために、差動サンプリング方式が採用されています。この同相除去方式により、ノイズの多いデジタル環境でも ADC の性能が向上します。図 2-4 に差動サンプリング方式の利点を示します。共通グランドインピーダンス (RG) により、ノイズ電圧 (デジタル電流のスイッチング) がシステムのほかの部分と結合します。このようなノイズ信号は 100mV 以上になる場合もあります。 ADC にとってこのようなノイズ電圧は数百 LSB に相当し、大きな測定誤差を引き起こします。差動サンプリング方式では、 2 つのアナログ入力 (VPと VN) から、信号および同相ノイズがあれば、そのノイズ電圧の両方をサンプリングします。トラックアンドホールド増幅器は VP と VN の差 (VP - VN) を取り込むため、同相ノイズ信号は実質的に相殺されます。 VP と VN を差動構成で接続するだけで、この同相除去特性の利点を活かすことができます。


図 2-4 : 同相ノイズ除去

NoiseCurrent

T/HVP

VN

Note 1: RG is Common Ground Impedance.

RG(1)

Differential

Common ModeRejection removesnoise

Sampling

0V

1VVP

VN

0V

1VVP – VN

Common Noiseon VP and VN

+

–

UG480_c2_03_062310

NoiseVoltage



アナログ入力

補助アナログ入力

補助アナログ入力 (VAUXP[15:0] および VAUXN[15:0]) は、通常のデジタル I/O パッケージボールと共用されるアナログ入力です。デザインに XADC がインスタンシエートされており、補助アナログ入力がデザインの最上位に接続されている場合、これらの入力は自動的に有効になります。

補助アナログ入力には、ユーザー指定の制約やピン位置が必要ありません。また、これらの入力に

対して I/O 規格の設定を UCF に追加したり、または PlanAhead ツールで追加する必要がありません。アナログ入力がデザインの最上位に接続されている場合、すべてのコンフィギュレーションが

自動になります。デザイン内で接続されている補助入力のみ、アナログ入力として有効です。『7 シリーズ FPGA パッケージおよびピン配置仕様ユーザーガイド』 (UG475) [参照 2] では、 XADC 補助入力ピンは I/O 名の後ろに _ADxP_ や _ADxN_ が付いた形式で定義されています (x は補助入力ペアの番号)。たとえば、補助入力 VAUXP[15] はピン配置仕様では IO_LxxP_xx_AD15P_xx のように表記されます。

これらの入力がアナログ入力に割り当てられると、デジタル I/O としては使用できません。デジタル I/O として使用する場合は、設定した I/O 規格の仕様に従います。アナログ入力として使用する場合、その入力電圧は各データシートの「A/D コンバーター」セクションで定義された仕様に従う必要があります。

1 つの I/O バンクでいくつかの I/O を補助アナログ入力として使用し、残りをデジタル I/O として使用することもできます。バンクにアナログ I/O とデジタル I/O が混在している場合、そのバンクに供給する電源はデジタル I/O 規格の仕様を満たしていなければなりません。さらに、この場合のアナログ入力信号は I/O バンクの電源電圧 (VCCO) を超えないようにする必要があります。

注記 : Kintex-7 デバイスでは、補助チャネルの 6、 7、 13、 14、 15 はサポートされていません。また、 Virtex-7、 Artix-7、および Zynq-7000 AP SoC デバイスのパッケージオプションによっては一部の補助アナログチャネルがサポートされていない場合があります。デバイスのパッケージファイルを確認してください。

取得時間の調整

ADC の最大変換レートは 1MSPS、変換時間にすると 1μs と指定されています。連続サンプリングモード (第 5 章「XADC のタイミング」参照) の場合、アナログ信号を取得して変換を実行するには、 ADCCLK の 26 サイクル分必要です。つまり、最大 ADCCLK 周波数は 26MHz であることを意味しますACQ ビットが設定されていない場合は、取得動作の最終段階に ADCCLK の 4 サイクル分 (150ns) が許容されます。シングルチャネルモードを使用する場合はコンフィギュレーションレジスタ 0[40h] の ACQ ビット (38 ページの「制御レジスタ」参照) を、またはシーケンサーを使用する場合はシーケンサーレジスタ内の該当する ACQ ビットを設定する必要があります (54 ページの「ADC チャネル安定時間 (4Eh および 4Fh)」参照)。この「安定時間」を確保することで、アナログ信号を 12 ビットの精度で取得できます。 ADCCLK の周波数を低くするか、 ACQ ビットを設定すると安定時間を延長できます。後者の場合、最大クロック周波数を 26MHz とすると安定時間は 380ns (ADCCLK の 10 サイクル) まで延長でき、変換レートは同じ ADCCLK 周波数で812kSPS まで低下します。イベントタイミングモード (第 5 章「XADC のタイミング」参照) では、 CONVST または CONVSTCLK によってユーザーが変換サイクルを決定するため、必要に応じてさらに厳密に取得時間を制御できます。




アナログ入力の説明

図 2-5 に、外部アナログ入力チャネルの等価回路を単極および双極コンフィギュレーションの両方で示します。アナログ入力回路は、変換対象のアナログ入力信号を取得するためのサンプリングスイッチとサンプリングキャパシタで構成されます。 ADC の信号取得段階では、サンプリングスイッチは閉じられ、サンプリングキャパシタはアナログ入力の電圧までチャージされます。このキャパシタが最終電圧に達するまで (12 ビットで ±0.5LSB) に要する時間は、その容量 (CSAMPLE)、アナログマルチプレクサー回路の抵抗 (RMUX)、および外部 (ソース) インピーダンスで決定されます。

たとえば双極モードで 12 ビットの取得に必要な時間 (追加の外部抵抗またはソース抵抗はなしと仮定) は、式 2-1 から概算できます。

式 2-1

時定数 9 は、 TC = Ln 2(N + m) から求めています。ここで、 N = 12 (12 ビットシステムの場合)、m = 1 は追加の分解能ビットです。

単極モードで 12 ビットの取得に必要な時間は、式 2-2 から概算できます。

式 2-2

専用チャネル (VP/VN) の場合、必要な最小取得時間 (双極モード ) は式 2-3 で求められます。

式 2-3

これに対して補助アナログチャネル (VAUXP[15:0] や VAUXN[15:0] など) では抵抗 RMUX がはるかに大きく、ほぼ 10kΩ に達します。式 2-4 に、双極モードでの最小取得時間を示します。

式 2-4

注記 : アンチエイリアスフィルターや抵抗分圧器などの追加の外部抵抗があると、式 2-1 におけるRMUX 値が増加するため必要な取得時間が長くなります。取得時間を新たに算出するには、外部抵抗を等価直列抵抗値に変換し、式 2-3 および式 2-4 の RMUX 抵抗値に追加します。ADC 入力の駆動に関する詳細および設計上の注意点については、『ザイリンクスアナログ-デジタルコンバーターの駆動』 (XAPP795) [参照 7] を参照してください。


図 2-5 : アナログ入力等価回路

To ADC

Unipolar Mode

3 pF

RMUXVP

VN

Dedicated Inputs 100ΩAuxiliary Inputs 10 kΩ


UG480_c2_04_062310

RMUX

CSAMPLE

Bipolar Mode

VP

VN



To ADC3 pF

CSAMPLE

3 pF

RMUX

RMUX

CSAMPLE

tACQ 9 RMUX× CSAMPLE×=

tACQ 9 RMUX RMUX+( )× CSAMPLE×=

tACQ 9 100× 3× 1012–× 3 ns= =

tACQ 9 10 103×× 3× 10 12–× 300 ns= =



アナログ入力

単極入力信号

単極のアナログ入力信号を測定する場合、ADC は単極入力モードで動作させる必要があります。このモードは、コンフィギュレーションレジスタ 0 (38 ページの「制御レジスタ」参照) への書き込みによって選択します。単極動作を有効にすると、差動アナログ入力 (VP と VN) の入力電圧範囲は 0V ～ 1.0V になります。このモ�

7 シリーズ fpga および zynq-7000 all programmable soc ...7 シリーズ fpga および...

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