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ADSP-BF533 Blackfin® プロセッサ・ハードウェア・リファレンス

改訂版 3.0、2004 年 9 月

製品番号82-002005-01

Analog Devices, Inc.One Technology WayNorwood, Mass. 02062-9106

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標です。

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス iii

目次

まえがき

マニュアルの目的 ........................................................................... xxxv対象となる読者 ............................................................................... xxxvマニュアルの内容 .......................................................................... xxxviマニュアルの最新情報 ......................................................................... xlテクニカル／カスタマ・サポート ...................................................... xli対応するプロセッサ ............................................................................ xli製品情報 ............................................................................................. xlii

MyAnalog.com ............................................................................. xliiプロセッサ製品情報 ................................................................... xliii関連資料 ..................................................................................... xliiiオンライン技術資料 .................................................................... xliv

VisualDSP++ 環境からの資料の入手 ..................................... xlvWindows からの資料の入手 .................................................... xlvWeb サイトからの資料の入手 ................................................ xlvi

印刷物 ......................................................................................... xlviVisualDSP++ マニュアル ...................................................... xlviハードウェア・ツール・マニュアル ..................................... xlviiプロセッサ・マニュアル ....................................................... xlviiデータシート ......................................................................... xlvii

目次

iv ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

DSP 刊行物へのご意見 ......................................................... xlvii表記規則 .......................................................................................... xlvii

レジスタ図の表記規則 .............................................................. xlviii

はじめに

ペリフェラル ..................................................................................... 1-1コア・アーキテクチャ ....................................................................... 1-3メモリ・アーキテクチャ ................................................................... 1-6

内部メモリ ................................................................................... 1-7外部メモリ ................................................................................... 1-8I/O メモリ・スペース .................................................................. 1-8

イベント処理 ..................................................................................... 1-9コア・イベント・コントローラ (CEC) ..................................... 1-10システム割込みコントローラ (SIC) .......................................... 1-10

DMA サポート ................................................................................. 1-10外部バス・インターフェース・ユニット ........................................ 1-12

PC133 SDRAM コントローラ ................................................... 1-12非同期コントローラ ................................................................... 1-12

パラレル・ペリフェラル・インターフェース ................................. 1-13シリアル・ポート (SPORT) ............................................................ 1-14シリアル・ペリフェラル・インターフェース (SPI) ポート ............ 1-16タイマ .............................................................................................. 1-17UART ポート ................................................................................... 1-18リアルタイム・クロック ................................................................. 1-19ウォッチドッグ・タイマ ................................................................. 1-20

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス v

目次

プログラマブル・フラグ ................................................................. 1-21クロック信号 ................................................................................... 1-22ダイナミック・パワー・マネジメント ............................................ 1-23

フル・オン・モード（最大性能） ............................................... 1-23アクティブ・モード（中程度の電力節減） ................................ 1-23スリープ・モード（高い電力節減） ........................................... 1-24ディープ・スリープ・モード（最高の電力節減） ...................... 1-24休止状態 ..................................................................................... 1-25

電圧レギュレーション ..................................................................... 1-25ブート・モード ................................................................................ 1-26命令セットの説明 ............................................................................ 1-27開発ツール ....................................................................................... 1-28

演算ユニット

データ・フォーマットの使い方 ......................................................... 2-3ビット列 ....................................................................................... 2-3符号なし ....................................................................................... 2-4符号付き数値：2 の補数 .............................................................. 2-4小数表現：1.15 ............................................................................ 2-4

レジスタ・ファイル ........................................................................... 2-5データ・レジスタ・ファイル ...................................................... 2-6アキュムレータ・レジスタ .......................................................... 2-6ポインタ・レジスタ・ファイル ................................................... 2-7DAG レジスタ・セット ............................................................... 2-7レジスタ・ファイル命令のまとめ ............................................... 2-8

目次

vi ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

データ型 .......................................................................................... 2-11エンディアン性 .......................................................................... 2-13ALU のデータ型 ........................................................................ 2-13乗算器のデータ型 ...................................................................... 2-14シフタのデータ型 ...................................................................... 2-15演算フォーマットのまとめ ........................................................ 2-15乗算器の整数／小数フォーマットの使い方 ............................... 2-16乗算器の丸め結果 ...................................................................... 2-19

バイアスのない丸め .............................................................. 2-19バイアスされた丸め .............................................................. 2-21切捨て ................................................................................... 2-22

特殊な丸め命令 .......................................................................... 2-23計算ステータスの使い方 ................................................................. 2-24ASTAT レジスタ .............................................................................. 2-25算術論理演算ユニット (ALU) .......................................................... 2-26

ALU 演算 ................................................................................... 2-26シングル 16 ビット演算 ........................................................ 2-27デュアル 16 ビット演算 ........................................................ 2-27クワッド 16 ビット演算 ........................................................ 2-28シングル 32 ビット演算 ........................................................ 2-29デュアル 32 ビット演算 ........................................................ 2-30

ALU 命令のまとめ ..................................................................... 2-30ALU のデータ・フローの詳細 ................................................... 2-35

デュアル 16 ビットのクロス・オプション ........................... 2-37ALU のステータス信号 ......................................................... 2-37

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス vii

目次

ALU の除算対応機能 ................................................................. 2-38特殊な SIMD ビデオ ALU 演算 ................................................. 2-38

積和演算器（乗算器） ....................................................................... 2-39乗算器の動作 ............................................................................. 2-39

積和演算器レジスタへの乗算結果の格納 .............................. 2-40乗算結果の丸めと飽和 .......................................................... 2-40

オーバーフロー時の乗算結果の飽和 ......................................... 2-41乗算器命令のまとめ ................................................................... 2-41

乗算器命令のオプション ....................................................... 2-43乗算器のデータ・フローの詳細 ................................................. 2-45累算なしの乗算 .......................................................................... 2-47特殊な 32 ビット整数 MAC 命令 ............................................... 2-50デュアル MAC 演算 ................................................................... 2-50

バレル・シフタ（シフタ） ................................................................ 2-51シフタ演算 ................................................................................. 2-52

2 オペランド・シフト ........................................................... 2-52

即値シフト .................................................................. 2-53

レジスタ・シフト ........................................................ 2-53

3 オペランド・シフト ........................................................... 2-54

即値シフト .................................................................. 2-54

レジスタ・シフト ........................................................ 2-55

ビットのテスト、セット、クリア、トグル .......................... 2-55フィールド抽出とフィールド置換 ........................................ 2-56

シフタ命令のまとめ ................................................................... 2-56

目次

viii ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

動作モードと状態

ユーザ・モード .................................................................................. 3-3保護されたリソースと命令 .......................................................... 3-4保護されたメモリ ........................................................................ 3-5ユーザ・モードへの入り方 .......................................................... 3-5

リセット時にユーザ・モードに入るためのコード例 ............. 3-5ユーザ・モードへの復帰命令 ................................................. 3-6

スーパーバイザ・モード ................................................................... 3-7非 OS 環境 ................................................................................... 3-7

リセットを抜け出るスーパーバイザ・モードのコード例 ...... 3-8エミュレーション・モード ................................................................ 3-9アイドル状態 ................................................................................... 3-10

アイドル状態に遷移するためのコード例 .................................. 3-11リセット状態 ................................................................................... 3-11システム・リセットとパワーアップ ............................................... 3-13

ハードウェア・リセット ........................................................... 3-14SYSCR レジスタ ....................................................................... 3-15ソフトウェア・リセットとウォッチドッグ・タイマ ................ 3-16SWRST レジスタ ....................................................................... 3-17コアオンリー・ソフトウェア・リセット .................................. 3-18コアとシステムのリセット ........................................................ 3-19

ブート方式 ....................................................................................... 3-19

プログラム・シーケンサ

シーケンサ関連のレジスタ ................................................................ 4-3

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス ix

目次

SEQSTAT レジスタ ..................................................................... 4-5ゼロオーバーヘッド・ループ・レジスタ（LC、LT、LB） ......... 4-5SYSCFG レジスタ ....................................................................... 4-6

命令パイプライン .............................................................................. 4-7分岐とシーケンス ............................................................................ 4-10

直接のショート・ジャンプとロング・ジャンプ ....................... 4-11ダイレクト・コール ................................................................... 4-12間接分岐とコール ...................................................................... 4-12PC 相対の間接分岐とコール ...................................................... 4-12条件コード・フラグ ................................................................... 4-13

条件付き分岐 ......................................................................... 4-14条件付きレジスタ間移動 ....................................................... 4-15

分岐予測 ..................................................................................... 4-15ループとシーケンス ......................................................................... 4-16イベントとシーケンス ..................................................................... 4-19

システム割込み処理 ................................................................... 4-22システム・ペリフェラル割込み ................................................. 4-24SIC_IWR レジスタ .................................................................... 4-27SIC_ISR レジスタ ..................................................................... 4-29SIC_IMASK レジスタ ............................................................... 4-30システム割込み割当てレジスタ（SIC_IARx） ........................... 4-32

コア・イベント・コントローラ・レジスタ ..................................... 4-35IMASK レジスタ ....................................................................... 4-35ILAT レジスタ ........................................................................... 4-36IPEND レジスタ ........................................................................ 4-37

目次

x ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

割込みのグローバルなイネーブル／ディスエーブル ...................... 4-38イベント・ベクトル・テーブル ...................................................... 4-39

エミュレーション ...................................................................... 4-40リセット ..................................................................................... 4-41NMI（マスク不能割込み） ......................................................... 4-42例外 ............................................................................................ 4-42例外ハンドラの実行中の例外 .................................................... 4-48

ハードウェア・エラー割込み .......................................................... 4-48コア・タイマ ............................................................................. 4-50汎用割込み（IVG7 - IVG15) ..................................................... 4-50

割込みの処理 ................................................................................... 4-51割込みのネスティング ..................................................................... 4-52

ネストされていない割込み ........................................................ 4-53ネストされた割込み ................................................................... 4-54

ネストされた割込みサービス・ルーチンのプロローグ・コード例 ....................................................... 4-56

ネストされた割込みサービス・ルーチンのエピローグ・コード例 ....................................................... 4-56

ネストされた割込み要求のロギング ..................................... 4-57例外処理 ..................................................................................... 4-58

例外処理の遅延 ..................................................................... 4-58例外ハンドラのコード例 ....................................................... 4-59例外ルーチンのコード例 ....................................................... 4-61ISR でハードウェア・ループを使用するためのコード例 .... 4-61

その他のユーザビリティ問題 .................................................... 4-62

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xi

目次

優先順位の低いイベントでの RTX、RTN、またはRTE の実行 ........................................................................ 4-62

システム・スタックの割当て ................................................ 4-63イベント処理における遅延 ........................................................ 4-63

データ・アドレス・ジェネレータ

DAG によるアドレッシング .............................................................. 5-4フレーム・ポインタとスタック・ポインタ ................................. 5-5循環バッファのアドレッシング ................................................... 5-6ビット反転アドレスによるアドレッシング ................................. 5-9

インデックス・レジスタとポインタ・レジスタによるインデックス・アドレッシング .................................................... 5-10オートインクリメントとオートデクリメントのアドレッシング ....................................................................... 5-11

スタック・ポインタ・アドレッシングの前更新 ....................... 5-12即値オフセットによるインデックス・アドレッシング ............. 5-12後更新アドレッシング ............................................................... 5-12

DAG レジスタとポインタ・レジスタの変更 ................................... 5-13メモリのアドレス整列 ..................................................................... 5-14DAG 命令のまとめ .......................................................................... 5-17

メモリ

メモリ・アーキテクチャ ................................................................... 6-1内部メモリの概要 ........................................................................ 6-5スクラッチパッド・データ SRAM の概要 .................................. 6-7

L1 命令メモリ .................................................................................... 6-8IMEM_CONTROL レジスタ ....................................................... 6-8

目次

xii ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

L1 命令 SRAM ........................................................................... 6-11L1 命令キャッシュ .................................................................... 6-13

キャッシュ・ライン .............................................................. 6-15

キャッシュ・ヒットとキャッシュ・ミス ...................... 6-17

キャッシュ・ライン・フィル ....................................... 6-18

ライン・フィル・バッファ .......................................... 6-18

キャッシュ・ライン置換 .............................................. 6-18

命令キャッシュの管理 .......................................................... 6-20

ラインによる命令キャッシュのロック ......................... 6-20

ウェイによる命令キャッシュのロック ......................... 6-21

命令キャッシュの無効化 .............................................. 6-22

命令テスト・レジスタ ..................................................................... 6-23ITEST_COMMAND レジスタ .................................................. 6-25ITEST_DATA1 レジスタ ........................................................... 6-26ITEST_DATA0 レジスタ ........................................................... 6-27

L1 データ・メモリ .......................................................................... 6-28DMEM_CONTROL レジスタ ................................................... 6-28L1 データ SRAM ....................................................................... 6-31L1 データ・キャッシュ ............................................................. 6-35

キャッシュ可能アドレス空間のマッピング例 ...................... 6-36データ・キャッシュ・アクセス ............................................ 6-40キャッシュ書込み方式 .......................................................... 6-42IPRIO レジスタと書込みバッファの深さ ............................. 6-43データ・キャッシュ制御命令 ............................................... 6-45

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xiii

目次

データ・キャッシュの無効化 ................................................ 6-46データ・テスト・レジスタ .............................................................. 6-46

DTEST_COMMAND レジスタ ................................................. 6-47DTEST_DATA1 レジスタ .......................................................... 6-49DTEST_DATA0 レジスタ .......................................................... 6-50

外部メモリ ....................................................................................... 6-51メモリ保護とプロパティ ................................................................. 6-51

メモリ・マネジメント・ユニット ............................................. 6-51メモリ・ページ .......................................................................... 6-53

メモリ・ページ特性 .............................................................. 6-53ページ・ディスクリプタ・テーブル ......................................... 6-55CPLB 管理 ................................................................................. 6-56MMU アプリケーション ............................................................ 6-57保護されたメモリ領域の例 ........................................................ 6-60ICPLB_DATAx レジスタ ........................................................... 6-61DCPLB_DATAx レジスタ ......................................................... 6-63DCPLB_ADDRx レジスタ ........................................................ 6-65ICPLB_ADDRx レジスタ .......................................................... 6-66DCPLB_STATUS レジスタと ICPLB_STATUS レジスタ ....... 6-67DCPLB_FAULT_ADDR レジスタと

ICPLB_FAULT_ADDR レジスタ ........................................... 6-69メモリ・トランザクション・モデル ............................................... 6-71ロード／ストア動作 ......................................................................... 6-72

インターロック機能付きパイプライン ...................................... 6-72ロードとストアの順序付け ........................................................ 6-73

目次

xiv ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

同期命令 ..................................................................................... 6-74投機的ロード実行 ...................................................................... 6-75条件付きロード動作 ................................................................... 6-76

メモリの操作 ................................................................................... 6-77整列 ............................................................................................ 6-77キャッシュ・コヒーレンシ ........................................................ 6-77アトミック操作 .......................................................................... 6-78メモリマップド・レジスタ ........................................................ 6-79コア MMR のプログラミング・コード例 .................................. 6-79

用語集 .............................................................................................. 6-80

チップ・バス階層

内部インターフェース ....................................................................... 7-2内部クロック ..................................................................................... 7-2コアの概要 ......................................................................................... 7-3システムの概要 .................................................................................. 7-4システム・インターフェース ............................................................ 7-4

ペリフェラル・アクセス・バス（PAB） ...................................... 7-5PAB 調停 ................................................................................. 7-6PAB 性能 ................................................................................. 7-6PAB エージェント（マスター、スレーブ） ............................. 7-6

DMA アクセス・バス（DAB）、DMA コア・バス（DCB）、DMA 外部バス（DEB） ............................................................. 7-7DAB 調停 ................................................................................ 7-7DAB、DCB、DEB の性能 ..................................................... 7-9DAB バス・エージェント（マスター） ................................. 7-10

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xv

目次

外部アクセス・バス（EAB） ..................................................... 7-11外部バスの調停 .......................................................................... 7-11DEB/EAB 性能 .......................................................................... 7-11

ダイナミック・パワー・マネジメント

クロッキング ..................................................................................... 8-1フェーズ・ロック・ループとクロック制御 ................................. 8-2

PLL の概要 ............................................................................. 8-3PLL クロック逓倍率 .................................................................... 8-3

コア・クロック／システム・クロックの比率制御 ................. 8-5PLL レジスタ ............................................................................... 8-6

PLL_DIV レジスタ ................................................................. 8-7PLL_CTL レジスタ ................................................................. 8-8PLL_STAT レジスタ ............................................................. 8-10PLL_LOCKCNT レジスタ .................................................... 8-11

ダイナミック・パワー・マネジメント・コントローラ ................... 8-12動作モード ................................................................................. 8-13ダイナミック・パワー・マネジメント・コントローラの状態 .. 8-13

フル・オン・モード .............................................................. 8-14アクティブ・モード .............................................................. 8-14スリープ・モード .................................................................. 8-15ディープ・スリープ・モード ................................................ 8-15休止状態 ................................................................................ 8-16

動作モード遷移 .......................................................................... 8-16動作モード遷移のプログラミング ........................................ 8-20

目次

xvi ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

PLL プログラミング・シーケンス ............................... 8-20

PLL プログラミング・シーケンスの続行 ..................... 8-22

例 ................................................................................ 8-23

電源電圧の動的制御 ................................................................... 8-25電源管理 ..................................................................................... 8-26

VR_CTL レジスタ ................................................................. 8-27電圧の変化 ............................................................................ 8-30コアのパワーダウン（休止状態） .......................................... 8-31

ダイレクト・メモリ・アクセス

DMA レジスタとメモリ DMA レジスタ ........................................... 9-3DMA MMR の命名規則 ............................................................... 9-5メモリ DMA レジスタの命名規則 ............................................... 9-7DMAx_NEXT_DESC_PTR/MDMA_yy_NEXT_DESC_PTRレジスタ .................................................................................... 9-8

DMAx_START_ADDR/MDMA_yy_START_ADDR レジスタ . 9-10DMAx_CONFIG/MDMA_yy_CONFIG レジスタ ..................... 9-12DMAx_X_COUNT/MDMA_yy_X_COUNT レジスタ ............... 9-17DMAx_X_MODIFY/MDMA_yy_X_MODIFY レジスタ ........... 9-18DMAx_Y_COUNT/MDMA_yy_Y_COUNT レジスタ ............... 9-20DMAx_Y_MODIFY/MDMA_yy_Y_MODIFY レジスタ ........... 9-21DMAx_CURR_DESC_PTR/MDMA_yy_CURR_DESC_PTRレジスタ .................................................................................. 9-23

DMAx_CURR_ADDR/MDMA_yy_CURR_ADDR レジスタ .... 9-25DMAx_CURR_X_COUNT/MDMA_yy_CURR_X_COUNTレジスタ .................................................................................. 9-26

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xvii

目次

DMAx_CURR_Y_COUNT/MDMA_yy_CURR_Y_COUNTレジスタ .................................................................................. 9-28

DMAx_PERIPHERAL_MAP/MDMA_yy_PERIPHERAL_MAPレジスタ .................................................................................. 9-29

DMAx_IRQ_STATUS/MDMA_yy_IRQ_STATUS レジスタ .... 9-32フレックス・ディスクリプタ構造 ................................................... 9-35DMA 動作フロー ............................................................................. 9-38

DMA の起動 ............................................................................... 9-40DMA のリフレッシュ ................................................................ 9-42DMA 転送を停止するには ......................................................... 9-45DMA 転送をトリガするには ..................................................... 9-45

2 次元 DMA ..................................................................................... 9-47例 ............................................................................................... 9-482D DMA のその他の例 .............................................................. 9-49

メモリ DMA .................................................................................... 9-50MDMA 帯域幅 ........................................................................... 9-52

DMA 性能の最適化 .......................................................................... 9-53優先順位付けとトラフィック制御 ............................................. 9-55

DMA_TC_PER レジスタと DMA_TC_CNT レジスタ ......... 9-57MDMA 優先順位とスケジューリング ....................................... 9-60緊急の DMA 転送 ...................................................................... 9-62

DMA のソフトウェア管理 ............................................................... 9-63ソフトウェアと DMA の同期 .................................................... 9-64

シングル・バッファ DMA 転送 ............................................ 9-66自動バッファリングによる連続転送 ..................................... 9-67

目次

xviii ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

ディスクリプタ構造 .............................................................. 9-69ディスクリプタ・キューの管理 ............................................ 9-70

全ディスクリプタでの割込みを使用するディスクリプタ・

キュー ...................................................................... 9-71

最小の割込みを使用するディスクリプタ・キュー ........ 9-72

DMA エラー（アボート） ................................................................. 9-74

SPI 互換ポート・コントローラ

インターフェース信号 ..................................................................... 10-4シリアル・ペリフェラル・インターフェースのクロック信号（SCK） ............................................................. 10-4

シリアル・ペリフェラル・インターフェースのスレーブ・セレクト入力信号 ................................................................... 10-5

マスター出力／スレーブ入力（MOSI） ..................................... 10-5マスター入力／スレーブ出力（MISO） ..................................... 10-6割込み出力 ................................................................................. 10-7

SPI レジスタ ................................................................................... 10-7SPI_BAUD レジスタ ................................................................. 10-8SPI_CTL レジスタ .................................................................... 10-9SPI_FLG レジスタ .................................................................. 10-12

スレーブ・セレクト入力 ..................................................... 10-15複数のスレーブ SPI システムに対する SPI_FLG の

FLS ビットの用途 ............................................................ 10-15SPI_STAT レジスタ ................................................................ 10-16SPI_TDBR レジスタ ............................................................... 10-18SPI_RDBR レジスタ ............................................................... 10-19

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xix

目次

SPI_SHADOW レジスタ ......................................................... 10-20レジスタ機能 ........................................................................... 10-21

SPI 転送フォーマット ................................................................... 10-21SPI の一般的な動作 ....................................................................... 10-24

クロック信号 ........................................................................... 10-25マスター・モード動作 ............................................................. 10-26マスターからの転送開始（転送モード） .................................. 10-27スレーブ・モード動作 ............................................................. 10-28転送の準備ができたスレーブ .................................................. 10-29

エラー信号とフラグ ....................................................................... 10-30モード・フォルト・エラー（MODF） ..................................... 10-30送信エラー（TXE） .................................................................. 10-31受信エラー（RBSY） ................................................................ 10-32送信競合エラー（TXCOL） ...................................................... 10-32

SPI 転送の開始と終了 ................................................................... 10-32DMA .............................................................................................. 10-35

DMA 機能 ................................................................................ 10-35マスター・モードの DMA 動作 ............................................... 10-36スレーブ・モード DMA 動作 .................................................. 10-38

タイミング ..................................................................................... 10-41

パラレル・ペリフェラル・インターフェース

PPI レジスタ ................................................................................... 11-2PPI_CONTROL レジスタ ......................................................... 11-3PPI_STATUS レジスタ ............................................................. 11-9PPI_DELAY レジスタ ............................................................. 11-11

目次

xx ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

PPI_COUNT レジスタ ............................................................ 11-11PPI_FRAME レジスタ ............................................................ 11-12

ITU-R 656 モード .......................................................................... 11-14ITU-R 656 の背景 .................................................................... 11-14ITU-R 656 入力モード ............................................................ 11-18

フィールド全体 ................................................................... 11-19アクティブ・ビデオ専用 ..................................................... 11-20垂直ブランキング期間（VBI）専用 ................................... 11-20

ITU-R 656 出力モード ............................................................ 11-21ITU-R 656 モードでのフレーム同期 ....................................... 11-21

汎用 PPI モード ............................................................................. 11-22データ入力（RX）モード ........................................................ 11-25

フレーム同期なし ............................................................... 11-251 つ、2 つ、または 3 つの外部フレーム同期 ..................... 11-262 つまたは 3 つの内部フレーム同期 ................................... 11-27

データ出力（TX）モード ........................................................ 11-28フレーム同期なし ............................................................... 11-281 つまたは 2 つの外部フレーム同期 ................................... 11-291 つ、2 つ、または 3 つの内部フレーム同期 ..................... 11-30

GP モードでのフレーム同期 ................................................... 11-30内部フレーム同期によるモード .......................................... 11-31外部フレーム同期によるモード .......................................... 11-32

DMA 動作 ...................................................................................... 11-33データ転送シナリオ ...................................................................... 11-35

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxi

目次

シリアル・ポート・コントローラ

SPORT の動作 ................................................................................. 12-8SPORT のディスエーブル ............................................................... 12-9SPORT モードの設定 .................................................................... 12-10レジスタの書込みと実効遅延 ........................................................ 12-11SPORTx_TCR1 レジスタと SPORTx_TCR2 レジスタ ................ 12-12SPORTx_RCR1 レジスタと SPORTx_RCR2 レジスタ ................ 12-18データ・ワード・フォーマット ..................................................... 12-23SPORTx_TX レジスタ ................................................................... 12-23SPORTx_RX レジスタ .................................................................. 12-26SPORTx_STAT レジスタ .............................................................. 12-28

SPORT RX、TX、およびエラー割込み .................................. 12-30PAB エラー .............................................................................. 12-31

SPORTx_TCLKDIV レジスタと SPORTx_RCLKDIV レジスタ . 12-31SPORTx_TFSDIV レジスタと SPORTx_RFSDIV レジスタ ....... 12-32クロック周波数とフレーム同期周波数 .......................................... 12-33

最大クロック・レートの制約 .................................................. 12-35フレーム同期とクロックの例 .............................................. 12-35

ワード長 ......................................................................................... 12-35ビット順序 ..................................................................................... 12-36データ型 ......................................................................................... 12-36圧伸 ................................................................................................ 12-37クロック信号のオプション ............................................................ 12-37フレーム同期のオプション ............................................................ 12-38

フレーム付きとフレームなし .................................................. 12-38

目次

xxii ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

内部フレーム同期と外部フレーム同期 .................................... 12-40アクティブ・ローのフレーム同期とアクティブ・ハイのフレーム同期 ........................................ 12-41

データとフレーム同期のサンプリング・エッジ ..................... 12-41早期フレーム同期と遅延フレーム同期（通常タイミングと代替タイミング） .................................... 12-43データ独立の送信フレーム同期 ............................................... 12-45

SPORT とメモリとの間のデータ転送 ........................................... 12-46ステレオ・シリアル動作 ............................................................... 12-46マルチチャンネル動作 ................................................................... 12-50

SPORTx_MCMCn レジスタ ................................................... 12-53マルチチャンネル・イネーブル ............................................... 12-54マルチチャンネル・モードでのフレーム同期 ......................... 12-56マルチチャンネル・フレーム .................................................. 12-57マルチチャンネル・フレーム遅延 ........................................... 12-58ウィンドウ・サイズ ................................................................. 12-59ウィンドウ・オフセット ......................................................... 12-59SPORTx_CHNL レジスタ ....................................................... 12-60SPORTx_MCMC2 内のその他のマルチチャンネル・フィールド ............................................ 12-61

チャンネル・セレクト・レジスタ ........................................... 12-61SPORTx_MRCSn レジスタ ................................................ 12-63SPORTx_MTCSn レジスタ ................................................ 12-65

マルチチャンネル DMA のデータ・パッキング ...................... 12-67H.100 標準プロトコルのサポート ................................................. 12-68

2X クロック再生コントロール ................................................ 12-69

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxiii

目次

SPORT ピン／ライン終端 ............................................................. 12-69タイミング例 ................................................................................. 12-69

UART ポート・コントローラ

シリアル通信 ................................................................................... 13-2UART コントロール・レジスタとステータス・レジスタ .............. 13-3

UART_LCR レジスタ ................................................................ 13-4UART_MCR レジスタ ............................................................... 13-5UART_LSR レジスタ ................................................................ 13-6UART_THR レジスタ ............................................................... 13-7UART_RBR レジスタ ................................................................ 13-8UART_IER レジスタ ................................................................. 13-9UART_IIR レジスタ ................................................................ 13-11UART_DLL レジスタと UART_DLH レジスタ ...................... 13-13UART_SCR レジスタ .............................................................. 13-15UART_GCTL レジスタ ........................................................... 13-15

非 DMA モード .............................................................................. 13-16DMA モード .................................................................................. 13-18ミキシング・モード ....................................................................... 13-19IrDA サポート ............................................................................... 13-19

IrDA トランスミッタの説明 .................................................... 13-20IrDA レシーバの説明 ............................................................... 13-21

プログラマブル・フラグ

プログラマブル・フラグ・レジスタ（MMR） ................................. 14-5FIO_DIR レジスタ .................................................................... 14-5

目次

xxiv ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

フラグ値レジスタの概要 ........................................................... 14-6FIO_FLAG_D レジスタ ............................................................ 14-9FIO_FLAG_S、FIO_FLAG_C、および

FIO_FLAG_T レジスタ .......................................................... 14-9FIO_MASKA_D、FIO_MASKA_C、FIO_MASKA_S、

FIO_MASKA_T、FIO_MASKB_D、FIO_MASKB_C、FIO_MASKB_S、FIO_MASKB_T レジスタ ....................... 14-12フラグ割込みの生成フロー ................................................. 14-14FIO_MASKA_D、FIO_MASKA_C、FIO_MASKA_S、

FIO_MASKA_T レジスタ ................................................ 14-16FIO_MASKB_D、FIO_MASKB_C、FIO_MASKB_S、

FIO_MASKB_T レジスタ ................................................ 14-18FIO_POLAR レジスタ ............................................................ 14-20FIO_EDGE レジスタ .............................................................. 14-21FIO_BOTH レジスタ .............................................................. 14-22FIO_INEN レジスタ ............................................................... 14-23

性能／スループット ...................................................................... 14-24

タイマ

汎用タイマ ....................................................................................... 15-1タイマ・レジスタ ............................................................................ 15-4

TIMER_ENABLE レジスタ ...................................................... 15-4TIMER_DISABLE レジスタ ..................................................... 15-6TIMER_STATUS レジスタ ....................................................... 15-7TIMERx_CONFIG レジスタ .................................................... 15-9TIMERx_COUNTER レジスタ ............................................... 15-11TIMERx_PERIOD レジスタと TIMERx_WIDTH レジスタ .. 15-12

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxv

目次

タイマの使い方 .............................................................................. 15-16パルス幅変調（PWM_OUT）モード ...................................... 15-18

出力パッド・ディスエーブル .............................................. 15-20単一パルス生成 ................................................................... 15-21パルス幅変調波形の生成 ..................................................... 15-21PWM_OUT モードでのタイマの停止 ................................. 15-23外部的にクロック駆動される PWM_OUT ......................... 15-24PULSE_HI トグル・モード ............................................... 15-25

パルス幅カウントおよびキャプチャ（WDTH_CAP）モード ..................................... 15-30オートボー・モード ............................................................ 15-38

外部イベント（EXT_CLK）モード ........................................ 15-40PPI でのタイマの使い方 .......................................................... 15-41割込み ...................................................................................... 15-42不正状態 ................................................................................... 15-44まとめ ...................................................................................... 15-47

コア・タイマ ................................................................................. 15-49TCNTL レジスタ ..................................................................... 15-50TCOUNT レジスタ .................................................................. 15-52TPERIOD レジスタ ................................................................. 15-53TSCALE レジスタ ................................................................... 15-54

ウォッチドッグ・タイマ ............................................................... 15-54ウォッチドッグ・タイマの動作 ............................................... 15-55WDOG_CNT レジスタ ............................................................ 15-55WDOG_STAT レジスタ ........................................................... 15-56

目次

xxvi ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

WDOG_CTL レジスタ ............................................................. 15-58

リアルタイム・クロック

インターフェース ............................................................................ 16-3RTC クロックの条件 ....................................................................... 16-4RTC プログラミング・モデル ......................................................... 16-4

レジスタの書込み ...................................................................... 16-6書込み遅延 ................................................................................. 16-7レジスタの読出し ...................................................................... 16-8ディープ・スリープ ................................................................... 16-8プリスケーラのイネーブル ........................................................ 16-9イベント・フラグ ...................................................................... 16-9割込み ...................................................................................... 16-12

RTC_STAT レジスタ ..................................................................... 16-14RTC_ICTL レジスタ ..................................................................... 16-16RTC_ISTAT レジスタ ................................................................... 16-17RTC_SWCNT レジスタ ................................................................ 16-18RTC_ALARM レジスタ ................................................................. 16-20RTC_PREN レジスタ .................................................................... 16-21状態遷移のまとめ .......................................................................... 16-22

外部バス・インターフェース・ユニット

概要 .................................................................................................. 17-1ブロック図 ................................................................................. 17-4内部メモリ・インターフェース ................................................. 17-5外部メモリ・インターフェース ................................................. 17-6

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxvii

目次

EBIU プログラミング・モデル l ............................................... 17-8エラー検出 ................................................................................. 17-9

非同期メモリ・インターフェース ................................................... 17-9非同期メモリ・アドレスのデコード ....................................... 17-10EBIU_AMGCTL レジスタ ...................................................... 17-10EBIU_AMBCTL0 レジスタと EBIU_AMBCTL1 レジスタ ... 17-12バス競合の回避 ........................................................................ 17-16

ARDY 入力制御 ................................................................... 17-16プログラマブルなタイミング特性 ........................................... 17-17

コア命令による非同期アクセス .......................................... 17-18

非同期読出し ............................................................. 17-18

非同期書込み ............................................................. 17-20

ウェイト・ステートの追加 ................................................. 17-22バイト・イネーブル ............................................................ 17-24

SDRAM コントローラ（SDC） ...................................................... 17-24用語の定義 ............................................................................... 17-25

Bank Activate コマンド ..................................................... 17-25バースト長 .......................................................................... 17-26Burst Stop コマンド ........................................................... 17-26バースト・タイプ ................................................................ 17-26CAS 遅延（CL） .................................................................. 17-27CBR（CAS Before RAS）リフレッシュまたは自動リフレッシュ ............................ 17-27

DQM データ I/O マスク機能 ............................................... 17-27内部バンク .......................................................................... 17-27

目次

xxviii ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

モード・レジスタ ............................................................... 17-28ページ・サイズ ................................................................... 17-29Precharge コマンド ............................................................ 17-29SDRAM バンク ................................................................... 17-29Self-Refresh ........................................................................ 17-29tRAS ................................................................................... 17-30tRC ...................................................................................... 17-30tRCD ................................................................................... 17-30tRFC ................................................................................... 17-31tRP ...................................................................................... 17-31tRRD ................................................................................... 17-31tWR ..................................................................................... 17-31tXSR ................................................................................... 17-32

利用可能な SDRAM 設定 ........................................................ 17-32SDRAM システムのブロック図の例 ....................................... 17-33EBIU_SDGCTL レジスタ ....................................................... 17-34

SDRAM クロック・イネーブルの設定（SCTLE） ............. 17-39Self-Refresh モードへの出入り（SRFS） ........................... 17-40SDRAM バッファ・タイミング・オプションの設定（EBUFE） ......................................................................... 17-41

CAS 遅延値の選択（CL） .................................................... 17-42SDQM 動作 ......................................................................... 17-43並列リフレッシュ・コマンドの実行 ................................... 17-43Bank Activate コマンド遅延の選択（TRAS） .................... 17-43プリチャージ遅延の選択（TRP） ........................................ 17-44Precharge 遅延への書込みの選択（TWR） ......................... 17-45

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxix

目次

EBIU_SDBCTL レジスタ ....................................................... 17-46EBIU_SDSTAT レジスタ ........................................................ 17-49EBIU_SDRRC レジスタ .......................................................... 17-50SDRAM 外部メモリのサイズ .................................................. 17-52SDRAM アドレスのマッピング ............................................... 17-53

16 ビット幅の SDRAM アドレスの多重化 ......................... 17-53データ・マスク（SDQM[1:0]）のエンコーディング .............. 17-54SDC 動作 ................................................................................. 17-55SDC の設定 .............................................................................. 17-56SDC コマンド .......................................................................... 17-58

Precharge コマンド ............................................................ 17-59Bank Activate コマンド ..................................................... 17-60Load Mode Register コマンド ............................................ 17-60Read/Write コマンド .......................................................... 17-61Auto-Refresh コマンド ....................................................... 17-62Self-Refresh コマンド ......................................................... 17-62No Operation/Command Inhibit コマンド ........................ 17-63

SDRAM のタイミング仕様 ...................................................... 17-64SDRAM Performance ............................................................. 17-64

バス要求と許可 .............................................................................. 17-65動作 .......................................................................................... 17-65

システム設計

ピンの説明 ....................................................................................... 18-1未使用ピンに関する推奨処置 .................................................... 18-1

プロセッサのリセット ..................................................................... 18-1

目次

xxx ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

プロセッサのブート ........................................................................ 18-2クロックの管理 ................................................................................ 18-4

コア・クロックとシステム・クロックの管理 ........................... 18-4割込みの設定とサービス ................................................................. 18-4セマフォ .......................................................................................... 18-5

クエリ・セマフォのコード例 .................................................... 18-6データ遅延、レイテンシおよびスループット ................................. 18-7バスの優先順位 ................................................................................ 18-7外部メモリの設計に関する事項 ...................................................... 18-7

非同期メモリ・インターフェースの例 ...................................... 18-716M バイトよりも小さい SDRAM の利用 ................................ 18-8PLL 遷移時における SDRAM のリフレッシュ管理 ................ 18-10バス競合の回避 ........................................................................ 18-12

高周波数設計に関する考慮事項 .................................................... 18-13シリアル・ポート上のポイント・ツー・ポイント接続 ........... 18-13シグナル・インテグリティ ...................................................... 18-14デカップリング・コンデンサとグラウンド・プレーン ........... 18-15オシロスコープ・プローブ ...................................................... 18-15推奨する参考文献 .................................................................... 18-17

Blackfin プロセッサのデバッグ

ウォッチポイント・ユニット .......................................................... 19-2命令ウォッチポイント ............................................................... 19-5WPIAn レジスタ ....................................................................... 19-6WPIACNTn レジスタ ................................................................ 19-7

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxxi

目次

WPIACTL レジスタ .................................................................. 19-8データ・アドレス・ウォッチポイント .................................... 19-11WPDAn レジスタ .................................................................... 19-12WPDACNTn レジスタ ............................................................ 19-12WPDACTL レジスタ ............................................................... 19-13WPSTAT レジスタ ................................................................... 19-15

トレース・ユニット ....................................................................... 19-16TBUFCTL レジスタ ................................................................ 19-17TBUFSTAT レジスタ .............................................................. 19-18TBUF レジスタ ....................................................................... 19-19

メモリで実行トレースを再作成するためのコード ............. 19-20パフォーマンス・モニタリング・ユニット ................................... 19-21

PFCNTRn レジスタ ................................................................ 19-21PFCTL レジスタ ...................................................................... 19-22イベント・モニタ表 ................................................................. 19-24

サイクル・カウンタ ....................................................................... 19-26CYCLES および CYCLES2 レジスタ ..................................... 19-28

製品識別レジスタ .......................................................................... 19-28DSPID レジスタ ...................................................................... 19-29

Blackfin プロセッサのコア MMR の割当て

L1 データ・メモリ・コントローラ・レジスタ ................................ A-1L1 命令メモリ・コントローラ・レジスタ ....................................... A-3割込みコントローラ・レジスタ ........................................................ A-5コア・タイマ・レジスタ .................................................................. A-7

目次

xxxii ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

デバッグ、MP、エミュレーション・ユニット・レジスタ .............. A-8トレース・ユニット・レジスタ ....................................................... A-8ウォッチポイント・レジスタとパッチ・レジスタ ........................... A-9パフォーマンス・モニタ・レジスタ .............................................. A-10

システム MMR の割当て

ダイナミック・パワー・マネジメント・レジスタ ........................... B-2システム・リセットと割込みコントロール・レジスタ ................... B-3ウォッチドッグ・タイマ・レジスタ ................................................ B-4リアルタイム・クロック・レジスタ ................................................ B-4パラレル・ペリフェラル・インターフェース（PPI）レジスタ ...... B-5UART コントローラ・レジスタ ....................................................... B-5SPI コントローラ・レジスタ ........................................................... B-6タイマ・レジスタ ............................................................................. B-7プログラマブル・フラグ・レジスタ ................................................ B-8SPORT0 コントローラ・レジスタ ................................................. B-10SPORT1 コントローラ・レジスタ ................................................. B-11DMA/ メモリ DMA コントロール・レジスタ ................................ B-13外部バス・インターフェース・ユニット・レジスタ ..................... B-16

テスト機能

JTAG 規格 ........................................................................................ C-1バウンダリスキャン・アーキテクチャ ............................................. C-2

命令レジスタ .............................................................................. C-4パブリック命令 ........................................................................... C-5

EXTEST―バイナリ・コード 00000 ..................................... C-6

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxxiii

目次

SAMPLE/PRELOAD―バイナリ・コード 10000 ................. C-6BYPASS―バイナリ・コード 11111 ...................................... C-6

バウンダリスキャン・レジスタ .................................................. C-7

数値フォーマット

符号なしと符号付き：2 の補数フォーマット ................................... D-1整数と小数 ........................................................................................ D-12 進乗算 ............................................................................................ D-5

小数モードと整数モード ............................................................ D-6ブロック浮動小数点フォーマット .................................................... D-6

用語集

目次

xxxiv ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxxv

まえがき

アナログ・デバイセズのBlackfin®プロセッサでシステムを開発していただき、まことにありがとうございます。

マニュアルの目的

このマニュアルでは、Blackfinプロセッサのアーキテクチャ情報を提供します。アーキテクャ説明では、機能ブロック、バス、ポートに加えて、サ

ポートされるすべての機能とプロセスも取り上げます。プログラミング情

報については、『ADSP-BF53x Blackfin Processor Instruction SetReference』を参照してください。タイミング仕様、電気仕様、パッケージ 仕 様 に つ い て は、『ADSP-BF531/ADSP-BF532/ADSP-BF533Embedded Processor Data Sheet』を参照してください。

対象となる読者

このマニュアルは、アナログ・デバイセズのプロセッサに精通しているプ

ログラマを対象にしており、該当するプロセッサ・アーキテクチャと命令

セットに関する実用的な知識がある読者を想定しています。アナログ・デ

バイセズのプロセッサをよく知らないプログラマもこのマニュアルを使

用できますが、その場合はターゲット・アーキテクチャについて解説して

いる他の資料（該当するハードウェア・リファレンス・マニュアルやデー

タシートなど）も併用してください。

マニュアルの内容

xxxvi ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

マニュアルの内容

このマニュアルは、以下の章で構成されています。

• 第1章「はじめに」

プロセッサのハイレベルな概要を示します。アーキテクャ説明で

は、機能ブロック、バス、ポートに加えて、サポートされる機能と

プロセスも取り上げます。

• 第2章「演算ユニット」

算術論理演算ユニット (ALU)、積和演算ユニット (MAC)、シフタ、ビデオALU群について説明します。また、データ・フォーマット、データ型、レジスタ・ファイルについても説明します。

• 第3章「動作モードと状態」

プロセッサの3つの動作モードである、エミュレーション・モード、スーパーバイザ・モード、ユーザ・モードについて説明します。ま

た、アイドル状態とリセット状態についても説明します。

• 第4章「プログラム・シーケンサ」

実行される次の命令のアドレスを提供してプログラム・フローを制

御する、プログラム・シーケンサの動作について説明します。ま

た、ループ、サブルーチン、ジャンプ、割込み、例外についても説

明します。

• 第5章「データ・アドレス・ジェネレータ」

データ・アドレス・ジェネレータ (DAG)、アドレッシング・モード、DAGレジスタとポインタ・レジスタの変更方法、メモリのアドレス・アライメント、DAG命令について説明します。

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxxvii

まえがき

• 第6章「メモリ」

L1メモリについて説明します。特に、そのメモリ・アーキテクチャ、メモリ・モデル、メモリ・トランザクション・モデル、メモリマッ

プド・レジスタ (MMR) について詳述します。また、命令、データ、およびBlackfinプロセッサ・コアの一部であるスクラッチパッド・メモリについても説明します。

• 第7章「チップ・バス階層」

システム内でのデータ転送も含めて、オンチップ・バスについて説

明します。また、システム・メモリ・マップ、主要なシステム・コ

ンポーネント、システム相互接続についても説明します。

• 第8章「ダイナミック・パワー・マネジメント」

システムのリセット設定とパワーアップ設定、システムのクロッキ

ングと制御、パワーマネジメントについて説明します。

• 第9章「ダイレクト・メモリ・アクセス」

ペリフェラルDMAコントローラとメモリDMAコントローラについて説明します。ペリフェラルDMAの節では、DMAアクセスを備えたペリフェラルと内部／外部メモリ・スペースとの間の直接的

なブロック・データ転送について説明します。

メモリDMAの節では、プロセッサのメモリ・スペースとL1メモリ、外部の同期／非同期メモリの間でのメモリ間転送機能について

説明します。

マニュアルの内容

xxxviii ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

• 第10章「SPI互換ポート・コントローラ」

SPI 互換のさまざまなペリフェラル・デバイスにI/O インターフェースを提供する、シリアル・ペリフェラル・インターフェース

(SPI) ポートについて説明します。

• 第11章「パラレル・ペリフェラル・インターフェース」

プロセッサのパラレル・ペリフェラル・インターフェース (PPI) について説明します。PPIは半二重の双方向ポートであり、最高16ビットのデータに対応し、デジタル・ビデオやデータ・コンバータ

のアプリケーションに使用されます。

• 第12章「シリアル・ポート・コントローラ」

さまざまなシリアル・ペリフェラル・デバイスにI/Oインターフェースを提供する、2つの独立した同期シリアル・ポート・コントローラ（SPORT0とSPORT1）について説明します。

• 第13章「UARTポート・コントローラ」

データ・フォーマットのシリアル／パラレル変換を行い、モデム制

御と割込み処理のハードウェアを内蔵する、非同期シリアル・イン

ターフェースLSI (UART) ポートについて説明します。UARTでは、モード対応機能として半二重のIrDA® SIRプロトコルをサポートします。

• 第14章「プログラマブル・フラグ」

ピンを入／出力として設定する方法や割込みの生成方法も含めて、

プロセッサ内のプログラマブル・フラグ、つまり汎用I/Oピンについて説明します。

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xxxix

まえがき

• 第15章「タイマ」

3つのモードに設定できる、3つの汎用タイマについて説明します。コア・タイマでは、さまざまなタイミング機能用に周期割込みを生

成できます。ウォッチドッグ・タイマでは、Blackfinプロセッサ・コアへのイベント生成などのソフトウェア・ウォッチドッグ機能を

実装できます。

• 第16章「リアルタイム・クロック（RTC）」

時刻、アラーム、ストップウォッチ・カウントダウンなど、プロ

セッサの一連のデジタル・ウォッチ機能について説明します。

• 第17章「外部バス・インターフェース・ユニット」

プロセッサの外部バス・インターフェース・ユニットについて説明

します。また、非同期メモリ・インターフェース、SDRAMコントローラ (SDC)、関連するレジスタ、SDCの設定、コマンドについても説明します。

• 第18章「システム設計」

プロセッサをシステム全体の一部として使用する方法について説

明します。プロセッサを外部メモリ・チップにインターフェースす

る方法、バスのタイミング数とレイテンシ数、セマフォ、未使用ピ

ンの取り扱いについても説明します。

• 第19章「Blackfinプロセッサのデバッグ」

Blackfinプロセッサのデバッグ機能について説明します。この機能はソフトウェア・デバッギングに使用でき、オペレーティング・シ

ステムでよく採用されているサービスを補完します。

マニュアルの最新情報

xl ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

• 付録A「Blackfinプロセッサ・コアMMRの割当て」

コア・メモリマップド・レジスタ、そのアドレス、本文へのクロス

リファレンスを一覧にします。

• 付録B「システムMMRの割当て」

システム・メモリマップド・レジスタ、そのアドレス、本文へのク

ロスリファレンスを一覧にします。

• 付録C「テスト機能」

プロセッサのテスト機能について説明します。JTAG規格、バウンダリスキャン・アーキテクチャ、命令レジスタとバウンダリ・レジ

スタ、パブリック命令について説明します。

• 付録D「数値フォーマット」

16ビット・データ・フォーマットのさまざまな側面について説明します。また、ソフトウェアでブロック浮動小数点フォーマットを

実装する方法についても説明します。

• 付録G「用語集」

略語を含め、この本で使用されている用語の定義があります。

マニュアルの最新情報

これは『ADSP-BF533 Blackfinプロセッサ・ハードウェア・リファレンス』の第3版です。この本の第2版からの改訂には、誤植や報告された正誤表の訂正が含まれます。

ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス xli

まえがき

テクニカル／カスタマ・サポート

Blackfinプロセッサのカスタマ・サポートは、以下の方法でご利用になれます。

• BlackfinプロセッサのWebサイト：www.analog.com/jp/blackfin

• 電子メールでのお問い合わせ：marcom.japan@analog.com

• アナログ・デバイセズの正規販売代理店：www.analog.com/intl/japan/salesdir/index.html

対応するプロセッサ

以下は、VisualDSP++®に対応しているアナログ・デバイセズのプロセッサのリストです。

TigerSHARC®（ADSP-TSxxx）プロセッサ

TigerSHARCは、8/16/32ビットの浮動小数点／固定小数点のプロセッサです。VisualDSP++は、以下のTigerSHARCプロセッサで利用できます。

ADSP-TS101 、ADSP-TS201、ADSP-TS202、ADSP-TS203

SHARC®（ADSP-21xxx）プロセッサ

SHARCは、音声、サウンド、グラフィック、イメージング・アプリケーションに使用できる高性能、32ビット、浮動小数点のプロセッサです。VisualDSP++は、以下のSHARCプロセッサで利用できます。

ADSP-21020、ADSP-21060、ADSP-21061、ADSP-21062、ADSP-21065L、ADSP-21160、ADSP-21161、ADSP-21261、ADSP-21262、ADSP-21266、ADSP-21267、ADSP-21363、ADSP-21364、ADSP-21365

製品情報

xlii ADSP-BF533 Blackfin プロセッサ・ハードウェア・リファレンス

Blackfin®（ADSP-BFxxx）プロセッサ

Blackfinは、16ビットの組込みプロセッサです。VisualDSP++は、以下のBlackfinプロセッサで利用できます。

ADSP-BF531、ADSP-BF532 （旧ADSP-21532）、ADSP-BF533、ADSP-BF535（旧ADSP-21535）、ADSP-BF561、AD6532、AD90747

製品情報

製品情報については、アナログ・デバイセズWebサイト、製品のCD-ROM、または印刷刊行物（マニュアル）をご覧ください。

アナログ・デバイセズのWebサイトhttp://www.analog.com/jpでは、アナログ集積回路、アンプ、コンバータ、デジタル・シグナル・プロセッサな

ど、広範囲の製品情報を提供します。

■ MyAnalog.com

MyAnalog.comは、アナログ・デバイセズのWebサイトが提供する無料の機能です。関心のある製品の最新情報だけをWebページに表示するようにカスタマイズできます。また、ご自分の興味に一致するWebページの更新情報に関してお知らせメールを毎週受け取ることもできます。

MyAnalog.comから書籍、アプリケーション・ノート、データシート、コー

ド例などを入手することも可能です。

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まえがき

■ プロセッサ製品情報

組込みプロセッサとDSPの詳細については、当社のWebサイトhttp://www.analog.com/jp/dspをご覧ください。技術刊行物、データシート、アプリケーション・ノート、製品概要、製品発表資料にアクセスできます。

■ 関連資料

ADSP-BF53xプロセッサ（および関連プロセッサ）に関する以下の資料は、アナログ・デバイセズの販売代理店にご注文ください。

• VisualDSP++ User’s Guide for 16-Bit Processors

• VisualDSP++ C/C++ Compiler