allegro pcb教學

NCTU IEE 5046高頻電路設計與實驗

Allegro PCB Editor

2012/4/10 HP 4291B – Impedance Analyzer 1

Lecturer: Professor Yu-Jiu WangTA: 李道一[email protected].

twDocument coauthor: Jon-Jin Chen

mailto:%E6%9D%8E%E9%81%93%E4%B8%[email protected]












Related EDA tools

• PCB Editor

Allegro 教學 (C)2011 RFVLSI LAB, NCTUEE

2012/4/10 2

New PCB design in PCB Editor

3

• 打開 PCB Editor• File ->New• 選擇 Board 並打上檔名按 OK• 一開始會看到一片黑和一個小

小的綠色十字 ( 就是原點 )• 想要把什麼地方放大縮小用滑鼠

先指到那個位置• 再用滾輪放大縮小畫面• 接下來畫一塊板子• Setup -> Outlines ->

Board Outline• 先隨便畫一個框• 畫好了以後再點 ok• 如果之後要改變大小 / 位置可以按

Edit/Move


2012/4/10

Setup Search Paths

4

• Setup -> UserPreferences

• 點選 Paths 底下的 Library

• devpath• padpath• psmpath 都增

加放 .dra 檔和放 .pad 檔的位置


2012/4/10

Setup Output Directories

5

• 設定 Gerber 和 log檔輸出目錄，會讓你的工作目錄變整齊


2012/4/10

Setup Layout Cross Sections

6

• Setup -> Cross-section• TOP 和 BOTTOM 不可更

改•••••••

如果要增加或減少層數可按右鍵選 Add Layer Above/Below 並將名字改成和使用的 Package Symbol 的層數相同也可以選擇 Negative Artwork如果要更改顏色Display -> Color/Visibility 先在下面的調色盤選好色後再點上面想要改變的顏色

顏


2012/4/10


2012/4/10

Three Edit Modes

7

• General Edit– 適合作 placement– 適合作 routing 微

調• Etch Edit

– 適合作 routing

• Placement Edit– 適合作 placement

Setup Design Parameters

8

• 設定格子點 , 單位和板子大小• Setup -> Design Parameters• 單位固定用 Mils, Accuarcy 1• Size ：可選 ABCD(D 最大 )• Extents 為繼續向外伸展• Grids 記得要勾選 Grids on, 並

設定格子點大小 ( 可隨需要調整 )


2012/4/10

Import Netlist

9

• 接著 Import 做好的 .net 檔• File -> Import -> Logic• 直接打開 Other 的子頁面• 照圖上設定• 檔案選擇你要 import

的 .net• 最後按 Import Other• 成功會出現上圖的視窗 ,

失敗則會跳出失敗的原因• 更正後重新 Import 直到

成功• Import 成功後 , 畫面上還

是沒有任何元件正常，不要驚慌


2012/4/10

Quick Place Components•接下來要把元件擺到板

子上 : Place -> Quick Place

•選擇 Place 的方式 ( 一開始選 Place all components)

• 放在上下左右皆可 , 並按Place•如果有沒放到的元件可

能是板子不夠大或定義層沒設好

• 最後按 OKAllegro 教學 (C)2011 RFVLSI LAB, NCTUEE

2012/4/10 10

Specify Via Padstacks

11

• 從 ConstraintManager 開

• 選取 padstack ，可為貫孔或埋

• Setup ->Constraints-> Physical 點選Vias 欄的 via 兩下 , 改成可用的 via

• 如果沒有可用的就自己從 pad designer 新增


2012/4/10

VIA placement

12

• 將元件擺放到板子上你想要的位置後

• 開始走線 Route -> Connect• 在右邊的 Option 可以直接釘

選起來• 會根據使用不同的功能做選擇• 選擇想要走的層以及繞線方法• 還有線寬後 , 就可以開始拉

線了• Act 表示現在要走的 layer• Alt 表示等等可能會換到的

layer• 要換層的時候可以按右鍵

Add Via Allegro 教學 (C)2011 RFVLSI LAB, NCTUEE

2012/4/10

Dynamic shape 參數

13

• 新版的 Shape 有兩種– Dynamic copper ：隨著 netlist 連接

的不同，動態調正 void 位置

– Static solid ：靜態多邊形

• 注意 : 並不是對應的層會和

net 有相同名字• Net 的名字是 Capture 決定

的• 如果想改名前面有教


2012/4/10

Dynamic shape

14

• When DRC rules (constraints) are updated,click “Update to Smooth”


2012/4/10

Split Plane

15

•走完線之後，接下來要鋪地平面和 VDD 平面

• Shape->Global Dynamic Param

• 照上面兩圖設定後按OK• 接著按 Edit -> Split plane -

> Create• 選擇要鋪的 layer 並選擇

Dynamic 後按 Create• 接著在 Select a net 中選

擇相對應的 net


2012/4/10

PCB Editor (Package Symbol 製作 )

• File -> New• 選擇 Package symbol 並輸

入檔名• 按照之前的步驟設定板子層

數跟 grid• 接著要把 Pin 放到 Package

上• Layout -> Pins• 從右邊的 option 選擇要用的

Padstack• 還有 Rotation 的角度 ( 選完

後再按一次 Layout -> Pins)• 還有最重要的 Pin # ( 要和

capture 上的腳位一模一樣 )

EE 1Allegro 教學 (C)2011 RFVLSI LAB, NCTU

2012/4/10 6

PCB Editor (Package Symbol 製作 )

• Pin 都放好了以後• 要設定 Device Type 和 Ref Des• Add -> Text• 在右邊 Option 選擇• Device Type/ Silkscreen_Top 放

在整個的下面• Ref Des/ Assembly_Top 放在中

間• Ref Des/ Silkscreen_Top 放在旁

邊• 選擇 Setup -> Areas -> Package

Boudarys 後 , 選矩形個元件包起來 (Pin 的部分 )

• 存檔 : File -> Save•

把整

製作元件 : File -> Create Device

FVLSI LAB, NCTUEE 17Allegro 教學 (C)2011 R

2012/4/10

Constraint Manager• 按按鈕• 改設定

– 最小最大線寬– 各種間距– VIA


2012/4/10 18


NCTU IEE 5046高頻電路設計與實驗Finalizing PCB Design















Design Rule Checking (DRC)

2

• 按按鈕• 看報告• 做修正


2012/9/24

Drill Legend - Drill Customization

3

• Drill Legend is not required for panelization ( 併版 )

•設定鑽孔標記的圖例• Manufacture -> NC->Drill Customization


2012/9/24

Drill Legend

4

• 每一層都鋪好後 , 應該就不會有淡藍色的細線 ( 有的話要檢查有沒有錯 )

• 接下來如果使用的元件有鑽孔 , 就要列出鑽孔表• Manufacture -> NC -> Drill Legend• OK 後把表放到圖上 , 如果有很多

個表一開始會重疊，此時先把框框拉開 (只有框框 ,裡面的線不會動 ),排列成想要的形狀後

• 再重新呼叫 Drill Legend, 這時候他就會自己排好了

• 排好以後選擇 Add Rectangle, 用Manufacturing 的 Photoplot_Outline

• 把板子還有 Drill Legend 通通框起來


2012/9/24


2012/9/24

Drill Legend - *.dlt 設定檔範本

5

• 預設放在 C:\Cadence\SPB_16.3\share\pcb\text\nclegen d

• 可以把裡面的 dlt 檔複製，然後用文字編輯器修改

• 若要併版，則不需要在個別的 PCB加入 Drill Legend

Drill Legend

6

Photoplot Outline

Drill Legend


2012/9/24

Gerber RS-274X Artwork

7

• The file format used by PCB industry software to describe the images of a printed circuit board (copper layers, solder mask, legend, drill holes, etc.).

• The de-facto industry standard for printed circuitboard image transferG04 Film Name: paste_top* G04 Origin

Date: Thu Sep 20 15:54:22 2007* G04 Layer: PIN/PASTEMASK_TOP* %FSLAX55Y55*MOIN*%%IR0*IPPOS*OFA0.00000B0.00000*MIA0B0*SFA1.00 000B1.00000*%%ADD28R,.11X.043*% %ADD39O,.07X.022*%...%AMMACRO19* 21,1,.0512,.0512,0.0,0.0,45.*%%ADD19MACRO19*%%LPD*%


2012/9/24


2012/9/24

Gerber RS-274X Artwork

8

• For double sided PCB, following Gerber files are usuallysubmitted to fabrication company– Top Copper Etching– Bottom Copper Etching– Top Soldermask– Bottom Soldermask(optional)– Top Silkscreen– Bottom Silkscreen

• If you are designing paste stencil, following Geber filesare needed– Top Pastemask– Bottom Pastemask

Artwork( 底片 )產生

9

• 按按鈕• 設定精確度，要比

design 的小數位數多一位。

• 選擇 GERGER 274X格式


2012/9/24

Artwork( 底片 )產生 (cont’d)• 最後要輸出成 Artwork• Manufacture -> Artwork•預設只有板子所以先按

Replace• 每一層 Layer 需要和

crosssection 設定成一樣正片或負片

• 選擇 FILM_SETUP.txt (內容如下 )

• 接著選 Select all 再選Create Artwork 並按OK

• 就完成了 Allegro 教學 (C)2011 RFVLSI LAB, NCTUEE

2012/9/24 10

FILM_SETUP.txt

11

(axlfcreate "SILKSCREEN_BOT" '(0 0 0 30 0 1 0 0 0 1 0 0 1) '("REF DES/SILKSCREEN_BOTTOM" "PACKAGE GEOMETRY/SILKSCREEN_BOTTOM" "MANUFACTURING/PHOTOPLOT_OUTLINE" "BOARD GEOMETRY/OUTLINE" "BOARD GEOMETRY/SILKSCREEN_BOTTOM" ))(axlfcreate "PASTEMASK_BOT" '(0 0 0 30 0 1 0 0 0 1 0 0 1)'("PIN/PASTEMASK_BOTTOM" "MANUFACTURING/PHOTOPLOT_OUTLINE" "BOARDGEOMETRY/OUTLINE" ))(axlfcreate "VCC" '(0 0 0 30 0 0 0 1 0 1 0 0 1) '("MANUFACTURING/PHOTOPLOT_OUTLINE" "BOARD GEOMETRY/OUTLINE" )) (axlfcreate "SOLDERMASK_TOP" '(0 0 0 30 0 1 0 0 0 1 0 0 1) '("VIACLASS/SOLDERMASK_TOP" "PIN/SOLDERMASK_TOP" "PACKAGE GEOMETRY/SOLDERMASK_TOP" "MANUFACTURING/PHOTOPLOT_OUTLINE" "BOARD GEOMETRY/OUTLINE" "BOARD GEOMETRY/SOLDERMASK_TOP" ))(axlfcreate "SOLDERMASK_BOT" '(0 0 0 30 0 1 0 0 0 1 0 0 1) '("VIA CLASS/SOLDERMASK_BOTTOM" "PIN/SOLDERMASK_BOTTOM" "PACKAGE GEOMETRY/SOLDERMASK_BOTTOM" "MANUFACTURING/PHOTOPLOT_OUTLINE" "BOARD GEOMETRY/OUTLINE" "BOARD GEOMETRY/SOLDERMASK_BOTTOM" ))(axlfcreate "SILKSCREEN_TOP" '(0 0 0 30 0 1 0 0 0 1 0 0 1) '("REF DES/SILKSCREEN_TOP" "PACKAGE GEOMETRY/SILKSCREEN_TOP" "MANUFACTURING/PHOTOPLOT_OUTLINE" "BOARD GEOMETRY/OUTLINE" "BOARD GEOMETRY/SILKSCREEN_TOP" ))


2012/9/24

FILM_SETUP.txt

12

(axlfcreate "PASTEMASK_TOP" '(0 0 0 30 0 1 0 0 0 1 0 0 1) '("PIN/PASTEMASK_TOP" "MANUFACTURING/PHOTOPLOT_OUTLINE" "BOARD GEOMETRY/OUTLINE" ))(axlfcreate "GND" '(0 0 0 3 0 0 0 1 0 1 0 0 1) '("ANTI ETCH/GND" "VIA CLASS/GND" "PIN/GND" "MANUFACTURING/PHOTOPLOT_OUTLINE" "ETCH/GND" "BOARD GEOMETRY/OUTLINE" ))(axlfcreate "DRILL" '(0 0 0 1 0 0 1 0 0 0 1 0 0 1) '("MANUFACTURING/NCLEGEND-BL-3-4" "MANUFACTURING/NCLEGEND-BL-2-3" "MANUFACTURING/NCLEGEND-BL-1-2" "MANUFACTURING/PHOTOPLOT_OUTLINE" "MANUFACTURING/NCDRILL_LEGEND" "MANUFACTURING/NCDRILL_FIGURE" "BOARD GEOMETRY/OUTLINE" ))(axlfcreate "BOTTOM" '(0 0 0 30 0 1 0 0 0 1 0 0 1) '("VIA CLASS/BOTTOM" "PIN/BOTTOM" "MANUFACTURING/PHOTOPLOT_OUTLINE" "ETCH/BOTTOM" "BOARD GEOMETRY/OUTLINE" ))(axlfcreate "TOP" '(0 0 0 30 0 1 0 0 0 1 0 0 1) '("VIA CLASS/TOP" "PIN/TOP" "MANUFACTURING/PHOTOPLOT_OUTLINE" "ETCH/TOP" "BOARD GEOMETRY/OUTLINE" ))(axlfcreate "VDD" '(0 0 0 0 30 0 0 0 0 0 0 1 1) '("ETCH/VDD" "PIN/VDD" "VIA CLASS/VDD" ))


2012/9/24

FILM_SETUP 每個欄位的意義

13

Field Field Field Field Field Field Field Field Field Field Field Field Field


2012/9/24

1 = ROTATION2 = OFFSET X3 = OFFSET Y4 = UNDEFINED LINE WIDTH5 = SHAPE BOUNDING BOX6 = PLOT MODE7 = MIRRORED8 = FULL CONTACT THERMAL9 = SUPPRESS UNCONNECTED

(e.g. 30=30mil)

RELIEFS PADS

10= DRAW MISSING11= USE APERTURE12= FILL OUTSIDE13= VECTOR BASED

APERTURES ROTATION SHAPESPAD BEHAVIOR90 DEG 4 = 180 DEG 6 = 270 DEG

ROTATION 0 = 0 DEG 2 =OFFSET X OFFSET Y UNDEFINED LINE WIDTH SHAPE BOUNDING BOX PLOT MODE 1 = POS 0 = NEG MIRRORED 1= YES ( CHECKED ) 2 = NO

Artwork 中的 Drill 層

14

• MANUFACTURING/NCLEGEND-BL-1-2

• MANUFACTURING/ NCLEGEND-BL-2-3

• MANUFACTURING/NCLEGEND-BL-3-4

• 不同層的 DrillLegend 都要出現這樣用 CAM軟體才看的到 Allegro 教學 (C)2011 RFVLSI LAB,

NCTUEE2012/9/24

檢查底片

15

• Import Artwork•用 CAM軟體去開

artwork

LAB, NCTUEEAllegro 教學 (C)2011 RFVLSI

2012/9/24

想修改 Padstack怎麼辦 ?

16

• 在 Tools -> Padstack底下有許多選項可以使用

• 如果在 Pad Designer 更改後想要更新可選擇 Refresh 後 , 選擇 Refresh all padstacks 然後按 Refresh 就會更新囉 ~


2012/9/24

Modify Design Padstack

17

• 可以更改板子上曾經用過的 Pad• 直接在 Option 的列表中點兩下

就可以開始更改了 ~• 如果選 Instance 就要另存成另

外一個新的 Pad選 Definition 則是可以

直接更改原本的檔案• 改好之後再 Pad Designer 選擇• File -> Update to Design 就可以

看到更改的結果• 另外也要 Save to File• Modify Library Padstack• 和 Modify Design Padstack類似• 只是可以更改所有的 Padstack

•


2012/9/24

Padstack Replace

18

•可以取代板子上的 Pad 成其他 Pad

•除了 New: 的欄位以外•其他的欄位可以直接點選

想要取代的 Pad 的位置就會自動填入該有的

值了•都點選好後再 New 的欄位選擇想要取代成的 Pad• 最後按 Replace 就完成了

~

•


2012/9/24

Island removal

19

• 紅圈區為自動 splitplane 後 island產生的地方

• 利用 “ Delete Islands” 將全部 island刪除

• 或像紅圈上方處利用 VIA確保 island grounded


2012/9/24


2012/9/24 20

Note• 從另外板子的外圍要放 20mil 的AntiEtch。避免

板子邊緣的導體外露，造成 ESD• 可直接用 Add -> Rectangle

– Subclass 選擇要畫的 layer( 有鋪整層的都要畫 )– 或選取 All

• 建議全部使用英制單位• GND 和 VDD 之間要加上若干 bypass capacitors• 不同層的 GND 要打上若干個 via 或 air bridge

以確保 GND shape 的電位均勻


PCB design with OrCAD Capture















Related EDA tools

2

• OrCAD Capture• PCB Editor• Pad Designer

Tuesday, April 10, 2012

NCTUEE RFLAB - PCB design with

Design Flow

3

Create packagesymbol

with PCB EDITOR

Drawschematics with OrCAD

capture

Netlist DRC

Import Netlist

Placement and

routing

NC drill setup

Artwork DRC

Gerber out



OrCAD Capture

4

• 第一次打開 OrCADCapture 選擇選單中的第一個 OrCAD Capture,並在 use as default 打勾

• File -> new -> Project• 選擇 Schematic 以及儲存的位置

• 按 okTuesday, April 10, 2012


Create Schematics

5

• 在 XXX.opj 的子頁面中• 點開 XXX.dsn 之後再點開

SCHMATIC1, 點開 PAGE1• 接出自己想要用的電路• 電路上的元件可從做好的電

路複製• 如果板子不夠大 , 可從

Options->Schematic Page Properties 改變板子大小 (optional)

• 如果想要幫某條 net 取名字可從 Place->Net Alias, ok 後放到想取名的 net 上(optional)



Create Schematics

6

• 如果要更改元件• 先點一下讓元件變成粉紅色

• 再按右鍵選擇 Edit Part

若要新增 pin 可從 place->pin 或直接點右邊直列的圖式若要刪除則直接按delete

注意 :pin number 要和相對應的 dra 檔(Package Symbol) 相同

更改 pin 時要點擊線的部分可以更改 Name和 Number 也可隨意位移

Type 一般選擇 Passive



也可選成其他

Create Library

7

• 電路完成後 ,回到 XXX.obj 的頁面 ,並建立 library:

• File -> New -> Library• 就會看到 Library 底下的 XXX.olb

( 可改成自己喜歡的名字 )• 接著把 Design Cache 底下的元件拖曳到 XXX.olb 上

• 並且把加入 Library 的元件名稱改為

和在 PCB Editor裡面的 dra 檔名相同

• 接著回到 Design Cache 對剛剛加入的元件按右鍵

– 選擇 Replace Cache– 先從 Browse 選擇剛剛建立的

XXX.olb– 接著在 New Part Name 的下拉式選單

中選擇想要換成的元件名稱 , 並按 ok就完成了



Assign PCB Footprint

8

• 輸出電路前確認電路元件• 在 SCHEMATIC1 上按右鍵選擇 Edit Object Properties• 紅色框內的欄皆要和對應的 PCB Package Symbol 的 Device Type

相同• 綠色框內的欄則要和對應的 PCB Package Symbol 的 Ref Des 相同• 藍色框內的欄則要和對應的 PCB Package Symbol 的 dra 檔名相同



Schematics DRC check

9

• 輸出電路前先做DRC

Check• Tools->Design

Rule Check• 設定完後按確定• 並將錯誤更正



Schematics DRC check (cont’d)• Second tab of DR

checker


NCTUEE RFLAB - PCB design with 10

Schematics DRC check (cont’d)

11

• Third tab of DRchecker



Generate Netlist

12

• 輸出電路• Tools->Create Netlist• 直接跳到 Other 的子頁面• 注意 allegro.dll 檔要放在• C:\Cadence\SPB_16.3\tools

\capture\netforms\• {‘Value’} 和 !{PCB

Footprint}要打對

• 按確定後電路就會輸出XXX.NET



2012/7/24 1Allegro – Package Symbols © 2012 RFVLSI LAB, NCTU


Allegro PCB Editor - Create Package

SymbolLecturer: Professor Yu-Jiu WangTA: 李道一[email protected].

tw Document coauthor: Jon-Jin Chen













Package Symbol

2

• Two category of footprints:– SMT – Surface Mount

Technology– TH – Through Hole

Surface Mount Technology

2012/7/24 Allegro – Package Symbols © 2012 RFVLSI LAB, NCTU

Through Hole

New Package Symbol

3

• Menu -> File -> New• Remember to

save package symbol at$psmpath


Basic Environment Setup

4

• Menu-> Setup -> DesignParameters

• Grid– Turn on– 1 mil

• Units– Use English units (mil) to

avoid conversion errors


2012/7/24

Look For Datasheet

5Allegro – Package Symbols © 2012 RFVLSI LAB, NCTU

• Digikey– http://www.digikey.com

• Mouser– http://www.mouser.com

• Extract Dimensions– Use professional version of Adobe Acrobat– Use Autocad– By hand

http://www.digikey.com/
















http://www.mouser.com/













Through Hole Example

6

• Using: Murata PV 37 Series• Be careful of the units• Define pin numbers as datasheet

suggests


Through Hole Example

7

• Steps:– Define Origin

• Center of n-th pin• Package Edge• Change origin dynamically for convenience

– Write down dimensions on a draft paper first– Prepare pad-stack with pad designer

• Configure drill holes on pad-stack

– Place Pads


Place Pins for a Symbol

8

• 把 Pin 放到 Package 上• Layout -> Pins• 從右邊的 option 選擇

要用的 Padstack• Manually assign

coordinate for accuracy– P : Pick Point– A : Toggle Absolute

/Relative Mode


Modify Pins After Placement

9

• 還有 Rotation 的角度 ( 選完後再按一次 Layout-> Pins)– Use context menu to move, than use

context menu again to rotate

• 還有最重要的 Pin #– 要和 capture 上的腳位一模一樣– Use Edit text to change Pin #


Assign Reference Designator (RefDes)• 設定 Device Type 和

RefDes

• Add -> Text ( 任意字串e.g. J*)

• 在右邊 Option 選擇 Device Type/ Silkscreen_Top 放在第一個 pin


Assign Package Boundaries

11

• 選擇 Setup -> Areas -> Package Boudarys 後 ,選矩形把整個元件包起來 (Pin 的部

分 )


Create Device File and Symbol (*.psm)

• 存檔 : File -> Save• 製作元件 : File ->

Create Device


NCTU IEE 5046高頻電路設計與實驗•PCB design with

•Pad Designer• Lecturer: Professor Yu-Jiu Wang

• TA: 李道一[email protected]• Document coauthor: Jon-Jin Chen













Related EDA tools

• Pad Designer

NCTUEE RFLAB - PCB design with (C) TYLEE

PCB basics• Solder mask

– Dark Green• Etch layer

– i.e. Conductors• Drill holes

– Look closer to the pads

• Silk Screen– White

characters and lines


High Frequency PCB• Impedance

control• GND

plane• Cable to

board transition

• EMI/EMC


SMT Soldering• Solder• Solder paste• Solder iron


Pad-Stack (4 Layer Stack Up)


Definitions• Copper pad• Antipad• Thermal Relief• Soldermask• Drill

– Plated: Conductive– Non-Plated: Isolated


Create a Pad in Pad Designer“Parameters” Tab

• Start Pad Designer•

•

Switch to “Parameters” tabSet units to “mils” with decimal places 2

• Decide whether to place drill holes on pad, if no drills needed, set drill diameter to 0.

• Do not use rectangle shaped drill holes in your project

• Drill/Slot symbol: optional• Define multiple drill on the

upper right pane, check “enabled” to enable; Specify clearances ifneeded.


Create a Pad in Pad Designer“Layers” Tab

• For SMD: Check “Single layer mode”

• Right click on “Bgn” to insertlayers

• Select regular pad shape and specify size

• Antipads– for PCB with internal

conducting layers, define antipads

– should be lager than regular pad , 6 mils around

• Solder-masks should also belarger than regular pad

• Save your *.pad to the specified “PADPATH” in Allegro


Special Shaped PadsNew “Shape symbol” in PCB Editor

• File -> New– Create a shape symbol

•此時只有 Etch 可以用• 用上列工具列畫出想要的圖

形後• Shape -> Merge Shapes 可

以把圖合再一起，才不會有 DRC Error

• 畫完後直接在外面加一層 3mil 的框用來做 Pad 的 Soldermask ( 要另存 )這樣他們就會對齊

• Default drill hole location is the origin


SMA Connector Padstack• Bo-Jiang(帛江 )• 7867LS

VIA diameter: 10mil VIA spacing:20mil vertical

55mil horizontal (Center to

center)

30mil

20mil

5.38mm

9.52 mm

35mil35mil

6mil6mil

16mil

Center

Board Edge


Surface Current Density Plot@ Radio Frequency



Assignment• pad-stack for SOLT

– short.dra– open.dra– load.dra– through.dra

• Due: Apr. 16th 2012• Group-based demo (in class)• Submit files to E3


NCTU IEE 5046高頻電路設計與實驗•Placement in Allegro PCB

Editor• Lecturer: Professor Yu-Jiu Wang

• TA: 李道一[email protected] Document

coauthor: Jon-Jin Chen













Quick Place Components•接下來要把元件擺到板

子上 : Place -> Quick Place

•選擇 Place 的方式 ( 一開始

選 Place all components)•放在上下左右皆可 , 並按

Place•如果有沒放到的元件可

能是板子不夠大或定義層沒設好

• 最後按 OKAllegro 教學 (C)2011 RFVLSI LAB, NCTUEE

2012/7/24 2



Routing in Allegro PCB Editor


tw Document coauthor: Jon-Jin Chen













Specify Via Padstacks

2

• 從 ConstraintManager 開

• 選取 padstack ，可為貫孔或埋

• Setup ->Constraints-> Physical 點選Vias 欄的 via 兩下 , 改成可用的 via

• 如果沒有可用的就自己從 pad designer 新增 Allegro 教學 (C)2011 RFVLSI LAB,

NCTUEE2012/7/24

VIA placement

3

• 將元件擺放到板子上你想要的位置後

• 開始走線 Route -> Connect• 在右邊的 Option 可以直接釘選

起來• 會根據使用不同的功能做選擇• 選擇想要走的層以及繞線方法• 還有線寬後 , 就可以開始拉線

了• Act 表示現在要走的 layer• Alt 表示等等可能會換到

的 layer• 要換層的時候可以按右鍵AddVia Allegro 教學 (C)2011 RFVLSI LAB,

NCTUEE2012/7/24

Dynamic shape 參數

4

• 新版的 Shape 有兩種– Dynamic copper ：隨著 netlist 連接

的不同，動態調正 void 位置– Static solid ：靜態多邊形

• 注意 : 並不是對應的層會和

net 有相同名字• Net 的名字是 Capture 決定

的• 如果想改名前面有教


2012/7/24

Dynamic shape

5

• When DRC rules (constraints) are updated,click “Update to Smooth”


2012/7/24

Split Plane

6

•走完線之後，接下來要鋪地平面和 VDD 平面

• Shape->Global Dynamic Param

• 照上面兩圖設定後按OK• 接著按 Edit -> Split plane -

> Create• 選擇要鋪的 layer 並選擇

Dynamic 後按 Create• 接著在 Select a net 中選

擇相對應的 net


2012/7/24

Constraint Manager

7

• 按按鈕• 改設定

– 最小最大線寬– 各種間距– VIA


2012/7/24

allegro pcb教學

Education