抗辐射 cis 时序控制电路设计

抗辐射 CIS时序控制电路设计

报告人：李新伟

Veri l og DC

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SoC Encounter

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PT

Formal i ty

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Formal i ty

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Perl 脚本

用perl脚本分析每一步产生的日志文件

d

d

d

CLK

CLKb

M

D

CLK

CLKb

d

d

d

CLK

CLKb

M

Q

CLK

CLKb

CLK(ns)\TD(ns)

0.008 0.05 0.25 0.5 0.75 1.5

0.008 0.76563 0.77613 0.79102 0.83105 0.83887 0.84375

0.25 0.80762 0.81812 0.83301 0.87305 0.87793 0.88574

1.5 0.85352 0.86402 0.87891 0.91895 0.92383 0.92871

标准单元 说明

BUFX1 、 BUFX2 、 BUFX3 、BUF X4 、 BUFX8

分别为 1 倍、 2 倍、 3 倍、 4 倍和 8 倍驱动强度的时钟 Buffer 和数据 Buffer

FFDP 提出的经过加固的同步 D Flip-FlopFFDP_COMM 普通商用 D 触发器

FILLER1 、 FILLER2 、 FILLER 3 、FILLER4 、 FILLER8

宽度分别为 1-pitch 、 2-pitch 、 3-pitch 、4-pitch 和 8-pitch 的填充单元

INVX1 1 倍驱动强度的反相器NAND2X1 1 倍驱动强度的 2 输入与非门NOR2X1 1 倍驱动强度的 2 输入或非门

采用加固触发器建成的标准单元库

采用非加固触发器建成的标准单元库

对比结果加固 / 未加固

D 触发器个数 87 87 1

组合逻辑面积 22300.186281μm2 22300.186281μm2 1

时序逻辑面积 32123.0448μm2 8681.904μm2 3.7

总面积 54423.231081μm2 30982.090281μm2 1.75

关键路径裕量 1.79ns 5.84ns -

综合所得结果（时钟周期为 20ns）

加固 未加固

10 15 20 25 30 35 40 45 500

20

40

60

80

动态

功耗(uW)

速度(MHz)

5mA

10mA

15mA

2u

0mA

-5mA

-10mA

-15mA