מבוא למעגלים משולבים copyright uc berkeley 2001 לוגיקה...

מבוא למעגלים משולבים

Copyright UC Berkeley 2001

לוגיקה קומבינטוריתלוגיקה קומבינטורית

מעגלים ספרתים משולבים

פרופ’ יוסי שחם

לפי ההרצאות של יאן ראבאי מברקלי

מבוא

שערים סטטיים•

סטטית CMOS<< לוגיקת

(RATIOED<< לוגיקה יחסית )

(PASS<< התקני העברה )

שערים דינמיים•

<< לוגיקת דומינו

PN<< לוגיקת

לוגיקה קומבינטורית לעומת סדרתית

Circuit

CircuitOut

OutInIn

(a) Combinational (b) Sequential

Output = f)In( Output = f)In, Previous In(

סטטים CMOSמעגלי

At every point in time )except during the switching transients( each gate output is connected to either VDD or Vss via a low-resistive path.

The outputs of the gates assume at all times the value of the Boolean function, implemented by the circuit )ignoring, once again, the transient effects during switching periods(.

This is in contrast to the dynamic circuit class, which relies on temporary storage of signal values on the capacitance of high impedance circuit nodes.

CMOS סטטי

PUN and PDN are Dual Networks

PMOS Only

NMOS Only

NMOSחיבור טורי / מקבילי של התקני

Transistors can be thought as a switch controlled by its gate signal

NMOS switch closes when switch control input is high

Y = X if A and B

B Y = X if A OR B

NMOS Transistors pass a “strong” 0 but a “weak” 1

PMOSחיבור טורי / מקבילי של התקני

Y = X if A AND B = A + B

B Y = X if A OR B = AB

PMOS Transistors pass a “strong” 1 but a “weak” 0

PMOS switch closes when switch control input is low

CMOSמעגל

NANDדוגמה : שער

NORדוגמה :

דוגמה: שער מורכב

OUT = D + A• (B+C)

כניסות4עם NANDשער

In1 In2 In3 In4

כללי תכנון לשער סטנדרטי

signalsRouting Channel

metal1

polysilicon

)a+b.(c(שתי אופציות לשרטוט המעגל

a c b a b c

VDDVDD

(a) Input order {a c b} (b) Input order {a b c}

גרף לוגי

גרף (מסלול) אוילר עקבי

{ a b c}

)a+b.(c(דוגמה:

(a) Logic graphs for (ab+cd) (b) Euler Paths {a b c d}

(c) stick diagram for ordering {a b c d}

CMOSתכונות שערי

High noise margins:

VOH and VOL are at VDD and GND, respectively.

No static power consumption:

There never exists a direct path between VDD and

VSS )GND( in steady-state mode.

Comparable rise and fall times:

)under the appropriate scaling conditions(

CMOSתכונות שער

High noise margins:

VOH and VOL are at VDD and GND, respectively.

No static power consumption:

There never exists a direct path between VDD and

VSS )GND( in steady-state mode.

Comparable rise and fall times:

)under the appropriate scaling conditions(

קביעת הגדליפ לטרנזיסטורים

• for symmetrical response (dc, ac)• for performance

Focus on worst-case

Input Dependent

חישוב זמן השהיה - מודל המתג

VDDVDDVDD

RpRp Rp

RnRn Rn

(a) Inverter (b) 2-input NAND (c) 2-input NOR

tp = 0.69 Ron CL

)assuming that CL dominates!(

?RONמה הערך של

מיקרון1.2דוגמה מספרית להתקנים עם תעלה באורך

חישוב זמן השהיה

2-input NAND

1. Assume Rn=Rp= resistance of minimum sized NMOS inverter

2. Determine “Worst Case Input” transition(Delay depends on input values)

3. Example: tpLH for 2input NAND- Worst case when only ONE PMOS Pulls

up the output node

- For 2 PMOS devices in parallel, the resistance is lower

4. Example: tpHL for 2input NAND- Worst case : TWO NMOS in series

tpLH = 0.69RpCL

tpHL = 0.69(2Rn)CL

תכנון למקרה הרע ביותר

Here it is assumed that Rp = Rn

השפעת העומס

tp a1FI a2FI2 a3FO+ +=

Fan-Out: Number of Gates Connected2 Gate Capacitances per Fan-Out

FanIn: Quadratic Term due to:

1. Resistance Increasing2. Capacitance Increasing(tpHL)

זמן ההשהיה תלוי בעומס

1 3 5 7 9fan-in

4.0t p

tpLHlinear

quadratic

AVOID LARGE FAN-IN GATES! (Typically not more than FI < 4)

עקרונות תכנון של שער מהיר (א)

• Transistor Sizing: As long as Fan-out Capacitance dominates

• Progressive Sizing:

M1 > M2 > M3 > MN

Distributed RC-line

Can Reduce Delay with more than 30%!

עקרונות תכנון של שער מהיר (ב)

(a) (b)

• Transistor Ordering

critical pathcritical path

עקרונות תכנון של שער מהיר (ג)

• Improved Logic Design

עקרונות תכנון של שער מהיר (ד)

• Buffering: Isolate Fan-in from Fan-out

Full Adderדוגמה:

A B Ci

Co = AB + Ci(A+B)

28 transistors

מעגל משופר

A BKill

Generate"1"-Propagate

"0"-Propagate

A B Ci

24 transistors

)RATIOEDמעגלי יחסים (

PDNIn1In2In3

RLLoad

In1In2In3

PDNIn1In2In3

Resistive DepletionLoad

PMOSLoad

(a) resistive load (b) depletion load NMOS (c) pseudo-NMOS

VT < 0

Goal: to reduce the number of devices over complementary CMOS

לוגיקה יחסית

RLLoad

ResistiveN transistors + Load

• VOH = VDD

• VOL = RPN

RPN + RL

• Assymetrical response

• Static power consumption

• tpL= 0.69 RLCL

עומס אקטיבי

In1In2In3

Depletion

LoadPMOSLoad

depletion load NMOS pseudo-NMOS

VT < 0

קווי עבודה בלודיקה של יחסים

0.0 1.0 2.0 3.0 4.0 5.0Vout (V)

Resistive load

Pseudo-NMOS

Depletion load

Current source

NMOSפסאודו

A B C D

VOH = VDD (similar to complementary CMOS)

kn VDD VTn– VOL

2-------------–

2------ VDD VTp– 2=

VOL VDD VT– 1 1kpkn------–– )assuming that VT VTn VTp (= = =

SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!!

NMOS NANDשער פסאודו -

עומסים משופרים

A B C D

M1M2 M1 >> M2Enable

Adaptive Load

עומס משופר (ב)

Dual Cascode Voltage Switch Logic )DCVSL(

דוגמה

XOR-NXOR gate

)PASSלוגיקה של התקן מעבר ( In

Switch

Network

OutOut

• N transistors

• No static consumption

Nמתגים מסוג

A = 5 V

C = 5 V

A = 5 V

C = 5 V

Threshold voltage loss causesstatic power consumption

VB does not pull up to 5V, but 5V - VTN

: שער העברה1פתרון

C = 0 V

A = 5 V

C = 5 V

התנגדות של שער העברה

)W/L(p=)W/L(n =

1.8/1.2

0.0 1.0 2.0 3.0 4.0 5.0Vout

10000.0

20000.0

30000.0

מרבב המבוסס על טרנזיסטורי מעבר

עם שערי העברה XORשער

השהיה בקווים עם שערים

V1 Vi -1

Vi Vi+1

Vn-1 Vn

V1 Vi Vi+1

Vn-1 Vn

ReqReq Req Req

Req Req

חוק אלמור

Vin N1 2 i-1 i

Assume All internal nodes are precharged to VDD and a step voltage is

applied at the input Vin

N Ri Cj

N Ci Rj

אופטימיזציה של קווי השהיה

Transmission Gate Full Adder

Sum Generation

Carry Generation

VDDVDDLevel Restorer

• Advantage: Full Swing

• Disadvantage: More Complex, Larger Capacitance

• Other approaches: reduced threshold NMOS

טרנזיסטור לשחזור רמה לוגית - NMOSלוגיקת

טרנזיסטור לשחזור רמה לוגית

(a) Output node (b) Intermediate node X

0 2 4 6t (nsec)

0 2 4t (nsec)

without

וולט0 - טרנזיסטור העברה עם מתח סף 3פתרון

WATCH OUT FOR LEAKAGE CURRENTS

Complimentary Pass Transistor Logic

B B B B

OR/NOR EXOR/NEXORAND/NAND

Pass-Transistor

Network

Pass-TransistorNetwork

Inverse

4 Input NAND in CPL

לוגיקה דינמית

In1In2

p networkn network

2 phase operation:• Evaluation

• Precharge

דוגמה

• N + 1 Transistors

• Ratioless

• No Static Power Consumption

• Noise Margins small (NML)

• Requires Clock

תופעת מעבר

0.00e+00 2.00e-09 4.00e-09 6.00e-09t (nsec)

PRECHARGEEVALUATION

כניסות4דינמי עם NANDשער

בעיות אמינות בשער דינמי - “זחילת” מתח

(b) Effect on waveforms(a) Leakage sources

precharge evaluate

Minimum Clock Frequency: > 1 MHz

Charge Sharing (redistribution)

CLVDD CLVout t Ca VDD VTn VX – +=

Vout Vout t VDD–CaCL-------- VDD VTn VX

– –= =

Vout VDD

CaCa CL+----------------------

case 1) if Vout < VTn

case 2) if Vout > VTn

Charge Redistribution - Solutions

Mbl Mp

(b) Precharge of internal nodes

(a) Static bleeder

Clock Feedthrough

overshoot

could potentially forwardbias the diode

Clock Feedthrough and Charge Sharing

0 1 2 3

t (nsec)

internal node in PDN

output without redistribution (Ma off)

Cascading Dynamic Gates

Out1 Out2

(a) (b)

Only 0 1 Transitions allowed at inputs!

לוגיקת דומינו

Static Inverterwith Level Restorer

מאפייני לוגיקת דומינו

• Only non-inverting logic

• Very fast - Only 1->0 transitions at input of inverter

move VM upwards by increasing PMOS

• Adding level restorer reduces leakage andcharge redistribution problems

• Optimize inverter for fan-out

NP - CMOSלוגיקת

In1In2In3

Only 1 0 transitions allowed at inputs of PUN

np CMOS מעגל מסכם-

A0 B0 B0

B1 Ci1

Carry Path

Manchester Carry Chain Adder

M0 M1 M2 M3 M4

11.522.53

3.5 3 2.5 2 1.5 1

1.522.533.54

Total Area:225 m 48.6 m

CMOSסיכום - סגנונות תכנון

מבוא למעגלים משולבים copyright uc berkeley 2001 לוגיקה...

Documents

מצגת סקירת פעילות שחם לקראת...

הסכם שחם ספיר חתום

תמונה שנסרקה - shaham.org.il”סכם שחם...

בהנהלת פרופ’ אבי דגני ד”ר רינה...

חשיבותם של שטחי בר בתוך ובשולי...

ריקי שחם - תמונות וצילום

ריקי שחם - צילומים השירים

february 00 © 2000 פרופ' שיזף רפאלי. february...

digital integrated circuits adapted from eecs 141 copyright...

לוגיקה למדעי המחשב 1

ויכוח עם פרופ בן נון

לוגיקה בפעולה

© messer-yaron 2003 פרופ’ חגית מסר-ירון...

שיקוע מפאזה גזית בעזרת פלזמה - pecvd...

פרופ ’ יוסי שחם המחלקה...

פרופ אורי מרינוב על ההתנגדות...

מימון המונים equity crowd funding עו"ד ...

מבוא למעגלים משולבים copyright uc berkeley...

completeness and expressiveness. תזכורת למערכת...

פרק 1 תוכן עניינים ומבוא...