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Post on 12-Jul-2020
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中間赤外高分散分光器の検出器系設計
地球惑星システム学講座
大森 実
中間赤外高分散分光観測装置(IRHS)は有機物の多様な骨格振動や各種珪酸塩における Si-O 骨格振
動が現れる N-band付近 (波長 8-13μm)において波長分解能λ /Δλ= 50,000 を実現する高分散
Echelle 分光器である。従来、赤外線天文学においては高分散が容易で、かつ広い波長域の同時測定
が可能なフーリエ型分光器が重要な役割を占めてきたが、波長 10μm 帯の観測では大気の黒体輻射
が支配的な雑音源になり、その感度が低い欠点があった。しかしながら近年の半導体技術の向上によ
りピクセル数 100,000 を超える中間赤外領域での 2 次元アレイ検出器 Focal Plane Array
detector(FPA)が開発され、感度及び波長分解能においてフーリエ型分光器を凌駕する Echelle 分光器
の実現が可能になった。
IRHS の検出系には、Si:As IBC(impurity-band conduction)アレイ検出器(512×412 pixels, □30
μm/pixel, 5K 冷却, 1-28μm)を採用する。この検出器の各受光素子の直下に P-channel MOSFET が
プリントされ 10K 以下で動作可能な読み出し回路を構成している。この読み出し回路の仕様を以下
に示す①各受光素子に生じた光電荷を蓄積するソースフォロア、②ピクセル選択用の2系統のシフト
レジスタ③上記回路の制御用の 8 つの独立したクロック入力、④データ出力用の 4 系統の信号線。実
際の IRHS での使用条件を考慮すると読み出しサイクルは数フレーム/秒となり A/D および制御クロ
ックのシーケンスは 1μsec(1MHz)より高速であることが要求される。
このような 2 次元アレイ検出器の制御回路は一般に市販されていないため、本卒業研究においては、
この検出器の高い性能を最大限に発揮するハードウェアの設計開発及び動作試験を行った。この制御
回路のハードウェアにおいて、ホストコンピュータへの大量の画像データ転送に PCI Bus を用いる。
アクチュエータなどの駆動制御系も同一規格を採用し、観測装置全体のコストの低減、コンパクト化 ,
拡張性・信頼性の向上を図り、大口径望遠鏡に設置した際の遠隔操作に対応する。過去に検出器ドラ
イバとしてPCI 規格を用いた例は報告されていない。このPCI ボードは、HDL(ハードウェア記述言
語)より論理信号出力の可能な FPGA(Field Programmable Gate Array)によって、PCI・A/Dコンバ
ータ、及び上記 FPA のマルチプレクサー制御のための複雑なクロックを生成しつつ、4つの 16bit
2.5MHz A/D コンバータによる観測画像データ取得を同期して行い、ホスト PC へ直ちに転送する。
今回この 2 次元アレイ検出器の高速な制御を行う FPGA の動作を実現するために 8 チャンネルの
クロックパターンを状態遷移図で表現し、それを基に HDL を生成した。FPGA の論理合成能力のみ
を使用するこの方法は、従来のSRAM(静的記憶領域)からの逐次出力によるクロック生成とは異なり、
FPA の動作条件の最適化が簡便かつ高速である利点がある。この方法により論理合成した当該検出器
全ピクセル読み出しに必要なクロックパターンの出力をデジタルアナライザーで直接測定したところ、
ベースクロック 5MHz 以上においての所定の動作を確認することができた。これは上記 IRHS の観
測条件を満たしており、かつアナログ波形も P-MOSFET の高速制御に十分な整形波形である。本研
究により、新規に開発した PCI 制御ボードが IRHS検出系の要求を実現できていることが確認でき、
今後その他の天文観測に大きく貢献することが考えられる。
2次元広域スペクトルフォーマットの
同時観測
<IRHS検出器>
*Si:As IBC(impurity-band conduction)アレイ検出器
*極低温(5K)で動作可能な
高速読み出しマルチプレクサ(MUX)
Chip Carrier
アレイ検出器MUX
Epoxy
Wire Bonds
Indium Bump
512×412 pixels, □30μm/pixel, 5K冷却, 1-28μm, ~1×105 electrons at 0.6 volt
1.65cm
<読み出しマルチプレクサ>
読み出し積分リセット 読み出し
受光素子
制御クロック 検出器受光素子検出器受光素子512512××412412
Columnシフトレジスタ
Rowシフトレジスタ
PSSP1SP2S
PSF, P1F, P2F制御クロック
120μm
8系統のクロックで制御
⇒4系統の出力
<CIA回路>・PチャンネルMOSFETのCIA(Charge Integration Amplifier)回路
受光素子
Rowシフトレジスタ
Columnシフトレジスタ
Vggcl
PRST
Vdet
Outputdata
赤色:ソースフォロア回路⇒インピーダンス変換
-3.5V
-1.2V
<制御回路の必要条件>
・アレイ検出器の8系統制御クロックパルスの高速出力 Maximum frame Rate: 6Hz →Master Clock Cycle ≦ 2.5MHz・A/D変換によるデータ取得(クロックパルスに同期) Maximum Data Rate: 2.5MHz * 16 bit * 4 output = 20MByte/s・大型望遠鏡の焦点部に設置、遠隔操作(~500m) →PC/AT 互換機のハードウエア、ソフトウエア資産を継承・検出器の増設,および将来のLarge Formatted Arrayに対応 →“1 board for 1 array detector”
PCI規格:ホストPCにおける主力バス、高速(133MByte/s)cf: VME Bus (20MByte/s, 天文観測用I/F)
↓
新たな制御回路の設計・製作に着手
<制御回路の概要>
検出器
マルチプレクサ
4系統出力
A/Dconverter
クロックジェネレータ
制御用FPGA
フレームメモリ
Host CPU
制御信号 データフロー
8系統clock
PCI ボード
PCI Bus上データ転送レート 133MB/sec
Isolator A/D converterを電気的に絶縁
8系統clock
フレームメモリSIMMRAM16MB
クロックジェネレータクロックを生成しMUXの読み出しー積分ーリセットの動作を制御
PCI・A/D制御用FPGASRAM領域を大容量FIFO(First-In-First-Out)として用い一定量のデータを蓄積後ホストCPUからのシグナルで読み出し
本卒業研究→MUX動作用クロックジェネレータの設計開発
4 output data
A/D converter( 2.5MHz 16bit)
<PCI規格制御回路>
<クロックジェネレータの設計目的>
・従来のクロックジェネレータ MUXへ
・本研究のクロックジェネレータ
FPGA
カウンタに対して波形が変化するシーケンスを論理回路で表現しFPGAに合成
clockスタート信号
clock波形データ
SRAM
CPU
特徴 大容量の静的記憶領域が必要になる 回路が大規模になる
2. クロックジェネレータの設計・性能評価
シーケンサ
<FPGA(Field Programmable Gate Array)>
FPGA
・ハードウェア記述言語(HDL)を用いFPGA内の小規模の基本ロジック セルを電気的に配線することにより論理回路を製作
・専用シミュレータより、設計したクロックパターンの確認が容易
・HDLにより表現した論理回路はFPGAにPCI Bus経由で書き込む。 (回数制限無し、ただし電源を落とすと消去される。)
・3つの設計方法(回路図設計、HDL設計、状態遷移図設計)がある。抽象度 小 大
<状態遷移図設計>
PSSP1SP2S
clear address Load First Bit ① ② ③ ④ ⑤ ⑥highlow
a b a c d a ea
fa a a
e fa a
e f
b c e a f a e
① ② ③
クロックパターン
シフトレジスタ
<状態遷移図>
a
cb
f
1
COUNT=2
98
76
5
4
3
2
d
eCOUNT=30
COUNT:=COUNT+1COUNT:=COUNT+1
COUNT=29
COUNT:=COUNT+1COUNT:=COUNT+1
COUNT=25
COUNT:=COUNT+1COUNT:=COUNT+1
COUNT=22
COUNT:=COUNT+1COUNT:=COUNT+1
COUNT=20
COUNT:=COUNT+1COUNT:=COUNT+1
COUNT=7
COUNT:=COUNT+1COUNT:=COUNT+1
COUNT=5
COUNT:=COUNT+1COUNT:=COUNT+1
COUNT:=COUNT+1COUNT:=COUNT+1
@ELSE
COUNT:=COUNT+1COUNT:=COUNT+1
@ELSECOUNT:=COUNT+1COUNT:=COUNT+1
@ELSE
START='1'
COUNT:=COUNT+1;COUNT:=24;COUNT:=COUNT+1;COUNT:=24;
COUNT=34
COUNT:=COUNT+1COUNT:=COUNT+1
COUNT:=COUNT+1COUNT:=COUNT+1
@ELSE
COUNT:=COUNT+1COUNT:=COUNT+1@ELSE
COUNT:=COUNT+1COUNT:=COUNT+1
@ELSE
<結果> デジタルアナライザよりFPGA出力のクロックパターン取得・デジタルアナライザのデータ取得間隔 ⇒5.0 ns・FPGAのMaster Clock Cycle ⇒ 25.175 MHz
<考察>Master Clock Cycleの7サイクルで1回読み出し
よって全素子読み出すためのMaster Clock Cycleは
512×(412/4)×7 ≒ 4.0×105 サイクル
MUXは1秒間で最速6フレーム読み出し可能
Master Clock Cycleは2.5MHz必要
製作したFPGAのMaster Clock Cycle→ 25MHz
40nsの精度で
クロック最適化可能
3. まとめ
・PCI規格制御回路を導入により検出器からの高速読み出し可能
・状態遷移図設計を使いシーケンサとしてFPGAを設計することで
クロックパターンを40nsの精度で最適化可能
4. 今後の課題
・バイアス電源ボードの設計
・PCI規格制御回路の入出力応答とシステムノイズの測定
・2次元アレイ検出器の常温における動作試験
・2次元アレイ検出器の極低温における動作試験
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