microeletrônica 18 vf 2018(1).pdf · melhor casamento, melhor comportamento em função da...
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Microeletrônica
Aula 18
Prof. Fernando Massa Fernandes
(Prof. Germano Maioli Penello)
http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html
Sala 5017 E
fernando.fernandes@uerj.br
https://www.fermassa.com/Microeletronica.php
MOSFET
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Capacitância parasítica
Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte.
Capacitância de porta depende da extensão da difusão lateral» Sobreposição entre a área do canal e a difusão lateral
Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5.
Revisão
MOSFET
3
Capacitância parasítica
Dispositivo operando na região de inversão forte (strong inversion region)
Capacitância de porta não depende da extensão da difusão lateral» Depende da área do canal
Canal formado entre o dreno e a fonte
Revisão
MOSFET
4
Capacitância parasítica de depleção de fonte (S) e dreno (D)
Modelo SPICE:
Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)!
Revisão
MOSFET
5
Capacitância parasítica
→ Operando na região de depleção a capacitância de porta depende da extensão da difusão lateral
Capacitância parasítica de depleção de fonte (S) e dreno (D) em relação ao corpo (substrato) → Cj,sd
Capacitância parasítica entre terminais
Entre porta (G) e fonte (S) → CgsEntre porta (G) e dreno (D) → Cgd
→ Operando na região de inversão forte a capacitância de porta não depende da extensão da difusão lateral
Revisão
Exemplos de leiautes
6
Capacitores apenas com camadas de metal.Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly
Desprezando a capacitância de bordas (placas de área grande)
Ex: Capacitor de 1pF 50aF/m2 com área de lados de 100 m e 200m.Problema! Capacitância metal1 substrato grande! ~80% a 100%!
Respostas mais lentas e desperdício de energia
Revisão
Exemplos de leiautes
7
Capacitores apenas com camadas de metal.
Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly
Driblando o problema
Ex: Capacitor de 1pF 50aF/m2 com área de lados de 100 m e 66m. Área reduzida por 1/3 (considerando que as espessuras entre os metais são iguais.)
Normalmente o valor absoluto não importa, o importante é a razão entre capacitores.
Desprezando a capacitância de bordas (placas de área grande)
Revisão
Exemplos de leiautes
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Capacitores apenas com camadas de metal.Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly
Normalmente o valor absoluto não importa, o importante é a razão entre capacitores.
Ex: Resistor tipo capacitor-comutado Efeito de R > 1MΩ (menor atraso)
vin →v1vout → v2
Revisão
Exemplos de leiautes
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Capacitores apenas com camadas de metal.
Efeito de franjas (efeito de borda)
Capacitância entre metais da mesma camada.
Tipicamente 50 aF/m vs. 25 aF/m da capacitância de borda com o substrato
“Visualizar as linhas de campo ajuda na interpretação das capacitâncias parasíticas dominantes” => Capacitância entre o substrato é reduzida
Revisão
Exemplos de leiautes
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Capacitores apenas com camadas de metal.
Capacitância entre vias (também chamada de capacitor lateral).
Tipicamente 500 aF/m vs. 25 aF/m da capacitância de borda com o substrato
A adição de vias aumenta a capacitância lateral, mas não linearmente.
Revisão
Exemplos de leiautes
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Capacitores apenas com camadas de metal.Capacitância com o topo
Para evitar acoplamento no topo, uma placa aterrada é colocada acima do capacitor.
Permite que sinais digitais ruidosos possam ser utilizados evitando interferência.
Revisão
Exemplos de leiautes
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Resistores de polisilício
Melhor performance quando necessita-se de razões precisas entre resistências (não forma junções pn como a resistência de poço-n).
Melhor casamento, melhor comportamento em função da temperatura e tensão
Em geral, tamanho mínimo da largura e comprimento de 10 a 100
Por exemplo, para um processo de canal-curto, onde = 50 nm, a largura mínima do resistor de poli será de 500 nm.
Resistores largos dissipam melhor o calor – menores efeitos de eletromigração → R = ρ (L/A)
Revisão
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Exemplos de leiautesResistores de polisilício
Em geral, tamanho mínimo da largura e comprimento de 10 a 100Resistores largos dissipam melhor o calor – menores efeitos de eletromigração)
Revisão
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Exemplos de leiautesResistores de polisilício
Modulação de condutividade
Metal com potencial maior acima do polisilício atrai elétrons causando regiões de resistividade baixa
Para reduzir modulação da condutividade:•Evitar metal acima do resistor de polisilício•Aumentar a distância entre o metal e o polisilício (metais das camadas superiores)•Inserir escudo de condução aterrado como no capacitor
Revisão
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Exemplos de leiautesResistores de polisilício
Exemplo: Conversor digital analógico(DAC) tipo rede resistiva com pesosBinários.
http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/
https://www2.pcs.usp.br/~labdig/pdffiles_2009/2498-convDA-2005.pdf
*Exemplo de aplicação de um amplificador somador.
Rede resistiva tipo R-2R →
(MSB)
(LSB)
Revisão
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Exemplos de leiautesResistores de polisilício
Rede resistiva tipo R-2R(R-2R resistor string)
Leiaute mínimo (área mínima)
Conversor digital analógico(DAC) integrado comtecnologia CMOS
http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/
Revisão
VoutMSB Term.LSB
Modelos para projetos digitais
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Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais
De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada.
RevisãoCap.10
Modelos para projetos digitais
18
Um dos pontos importantes em um circuito digital é o tempo de resposta do MOSFET. Para determinar o tempo de resposta, temos que associar ao MOSFET uma capacitância e uma resistência.
Efeito Miller
Considere o seguinte circuito:
Inicialmente: Vin = VDD e Vout = 0
Se as tensões mudarem: Vin = 0 e Vout = VDD
Revisão
Modelos para projetos digitais
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Efeito Miller
Considere o seguinte circuito:
Inicialmente: Vin = VDD e Vout = 0
Se as tensões mudarem: Vin = 0 e Vout = VDD
A carga final fornecida é
Revisão
Modelos para projetos digitais
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Efeito Miller
Neste exemplo, a capacitância vista pela fonte de entrada e de saída é o dobro da capacitância conectada entre a entrada e a saída
Usaremos este resultado para construir um modelo de MOSFET para análise digital.
Revisão
Modelo de MOSFET digital
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Resistência de chaveamento efetiva
Inicialmente o MOSFET está desligado (VGS = 0) e o dreno está em VDD. Aplicando instantaneamente uma tensão VDD na porta a corrente ID que flui inicialmente é:
Revisão
Modelo de MOSFET digital
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Resistência de chaveamento efetiva
Como estimar uma resistência para este resultado?
Revisão
Modelo de MOSFET digitalResistência de chaveamento efetiva
Como estimar uma resistência para este resultado?
Inverso da inclinação da reta
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Revisão
Modelo de MOSFET digitalResistência de chaveamento efetiva
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Modelo inicial para um MOSFET chaveando
Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido.
Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência.
Revisão
Modelo de MOSFET digitalResistência de chaveamento efetiva
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O modelo feito aqui não inclui a redução da mobilidade observada em dispositivos submicron. Um melhor resultado é obtido através de valores medidos ou simulados:
NMOS de canal longo (fator de escala de 1 m e VDD = 5V)
PMOS de canal longo (fator de escala de 1 m e VDD = 5V)
mobilidade do elétron é maior que a do buraco
Revisão
Modelo de MOSFET digitalResistência de chaveamento efetiva
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MOSFETs de canal curto não seguem a lei quadrática para a corrente!
Usamos a corrente Ion para estimar a resistência
Vsat→ velocidade de saturação do portador.
Revisão
Modelo de MOSFET digitalResistência de chaveamento efetiva
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MOSFETs de canal curto não seguem a lei quadrática para a corrente!
NMOS de canal curto
PMOS de canal curto
Usamos a corrente Ion para estimar a resistência
Revisão
Modelo de MOSFET digitalResistência de chaveamento efetiva
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MOSFETs de canal curto não seguem a lei quadrática para a corrente!
NMOS de canal curto (fator de escala de 50 nm e VDD =1V)
PMOS de canal curto (fator de escala de 50 nm e VDD =1V)
Usamos a corrente Ion para estimar a resistência
(10/1)
(10/1)
Revisão
Modelo de MOSFET digitalResistência de chaveamento efetiva
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MOSFETs de canal curto não seguem a lei quadrática para a corrente!
NMOS de canal curto (fator de escala de 50 nm e VDD =1V)
PMOS de canal curto (fator de escala de 50 nm e VDD =1V)
Usamos a corrente Ion para estimar a resistência
Equações reescritas para modelar o incremento de resistência quando L > ~2
Revisão
Modelo de MOSFET digitalEfeitos Capacitivos
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Adicionando efeitos das capacitâncias no modelo
Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão – cálculo melhor é feito com simulações)
I → Corrente de carga do capacitor Cgd
Modelo de MOSFET digitalEfeitos Capacitivos
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Adicionando efeitos das capacitâncias no modelo
Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão – cálculo melhor é feito com simulações)
Capacitância é vista como 2(Cox/2) = Cox
Modelo de MOSFET digitalEfeitos Capacitivos
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Adicionando efeitos das capacitâncias no modelo
Modelo melhorado
Modelo de MOSFET digitalConstante de tempo
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Qual é a velocidade de chaveamento do MOSFET?
Constante de tempo n = RnCox
Canal longo:
Canal curto:
Modelo de MOSFET digitalConstante de tempo
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Qual é a velocidade de chaveamento do MOSFET?
Constante de tempo n = RnCox
Canal longo:
Mais lento - quadraticamente com LIndependente de WMais rápido para VDD maior
Canal curto:
Mais lento - linearmente com LIndependente de WMais lento para VDD maior
Tempo de transição e de atraso
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Tempo de subida - tr
Tempo de descida- tf
Tempo de subida da saída- tLH
Tempo de descida da saída- tHL
Tempo de atraso low to high - tPLH Tempo de atraso high to low - tPHL
Tempo de transição e de atraso
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No nosso modelo digital:
Ctot = capacitância total entre o dreno e o terra (Cox + CL).
Modelo simplificado para ser usado no cálculo a mão apenas!
Projeto digital
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Por que NMOS e PMOS têm tamanhos diferentes?
Casamento da resistência de chaveamento efetiva!
MOSFET pass gate
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PMOS não é bom para passar sinal lógico 0
PMOS é bom para passar sinal lógico 1
Em uma análise complementar, observamos que
“Lembre-se que o corpo do PMOS esta em VDD”
Atraso num pass gate
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→ Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por R
n carregando ou descarregando os
capacitores Cox
/2 e CL na saída.
Atraso num pass gate
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Capacitância na saídaCapacitância na entrada
Podemos estimar o atraso pela capacitância de saída:
Atraso num pass gate
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Valor calculado diferente do medido (simulado)!
Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!
Atraso em conexão de pass gates
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10x NMOS (50 nm) em série tdelay = 74ps~
Equação de uma linha de transmissão (aula 7)
Atraso em conexão de pass gates
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10x NMOS (50 nm) em série + uma carga capacitiva de 50fF tdelay ~ 1,2ns
O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída.
Transmission gate
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Acoplar um NMOS e um PMOS
Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle
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