rechneraufbau & rechnerstrukturen, folie 7.1 © 2006 w. oberschelp, g. vossen
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Rechneraufbau & Rechnerstrukturen, Folie 7.1 © 2006 W. Oberschelp, G. Vossen
Rechneraufbau & Rechnerstrukturen, Folie 7.2 © 2006 W. Oberschelp, G. Vossen
Kapitel 7: Programmierbare Logik und VLSI
Rechneraufbau & Rechnerstrukturen, Folie 7.3 © 2006 W. Oberschelp, G. Vossen
Übersicht
• Einführung• Aufbau eines PLAs• Programmierung von PLAs• Anwendungen von PLAs: ROMs und
Mikroprogrammierung• Klassifikation von Logik-Designs• Einführung in VHDL• VLSI-Schaltungen: Technologie und deren Grenzen
Rechneraufbau & Rechnerstrukturen, Folie 7.4 © 2006 W. Oberschelp, G. Vossen
7.1 Prinzipaufbau eines PLAs.
Rechneraufbau & Rechnerstrukturen, Folie 7.5 © 2006 W. Oberschelp, G. Vossen
7.2 „Gitterpunkt“ eines PLAs.
Rechneraufbau & Rechnerstrukturen, Folie 7.6 © 2006 W. Oberschelp, G. Vossen
7.3 Bausteintypen eines PLAs.
Rechneraufbau & Rechnerstrukturen, Folie 7.7 © 2006 W. Oberschelp, G. Vossen
7.4 Realisierung der Bausteintypen eines PLAs.
Rechneraufbau & Rechnerstrukturen, Folie 7.8 © 2006 W. Oberschelp, G. Vossen
7.5 PLA-Schema zu Beispiel 7.1.
Rechneraufbau & Rechnerstrukturen, Folie 7.9 © 2006 W. Oberschelp, G. Vossen
7.6 Interne Realisierung des PLA zu Beispiel 7.1.
Rechneraufbau & Rechnerstrukturen, Folie 7.10 © 2006 W. Oberschelp, G. Vossen
7.7 Logischer Aufbau eines PLAs.
Rechneraufbau & Rechnerstrukturen, Folie 7.11 © 2006 W. Oberschelp, G. Vossen
7.8 PLA-Baustein mit Zuleitungen.
Rechneraufbau & Rechnerstrukturen, Folie 7.12 © 2006 W. Oberschelp, G. Vossen
7.9 Alternative Darstellung des PLAs zu Beispiel 7.1.
Rechneraufbau & Rechnerstrukturen, Folie 7.13 © 2006 W. Oberschelp, G. Vossen
7.10 PLA für eine Funktion F : B B .5 3
Rechneraufbau & Rechnerstrukturen, Folie 7.14 © 2006 W. Oberschelp, G. Vossen
7.11 Beispiel eines Read-Only Memory (ROM).
Rechneraufbau & Rechnerstrukturen, Folie 7.15 © 2006 W. Oberschelp, G. Vossen
7.12 Auswahl einer Adresse (hier: 5) in einem ROM.
Rechneraufbau & Rechnerstrukturen, Folie 7.16 © 2006 W. Oberschelp, G. Vossen
7.13 Anwendung eines PLA als ROM.
Rechneraufbau & Rechnerstrukturen, Folie 7.17 © 2006 W. Oberschelp, G. Vossen
7.14 Realisierung eines Schaltwerks durch ein PLA.
Rechneraufbau & Rechnerstrukturen, Folie 7.18 © 2006 W. Oberschelp, G. Vossen
7.15 Prinzip eines sequentiellen Rechners.
Rechneraufbau & Rechnerstrukturen, Folie 7.19 © 2006 W. Oberschelp, G. Vossen
7.16 PLA zu Beispiel 7.3.
Rechneraufbau & Rechnerstrukturen, Folie 7.20 © 2006 W. Oberschelp, G. Vossen
7.17 Prinzip eines Addierers bei Verwendung eines PLAs.
Rechneraufbau & Rechnerstrukturen, Folie 7.21 © 2006 W. Oberschelp, G. Vossen
Beispiel eines PAL
Rechneraufbau & Rechnerstrukturen, Folie 7.22 © 2006 W. Oberschelp, G. Vossen
7.18 Klassifikation programmierbarer Logikbausteine.
Rechneraufbau & Rechnerstrukturen, Folie 7.23 © 2006 W. Oberschelp, G. Vossen
7.19 Prinzipschaltbild eines CPLD.
Rechneraufbau & Rechnerstrukturen, Folie 7.24 © 2006 W. Oberschelp, G. Vossen
7.20 Struktur der Altera MAX 7032, 7064, 7096 CPLDs.
Rechneraufbau & Rechnerstrukturen, Folie 7.25 © 2006 W. Oberschelp, G. Vossen
7.21 Prinzipielle FPGA-Struktur.
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Basiszellen
I/O-Blöcke
Rechneraufbau & Rechnerstrukturen, Folie 7.26 © 2006 W. Oberschelp, G. Vossen
7.22 Prinzip der FPGA-Verbindungsstruktur.
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Rechneraufbau & Rechnerstrukturen, Folie 7.27 © 2006 W. Oberschelp, G. Vossen
7.23 4-Bit-Register reg4 in schematischerDarstellung für VHDL.
Rechneraufbau & Rechnerstrukturen, Folie 7.28 © 2006 W. Oberschelp, G. Vossen
bit0
bit1
bit2
bit3
gate
d q
clk
d_ff
d q
clk
d_ff
d q
clk
d_ff
d q
clk
d_ff
a y
b
and2en
clk
d0
d1
d2
d3 q3
q2
q1
q0
7.24 Komposition des 4-Bit-Registers aus elementaren Bausteinen.
Rechneraufbau & Rechnerstrukturen, Folie 7.29 © 2006 W. Oberschelp, G. Vossen
7.25 Die Schnittstelle eines Chips: zur Unterscheidung von Ports, Pads und Pins.
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