stackable mos finfets using solid cvd by cmos ...[10] h. wang et al., 2012 iedm tech. dig., p.88,...
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利用半導體CMOS製程中化學氣相沉積堆疊之超薄二硫化鉬立體鰭式場效電晶體元件Stackable MoS2 FinFETs Using Solid CVD by CMOS-Compatible Process Technology陳旻政、李愷信、陳奕如、陳綉芝、魏耘捷國家奈米元件實驗室
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奈米通訊NANO COMMUNICATION 23卷 No. 1
利用半導體CMOS製程中化學氣相沉積堆疊之超薄二硫化鉬立體鰭式場效電晶體元件
木
摘 要
在後莫爾世代技術節點,新穎的二維單晶通道材料不但有較大的能隙使其具有半導體的性
質,並且在數奈米的厚度之下仍能展現出高電子遷移率之特性,讓二維材料成為新一代電晶
體通道材料的熱門人選之一。利用奈米元件實驗室現有非平面元件服務平台結合先進化學氣
相沉積堆疊之單晶超薄二硫化鉬,開發出全世界第一顆具有雙閘極控制的 4奈米超薄二維電
子通道鰭式電晶體元件。其製程條件可完全整合於現有 CMOS製程,並且是第一顆可以雙閘
極控制的超薄過渡金屬亞硫族化合物鰭式電晶體元件。在 1.2伏特基底閘極電壓控制之下可以
有效抑制超薄通道之臨界導通電壓達 0.5伏特以上。此 4奈米超薄二硫化鉬鰭式電晶體元件製
程技術可以提供下世代更節能的的電晶體元件,為 CMOS電路領域提供新的解決方案。
Abstract
4 nm ultra-thin body FinFE Ts using C VD deposited molybdenum disulf ide (MoS2)
channels were developed by a fully CMOS-compatible process technology. Adding
several molecular layers (~6 X) of the transit ion-metal dichalogenide ( TMD), MoS 2
o n b a c k g a t e S i f i n r e l a t e d i n i m p r o v e d μn o f t h e S i b a s e d Fi n F E Ts . T h e M o S 2
UTB FinFE Ts a lso shows a way to give FinFE Ts a new feature of st rong back bias
control of V th for the f i rst t ime. The novel TMD channels using sol id CVD method
were a promising technology for low-power and scaled FinFE Ts in 2D and 3D ICs.
關鍵字/Keywords ● 二硫化鉬、過渡金屬亞硫族、二硫化鉬鰭式場效電晶體、背電壓控
制臨界電壓
● Molybdenum Disulfide (MoS2),Transition-metal Dichalogenide (TMD), MoS2 FinFETs,Back Bias Control of Vth
主題文章742
前 言
隨著半導體電子元件尺寸的不斷微縮,傳統矽平面
互補式金氧半場效電晶體(CMOSFET)結構除了要克服製程
設備技術限制之外也必須考量元件物理上的限制。許多
先進電晶體結構如:鰭式場效電晶體(FinFET)[1]、奈米線
場效電晶體(Nanowire FET)[2]、立體堆疊晶片(3D IC)、奈
米碳管(Carbon Nano Tube, CNT) 、石墨烯(Graphene)已被
廣範的討論,新結構或新材料的引進,可使得CMOS元件
繼續遵循莫爾定律發展。三閘極場效電晶體(Tri-Gate FET)
並已於2011年5 月由Intel 正式宣佈應用於22奈米以下製
程[4],使得立體通道結構電晶體正式進入量產階段。而
2014年 Intel 也宣稱14奈米製程將應用於最新的 Broadwell
微處理器晶片,這也使得多重閘極元件結構從研究發表
到真正量產階段,只不過短短十年的研發時間。而在次
十奈米以下的先進半導體元件製程中,除了靠各種通道
完全空乏(Fully-Depleted)元件結構之外,更需要高載子遷
移率的新穎通道材料的引入。幾乎每兩個技術節點中都
須要有新的元件結構或全新材料導入先進奈米CMOS元件
之中,才能追上莫爾定律元件微縮的需求[5]。這對於半導
體元件製程來說,每種突破創新技術的元件製程整合從
早期研發到最後量產只有短短十年的學習週期。而每兩
年新一世代的元件結構或新穎材料又會再次被推出。如
何有效縮短元件設計者在各技術節點中先進技術的學習
曲線,更是5奈米以下元件積體電路當前最重要的課題。
利用國家奈米元件實驗室(NDL)現有8吋製程機台設備完
成立體3維鰭式場效電晶體元件製程研究開發。並結合目
前國際2維電子通道材料成長的研究團隊所開發之分子層
二硫化鉬通道於立體3維鰭式電晶體元件上並探討其對元
件特有之雙閘極控制之影響。
2 維電子通道材料成長作
早期 2 維電子材料石墨烯,在室溫下其電子遷移
率超過 1000 cm2/V • s,而電阻率也只有幾Ω • cm,比
銅或銀更低,為目前世上電阻率最小的材料之一。因為
它的電阻率極低,電子跑的速度極快,因此被用來發展
更薄、導電速度更快的次 10 奈米以下電子元件或電晶
體。然而,石墨烯本身能帶間隙很小幾乎約為 0電子伏
特。即使是在元件關閉時,通道載子仍能藉由石墨烯通
道產生穿越漏電流。這將導致以石墨烯作為電晶體通道
的電晶體很難將元件完全關閉。另外,目前 2維電子材
料製備主要是靠撕膠帶的方法,首先需將石墨烯薄片從
較大的晶體上剪裁下來,而 2 維電子材料層與層間只
有靠非常微弱的凡德瓦鍵互相牽引,我們可以藉由膠帶
上的黏膠將石墨烯薄片上的原子層一分為二,再經由多
次來回撕膠帶的過程,將石墨烯厚度降到只有大約一層
原子層,然後利用膠帶的吸附性轉印到所需的材料樣本
上,然而這種純手工的製備方法很難被應於於大量生產
的半導體製程。隨著 2維電子材料石墨烯被廣範的研究
探討,各種具有 2維片狀的電子材料也被提出。由其是
二硫族過渡金屬 (Transition-Metal Dichalcogenide, TMD)
的二硫化鉬 (MoS2)及二硒化鎢 (WSe2),他們保有 2維電
子材料中高載子遷移率的特性之外,他們的能帶間隙約
1.8/1.2電子伏特,可以滿足電子元件開關在關閉時需將
漏電流有效截斷之要求。且其電子材料能和 N型與 P型
電子材料互相匹配,完全符合應用於互補式金氧半場效
電晶體的要求。另外,除了傳統撕膠帶的方法製備外,
目前許多利用化學氣相沉積與原子層堆積的成長方式成
圖 1 利用化學氣相沉積方式製備之單原子層二硫化。
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奈米通訊NANO COMMUNICATION 23卷 No. 1
利用半導體CMOS製程中化學氣相沉積堆疊之超薄二硫化鉬立體鰭式場效電晶體元件
長 2維電子材料也紛紛被提出 (表 1)。特別是利用化學
氣相沉積方法 (圖 1),與我們共同合作的沙烏地阿拉伯
國王大學李連忠老師研究團隊已能成功利用爐管,在二
氧矽基板上堆疊出數層至單層的 2維電子材料。這將使
2維高載子遷移率電子材料能真正有可能應用於半導體
製程製備上。我們能在立體式先進元件通道上成長出數
層的 2維電子通道材料與適當之表面處理來降低接觸電
阻,使二維電子通道鰭式電晶體元件特性更進一步提升
(圖 2)。
而在各種高載子遷移率通道材料 [6-7]之中 (表 1),二
維電子材料除了有非常好的電子及電洞遷移率之外,因
為分子層間只有靠非常微弱的凡德瓦力的鍵結,所以非
常適合於單分子層間的堆疊且沒有晶格接面斷鍵及厚接
面層整合的問題。有別於傳統二維電子材料如石墨烯的
能帶間隙非常小,最近兩三年間許多研究發現過渡性金
屬硫屬化合物 (Transition-metal Dichalcogenide, TMD)[8]除
了有完美的原子層堆疊能力其適當的能帶間隙值將非常
適合於 10奈米以下通道材料之開發 [9-10]。我們在現有鰭
式電晶體元件製程上,將原先的矽鰭通道設計成背閘極
控制電極,並且在背閘極氧化層 (BGO)上沉積所需要的
二硫化鉬超薄通道層,最後再藉由通道保護層的覆蓋及
二硫化鉬表面處理以達到低接觸阻抗接面,形成具有雙
閘極控制的二硫化鉬鰭式場效電晶體元件 (圖 3)。在 1.2
伏特基底閘極電壓控制之下可以有效抑制超薄二硫化鉬
通道鰭式場效電晶體之臨界導通電壓達 0.5伏特以上。
圖 2 具有下電極控制之 4奈米二硫化鉬鰭式電晶體。
圖 3 具有雙閘極控制二硫化鉬鰭式場效電晶體元件製程流程。
圖 4 具有雙閘極控制二硫化鉬鰭式場效電晶體元件基本電性。
表 1 各種 2維電子通道材料製備方法比較。
[9]
主題文章744
結 論
利用半導體 CMOS 製程中化學氣相沉積堆疊之超
薄二硫化鉬立體鰭式場效電晶體元件具有精準控制通道
原子層數目的優點外,也有鰭式電晶體中最小單位面
積下獲得超高電流寬度,還能像超薄基底矽上絕緣層
(UTBSOI)元件一般具有良好的背閘極控制能力。最重要
的是,此二硫化鉬立體鰭式場效電晶體元件製程可以完
全容於現有 CMOS半導體製程,並且提供 5奈米世代以
下一種更節能的的電晶體元件,也為後莫爾世代 CMOS
電路領域提供新的解決方案。
參考資料
[1] C. Hu, 2012 VLSI-TSA., p. 1, 2012.
[2] S. Bangsaruntip et al., 2009 IEDM p.297-300, 2009.
[3] An Steegen, 2012 IMEC Technology Forum, 2012.
[4] INTEL website
[5] http://www.itrs.net/Links/2012ITRS/Home2012.htm
[6] P. Hashemi et al., 2013 VLSI Tech., p.18, 2014.
[7] W. Liu et al., 2013 IEDM Tech. Dig., p.499, 2013.
[8] B. Radisavljevic et al., Nature Nanotechnology, 6, p.147,
2011.
[9] Y.J. Lee et al., 2012 IEDM Tech. Dig., p.514, 2012.
[10] H. Wang et al., 2012 IEDM Tech. Dig., p.88, 2012.
表 1 Bulk FinFET,UTBSOI與 TMD FinFET元件特性之比較。
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