technologies sopc ( system on programmable chip )

Apr 22, 2023 Architectures SoPC ; J. Weiss 1

Technologies SoPC(System On Programmable Chip)

Jacques WEISSSupélec Campus de Rennes

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Architectures SoPC(System on Programmable Chip)

L’approche SoC (technologie ASIC) répond aux besoins de performances et d’intégration mais :• elle est peu adaptée à l’évolutivité des systèmes• elle reste réservée aux grands volumes de production• la fabrication et le test sont des étapes longues et coûteuses

L’approche SoPC (technologie FPGA) résoud ces problèmes :• développement et prototypage rapides• composant reconfigurable en quelques ms et à volonté

mais• la densité d’intégration est moindre (~10 Millions de portes)• la consommation est plus grande• les performances sont moindres

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SoPC : Co-Design

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Feature Nios 3.1 MicroBlaze 3.2

Datapath 16 or 32 bits 32 bits

Pipeline Stages 5 3

Frequency up to 150 MHz up to 150 MHz

Gate Count 26,000–40,000 30,000–40,000

Register File up to 512 32 general purpose

(window size: 32) and 32 special purpose

Instruction Word 16 bits 32 bits

Instruction Cache Optional Optional

Hardware Multiplier Optional Optional

Complexity 1100-1700 LE 450 Slices

SoPC : Soft Cores (NIOS et MicroBlaze)

Utilisation d’unePartie du FPGAPour le Coeur de

processeur

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SoPC : Soft Core (NIOS)

• IP gratuite pour architectures Altera• Bus de données : 16/32 bits• Performance : jusqu’à 50 MIPS• Jeu d’instructions :16 bits• Architecture RISC

5 niveaux de Pipeline• 1 Instruction/cycle• 1100 LE en mode 16 bits

1700 LE en mode 32 bits. – 12% d’un APEX EP20K200E

Timer

IRQ

PBM

CPU

UART

APEX EP20K200E

Zone FPGA

FLASH

SRAM

SerialPort

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Exemple d’environnement SoPC (Quartus, Altera)

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SoPC : Hard CoreEPXA10 (Altera, cœur ARM)

EPXA10

SRAM

DPRAM

EPXA4

SRAM

DPRAM

EPXA1

SRAM

DPRAM

EmbeddedProcessor

Stripe

PLD

JTAG

TraceModule

ARM922T

ExternalMemory

Interfaces

InterruptController

PLL

Timer

UART

WatchdogTimer

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Altera Excalibur(produits)

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Altera Excalibur(Architecture)

APEX20KE PLD

ARM or MIPSProcessor

FlashInterface

Master Port

Slave Port

SDRAMController

PLL

sDual-Port SRAM interfaceDPSRAM

Peripherals

Configure Configuration PortSRAM

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Altera Excalibur(communications)

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Hard-IP

PLD

Excalibur ARM / MIPS Processor

ConfigurationUnit

Serial / ParallelPLD

Configurator

SRAMProcessor

JTAGLink

PLDConfig

PortPLD Array

Altera Excalibur(Configuration)

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Xilinx Virtex II Pro

• PowerPC based– 420 Dhrystone MIPS at

300 MHz– 1 to 4 PowerPCs– 4 to 16 gigabit

transceivers– 12 to 216 multipliers– 3,000 to 50,000 logic

cells– 200k to 4M bits RAM– 204 to 852 I/O

– $100-$500 (>25,000 units)

Config.logic

Up to 16 serial transceivers• 622 Mbps to 3.125 Gbps622 Mbps to 3.125 Gbps

PowerPCs

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Virtex-II Pro(produits)

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IP Immersion Metal ‘Headroom’

enables immersion

Active InterconnectSegmented Routing enables predictability

Metal 5Metal 6Metal 7Metal 8

Silicon Substrate

Advanced Hard-IP Block

(e.g. PowerPC CPU)

Metal 9

Metal 1Metal 2Metal 3Metal 4

PolyMetal 1Metal 2Metal 3Metal 4

Poly

Virtex II Pro (détails)

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Atmel FPSLIC

FPGA reconfigurable à la volée

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Atmel FPSLIC AT94K

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Atmel FPSLIC Matrice FPGA (AT40K)

RAM Block : 32*4 bits, double port

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Atmel FPSLIC Cellule FPGA (AT40K)

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Triscend E5

Triscend E5 chip

Con

figur

able

logi

c

8051 processor plus other peripherals

Memory

• Triscend E5: based on 8-bit 8051 CISC core (2000)– 10 Dhrystone MIPS at 40MHz– up to 40K logic gates– Cost only about $4

La société Triscend appartient à Xilinx

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Triscend A7

• Triscend A7 chip (2001)• Based on ARM7 32-bit RISC

processor– 54 Dhrystone MIPS at 60

MHz– Up to 40k logic gates– $10-$20 in volume

La société Triscend appartient à Xilinx